KR100343469B1 - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제조방법에 관한 것으로, 일반적인 엘디디구조의 엔모스 트랜지스터는 저농도영역 및 헤일로영역이 열처리로 인해 게이트 하부로 파고들어 게이트와 중첩됨에 따라 최적의 소자특성을 갖는 짧은 채널길이의 게이트를 형성하는데 한계가 있고, 또한 펀치-쓰루 및 열 전자에 의한 영향으로 트랜지스터의 특성열화가 발생하는 문제점이 있었다. 본 발명에서는 제1질화막측벽을 통해 펀치-쓰루 저지 및 문턱전압 조절을 위한 불순물 이온주입을 해당영역에 선택적으로 실시한 다음 인버티드 게이트를 형성하는 공정과; 상기 제1질화막측벽을 제거한 해당영역에 불순물이온을 선택적으로 깊게 주입하여 헤일로영역을 형성하는 공정과; 하부 게이트산화막이 상대적으로 두껍게 형성되도록 상기 인버티드 게이트의 측면에 폴리실리콘측벽을 형성하는 공정들을 포함하는 트랜지스터 제조방법을 제공하여 짧은 채널길이의 게이트를 용이하게 형성함과 아울러 펀치-쓰루 저지 및 문턱전압 조절을 효과적으로 실시하고, 게이트와 드레인의 중첩 여유도를 높여 특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 트랜지스터 제조방법에 관한 것으로, 특히 짧은 채널길이(short channel)의 게이트를 용이하게 형성함과 아울러 펀치-쓰루 저지(punch-through stop) 및 문턱전압 조절(Vt control)을 효과적으로 실시하고, 게이트와 드레인의 중첩(overlap)에 대한 여유도를 높여 특성을 향상시키기에 적당하도록 한 트랜지스터 제조방법에 관한 것이다.
종래의 기술로, 일반적인 엘디디(lightly doped drain : LDD) 구조의 엔모스 트랜지스터 제조방법을 첨부한 도1a 내지 도1e에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 반도체기판(1) 상에 펀치쓰루 저지 및 문턱전압 조절을 위한 이온주입을 실시하여 이온주입층(2)을 형성한다.
그리고, 도1b에 도시한 바와같이 상기 반도체기판(1)의 상부에 게이트 산화막(3)을 형성하고, 그 게이트 산화막(3) 상부에 폴리실리콘(4), WSi2(5) 및 캡절연막(6)을 순차적으로 적층한 다음 패터닝하여 게이트를 형성한다.
그리고, 도1c에 도시한 바와같이 상기 게이트를 마스크로 적용하여 반도체기판(1) 내에 저농도의 불순물이온을 주입함으로써, 저농도영역(7)을 형성하고, 계속해서 경사(tilt) 이온주입을 실시하여 헤일로(halo)영역(8)을 형성한다. 이때, 상기 저농도영역(7) 및 헤일로영역(8)은 소자가 고집적화됨에 따라 채널길이가 감소하여 이로 인해 발생되는 문제들을 완화시키기 위해서 형성한다.
그리고, 도1d에 도시한 바와같이 상기 결과물의 상부전면에 질화막을 형성한 다음 선택적 식각을 통해 질화막측벽(9)을 형성한다.
그리고, 도1e에 도시한 바와같이 상기 게이트 및 질화막측벽(9)을 마스크로 적용하여 반도체기판(1) 내에 고농도의 불순물이온을 주입함으로써, 고농도의 소스/드레인(10)을 형성한다.
그러나, 상기한 바와같이 형성되는 일반적인 엘디디구조의 엔모스 트랜지스터는 저농도영역 및 헤일로영역이 열처리로 인해 게이트 하부로 파고들어 게이트와 중첩됨에 따라 최적의 소자특성을 갖는 짧은 채널길이의 게이트를 형성하는데 한계가 있고, 또한 펀치-쓰루 및 열 전자(hot carrier)에 의한 영향으로 트랜지스터의 특성열화가 발생하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 짧은 채널길이의 게이트를 용이하게 형성함과 아울러 펀치-쓰루 저지 및 문턱전압 조절을 효과적으로 실시하고, 게이트와 드레인의 중첩 여유도를 높여 특성을 향상시킬 수 있는 트랜지스터 제조방법을 제공하는데 있다.
도1a 내지 도1e는 일반적인 엘디디 구조의 엔모스 트랜지스터 제조방법을 보인 수순단면도.
도2a 내지 도2n은 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
21:반도체기판 22:패드산화막
23:고온저압산화막 24:질화막
25:질화막측벽 26:펀치-쓰루 저지층
27:문턱전압 조절층 28,33:게이트산화막
29:도핑된 폴리실리콘 30:WSix
31:헤일로영역 32:저농도영역
34:폴리실리콘측벽 35:질화막
36:소스/드레인
상기한 바와같은 본 발명의 목적을 달성하기 위한 트랜지스터 제조방법은 반도체기판 상부에 패드산화막(pad oxide)과 고온저압산화막(high temperature low density oxide : HLD)을 형성한 다음 사진식각을 통해 고온저압산화막의 일부를 식각하는 공정과; 상기 결과물의 상부전면에 질화막을 형성하고, 상기 고온저압산화막이 식각된 영역의 패드산화막이 노출되며, 고온저압산화막의 식각된 측면에 제1질화막측벽이 잔류하도록 선택적 식각을 실시한 다음 반도체기판 내에 펀치-쓰루 저지 및 문턱전압 조절을 위한 순차적인 불순물 이온주입을 실시하는 공정과; 상기 노출된 패드산화막을 제거한 다음 그 영역에 제1게이트산화막을 형성하는 공정과; 상기 결과물의 상부전면에 도핑된 게이트전극을 형성한 다음 고온저압산화막과 제1질화막측벽 상부가 노출되도록 평탄화하여 게이트를 형성하는 공정과; 상기 노출된 제1질화막측벽을 제거한 다음 고온저압산화막과 게이트를 마스크로 적용하여 헤일로 불순물 이온을 주입하는 공정과; 상기 고온저압산화막을 제거한 다음 게이트를 마스크로 적용하여 저농도의 불순물이온을 주입하는 공정과; 상기 결과물 상에 산화를 실시하여 잔류하는 패드산화막을 제2게이트산화막으로 적용하고, 상부전면에 폴리실리콘을 형성한 다음 선택적으로 식각하여 게이트 측면에 폴리실리콘측벽을 형성하고, 계속해서 상부전면에 질화막을 형성한 다음 선택적으로 식각하여 게이트의 상부 및 폴리실리콘측벽의 측면에 잔류하는 제2질화막측벽을 형성하는 공정과; 상기 제2질화막측벽을 마스크로 적용하여 고농도의 불순물이온을 주입하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 트랜지스터 제조방법을 첨부한 도2a 내지 도2n에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 반도체기판(21) 상부에 순차적으로 패드산화막(22)과 고온저압산화막(23)을 형성한다.
그리고, 도2b에 도시한 바와같이 상기 고온저압산화막(23)의 일부를 사진식각하여 패드산화막(22)이 노출되도록 한다.
그리고, 도2c에 도시한 바와같이 상기 고온저압산화막(23)의 식각된 영역이 채워지도록 상부전면에 질화막(24)을 형성한다.
그리고, 도2d에 도시한 바와같이 상기 고온저압산화막(23)이 식각된 영역의 패드산화막(22)이 노출되며, 고온저압산화막(23)의 식각된 측면에 질화막측벽(25)이 잔류하도록 상기 질화막(24)을 선택적으로 식각한 다음 순차적으로 불순물이온을 주입하여 펀치-쓰루 저지층(26)과 문턱전압 조절층(27)을 형성한다. 이때, 질화막측벽(25)을 최적으로 형성하기 위해서 질화막(24)을 과도식각함에 따라 패드산화막(22)의 노출된 영역은 소정의 두께로 손실이 발생할 수 있다.
그리고, 도2e에 도시한 바와같이 상기 노출된 패드산화막(22)을 제거한다.
그리고, 도2f에 도시한 바와같이 상기 패드산화막(22)이 제거된 영역에 얇은 두께의 게이트산화막(28)을 형성한다.
그리고, 도2g에 도시한 바와같이 상기 결과물의 상부전면에 도핑된 폴리실리콘(29)과 WSix(30)를 적층시켜 게이트전극을 형성한다.
그리고, 도2h에 도시한 바와같이 상기 WSix(30)와 도핑된 폴리실리콘(29)을 화학기계적 연마(chemical mechanical polishing : CMP)를 통해 상기 고온저압산화막(23)과 질화막측벽(25)이 노출되도록 평탄화하여 게이트를 형성한다.
그리고, 도2i에 도시한 바와같이 상기 노출된 질화막측벽(25)을 제거한 다음 고온저압산화막(23)과 게이트를 마스크로 적용하여 불순물이온을 주입함으로써, 헤일로영역(31)을 형성한다.
그리고, 도2j에 도시한 바와같이 상기 고온저압산화막(23)을 제거한 다음 게이트를 마스크로 적용하여 저농도의 불순물이온을 주입함으로써, 저농도영역(32)을 형성한다.
그리고, 도2k에 도시한 바와같이 상기 결과물 상에 산화를 실시하여 반도체기판(21) 상부에 잔류하는 패드산화막(22)을 두꺼운 두께의 게이트산화막(33)으로 적용한다.
그리고, 도2l에 도시한 바와같이 상기 결과물 상에 폴리실리콘을 형성한 다음 상기 게이트가 노출되도록 선택적으로 식각하여 게이트의 측면에 폴리실리콘측벽(34)을 형성한다. 이때, 폴리실리콘의 식각으로 인해 상기 게이트산화막(33)은 식각되어 얇아지지만, 폴리실리콘측벽(34) 하부에서는 두꺼운 두께를 유지한다.
그리고, 도2m에 도시한 바와같이 상기 결과물 상에 질화막(35)을 형성한 다음 상기 게이트의 상부 및 폴리실리콘측벽(34)의 측면에만 잔류하도록 식각을 실시한다.
그리고, 도2n에 도시한 바와같이 상기 잔류하는 질화막(35)을 마스크로 적용하여 고농도의 불순물이온을 주입함으로써, 소스/드레인(36)을 형성한다.
상기한 바와같은 본 발명에 의한 트랜지스터 제조방법은 다음과 같은 효과를 갖는다.
먼저, 제1질화막측벽을 통해 펀치-쓰루 저지 및 문턱전압 조절을 위한 불순물 이온주입을 해당영역에 선택적으로 실시함에 따라 이후에 형성되는 소스/드레인과의 카운터 도핑(counter doping)을 방지할 수 있고, 또한 인버티드(inverted) 게이트를 형성할 수 있게 되어 짧은 채널길이를 갖는 게이트를 구현할 수 있는 효과가 있다.
그리고, 상기 제1질화막측벽을 제거한 해당영역에 불순물이온을 선택적으로 깊게 주입하여 헤일로영역을 형성함에 따라 짧은 채널길이에 따른 영향을 효과적으로 완화할 수 있는 효과가 있다.
그리고, 폴리실리콘측벽을 형성하여 게이트와 드레인간의 중첩 자유도를 높임에 따라 수직전계에 의해 저농도영역의 저항값이 감소되어 트랜지스터의 구동능력을 향상시킴과 아울러 수직전계가 상대적으로 감소되어 열전자에 의한 트랜지스터의 특성열화를 최소화할 수 있는 효과가 있으며, 또한 저농도영역의 저항값이 감소됨에 따라 저농도영역을 보다 저농도화 할 수 있고, 아울러 게이트와 드레인의 중첩길이를 증가시키기 위한 추가적인 확산 열처리가 요구되지 않아 짧은 채널길이의 마진을 상대적으로 향상시킬 수 있는 효과가 있다.
그리고, 폴리실리콘측벽 하부의 게이트산화막을 상대적으로 두껍게 형성하여 게이트와 드레인간의 중첩 자유도가 높아짐에 따른 커패시턴스 증가를 방지할 수 있는 효과가 있다.
Claims (1)
- 반도체기판 상부에 패드산화막과 고온저압산화막을 형성한 다음 사진식각을 통해 고온저압산화막의 일부를 식각하는 공정과; 상기 결과물의 상부전면에 질화막을 형성하고, 상기 고온저압산화막이 식각된 영역의 패드산화막이 노출되며, 고온저압산화막의 식각된 측면에 제1질화막측벽이 잔류하도록 선택적 식각을 실시한 다음 반도체기판 내에 펀치-쓰루 저지 및 문턱전압 조절을 위한 순차적인 불순물 이온주입을 실시하는 공정과; 상기 노출된 패드산화막을 제거한 다음 그 영역에 제1게이트산화막을 형성하는 공정과; 상기 결과물의 상부전면에 도핑된 게이트전극을 형성한 다음 고온저압산화막과 제1질화막측벽 상부가 노출되도록 평탄화하여 게이트를 형성하는 공정과; 상기 노출된 제1질화막측벽을 제거한 다음 고온저압산화막과 게이트를 마스크로 적용하여 헤일로 불순물 이온을 주입하는 공정과; 상기 고온저압산화막을 제거한 다음 게이트를 마스크로 적용하여 저농도의 불순물이온을 주입하는 공정과; 상기 결과물 상에 산화를 실시하여 잔류하는 패드산화막을 제2게이트산화막으로 적용하고, 상부전면에 폴리실리콘을 형성한 다음 선택적으로 식각하여 게이트 측면에 폴리실리콘측벽을 형성하고, 계속해서 상부전면에 질화막을 형성한 다음 선택적으로 식각하여 게이트의 상부 및 폴리실리콘측벽의 측면에 잔류하는 제2질화막측벽을 형성하는 공정과; 상기 제2질화막측벽을 마스크로 적용하여 고농도의 불순물이온을 주입하는 공정을 구비하여 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110526 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |