JPH0818042A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH0818042A JPH0818042A JP6148856A JP14885694A JPH0818042A JP H0818042 A JPH0818042 A JP H0818042A JP 6148856 A JP6148856 A JP 6148856A JP 14885694 A JP14885694 A JP 14885694A JP H0818042 A JPH0818042 A JP H0818042A
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Classifications
-
- H01L29/66621—
-
- H01L29/7834—
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 小型で且つ工程数の少ない、パンチスルーの
発生を抑制したＭＯＳトランジスタの製造方法を提供す
る。 【構成】 シリコン基板１１の表面にゲート幅寸法の凹
部１２を形成する。この凹部１２の内面に酸化膜１３を
ＣＶＤ法にて堆積させた後、エッチバックを行い、続い
て熱酸化を行って酸化膜１４を形成する。その後、ポリ
シリコン膜１５を凹部１２内に埋め込みゲート電極を形
成し、このゲート電極（ポリシリコン膜１５）をマスク
に、イオン注入を行って低濃度層１６、１７とソース・
ドレイン１８、１９を形成する。これにより、サイドウ
ォールのない小型のＭＯＳトランジスタの製造が可能と
なる。
発生を抑制したＭＯＳトランジスタの製造方法を提供す
る。 【構成】 シリコン基板１１の表面にゲート幅寸法の凹
部１２を形成する。この凹部１２の内面に酸化膜１３を
ＣＶＤ法にて堆積させた後、エッチバックを行い、続い
て熱酸化を行って酸化膜１４を形成する。その後、ポリ
シリコン膜１５を凹部１２内に埋め込みゲート電極を形
成し、このゲート電極（ポリシリコン膜１５）をマスク
に、イオン注入を行って低濃度層１６、１７とソース・
ドレイン１８、１９を形成する。これにより、サイドウ
ォールのない小型のＭＯＳトランジスタの製造が可能と
なる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
の製造方法に関し、さらに詳しくは、ゲート電極及びゲ
ート酸化膜を半導体基板に埋め込む構造のＭＯＳトラン
ジスタの製造方法に係る。
の製造方法に関し、さらに詳しくは、ゲート電極及びゲ
ート酸化膜を半導体基板に埋め込む構造のＭＯＳトラン
ジスタの製造方法に係る。
【０００２】
【従来の技術】従来、この種のＭＯＳトランジスタとし
ては、図６に示すように簡単な構造のものが知られてい
る。同図中１はシリコン基板であり、このシリコン基板
１の表面にゲート酸化膜２を介してゲート電極３が形成
され、このゲート電極３の両脇にソース領域４及びドレ
イン領域５が形成されている。しかし、このようなトラ
ンジスタでは、ゲート長が短くなるに従い、横方向電界
が大きくなり、ドレイン近傍でのホットキャリア発生
や、しきい値電圧（Ｖｔｈ）の低下をはじめとするショ
ートチャネル効果が生じる。このため、その対策とし
て、図４及び図５に示すようなＬＤＤ構造のＭＯＳトラ
ンジスタがある。このＬＤＤ構造は、ゲート電極３をマ
スクにイオン注入して形成した不純物低濃度領域７と、
ゲート電極の側壁にサイドウォール６形成し、これをマ
スクとしてイオン注入を行ってソース領域４とドレイン
領域５とを形成したものである。このように、ゲート電
極３とソース・ドレイン領域との間に、ソース・ドレイ
ン領域に比較し不純物濃度の低い低濃度領域５を形成す
ることにより、ドレイン近傍の電界強度を小さくしよう
とするものである。
ては、図６に示すように簡単な構造のものが知られてい
る。同図中１はシリコン基板であり、このシリコン基板
１の表面にゲート酸化膜２を介してゲート電極３が形成
され、このゲート電極３の両脇にソース領域４及びドレ
イン領域５が形成されている。しかし、このようなトラ
ンジスタでは、ゲート長が短くなるに従い、横方向電界
が大きくなり、ドレイン近傍でのホットキャリア発生
や、しきい値電圧（Ｖｔｈ）の低下をはじめとするショ
ートチャネル効果が生じる。このため、その対策とし
て、図４及び図５に示すようなＬＤＤ構造のＭＯＳトラ
ンジスタがある。このＬＤＤ構造は、ゲート電極３をマ
スクにイオン注入して形成した不純物低濃度領域７と、
ゲート電極の側壁にサイドウォール６形成し、これをマ
スクとしてイオン注入を行ってソース領域４とドレイン
領域５とを形成したものである。このように、ゲート電
極３とソース・ドレイン領域との間に、ソース・ドレイ
ン領域に比較し不純物濃度の低い低濃度領域５を形成す
ることにより、ドレイン近傍の電界強度を小さくしよう
とするものである。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＭＯＳトランジスタにあっては、構造が複雑
であるため、ＬＤＤ領域（低濃度領域）の形成や、サイ
ドウォールの形成などの工程が必要となり、特に各領域
を形成するためのイオン注入用のマスクをそれぞれの形
成工程に応じて形成しなくてはならず、工程数が多くな
る問題があった。また、ＬＤＤ構造のＭＯＳトランジス
タは、ゲート電極の側壁にサイドウォールを形成するた
め、装置が大きくなる問題がある。さらに、サイドウォ
ールを形成するには、ゲート電極３をパターニングした
後に、ＳｉＯ2系の絶縁膜をＣＶＤ法にて全面に堆積さ
せた後、ゲート電極３の側壁のみにこの絶縁膜が残るよ
うにエッチバックを行う必要があるため、エッチバック
の条件によりサイドウォール幅ひいてはＬＤＤ領域幅が
微妙に変化する問題がある。
うな従来のＭＯＳトランジスタにあっては、構造が複雑
であるため、ＬＤＤ領域（低濃度領域）の形成や、サイ
ドウォールの形成などの工程が必要となり、特に各領域
を形成するためのイオン注入用のマスクをそれぞれの形
成工程に応じて形成しなくてはならず、工程数が多くな
る問題があった。また、ＬＤＤ構造のＭＯＳトランジス
タは、ゲート電極の側壁にサイドウォールを形成するた
め、装置が大きくなる問題がある。さらに、サイドウォ
ールを形成するには、ゲート電極３をパターニングした
後に、ＳｉＯ2系の絶縁膜をＣＶＤ法にて全面に堆積さ
せた後、ゲート電極３の側壁のみにこの絶縁膜が残るよ
うにエッチバックを行う必要があるため、エッチバック
の条件によりサイドウォール幅ひいてはＬＤＤ領域幅が
微妙に変化する問題がある。
【０００４】この発明が解決しようとする課題は、小型
でしかもパンチスルーを抑制でき、製造工程数が少ない
ＭＯＳトランジスタの製造方法を得るにはどのような手
段を講じればよいかという点にある。
でしかもパンチスルーを抑制でき、製造工程数が少ない
ＭＯＳトランジスタの製造方法を得るにはどのような手
段を講じればよいかという点にある。
【０００５】
【課題を解決するための手段】そこで、この発明は、半
導体基体の表面にゲート幅の凹部を形成する工程と、凹
部の内側面に沿って薄い絶縁膜層を形成する工程と、そ
の凹部にゲート電極材料を充填する工程と、半導体基体
の該凹部を挟む部分の、表層に不純物濃度の高いソース
・ドレインを形成し、該ソース・ドレインの下層に不純
物濃度の低い低濃度層を形成する工程とを備えること
を、その解決手段としている。また、前記絶縁膜層の形
成方法は、半導体基体表面に沿ってＣＶＤ法にてＳｉＯ
2膜を堆積させた後、エッチバックを行って該凹部の側
壁のみに該ＳｉＯ2膜を残し、次いで熱酸化を行って該
凹部の底面に酸化膜を形成することを特徴としている。
さらに、低濃度層の下端がチャネル形成位置と略同じ深
さに位置することを特徴としている。
導体基体の表面にゲート幅の凹部を形成する工程と、凹
部の内側面に沿って薄い絶縁膜層を形成する工程と、そ
の凹部にゲート電極材料を充填する工程と、半導体基体
の該凹部を挟む部分の、表層に不純物濃度の高いソース
・ドレインを形成し、該ソース・ドレインの下層に不純
物濃度の低い低濃度層を形成する工程とを備えること
を、その解決手段としている。また、前記絶縁膜層の形
成方法は、半導体基体表面に沿ってＣＶＤ法にてＳｉＯ
2膜を堆積させた後、エッチバックを行って該凹部の側
壁のみに該ＳｉＯ2膜を残し、次いで熱酸化を行って該
凹部の底面に酸化膜を形成することを特徴としている。
さらに、低濃度層の下端がチャネル形成位置と略同じ深
さに位置することを特徴としている。
【０００６】
【作用】この発明においては、凹部内にゲート電極及び
ゲート酸化膜を埋め込むことにより、ゲート印加電圧に
より形成されたチャネルと接するソース・ドレイン領域
が不純物濃度の低い部分となり、ドレイン近傍の電界強
度を小さくすることができる。このように、低濃度層の
ジャンクション深さが、チャネル形成位置と略同じ深さ
になるため、空乏層の広がりを抑えることができると共
に、例えばＮチャネルＭＯＳトランジスタの場合Ｐ領域
とのジャンクション部分が低濃度層だけであるため、ソ
ース・ドレイン領域（高濃度層）がＰ領域と接する従来
型のＭＯＳトランジスタに比較して、空乏層の発生その
ものを抑えることができ、パンチスルーを抑制する作用
を奏する。また、凹部の形成工程とゲート電極及びゲー
ト酸化膜の埋め込み工程で形成できるため、工程数を削
減することが可能となる。
ゲート酸化膜を埋め込むことにより、ゲート印加電圧に
より形成されたチャネルと接するソース・ドレイン領域
が不純物濃度の低い部分となり、ドレイン近傍の電界強
度を小さくすることができる。このように、低濃度層の
ジャンクション深さが、チャネル形成位置と略同じ深さ
になるため、空乏層の広がりを抑えることができると共
に、例えばＮチャネルＭＯＳトランジスタの場合Ｐ領域
とのジャンクション部分が低濃度層だけであるため、ソ
ース・ドレイン領域（高濃度層）がＰ領域と接する従来
型のＭＯＳトランジスタに比較して、空乏層の発生その
ものを抑えることができ、パンチスルーを抑制する作用
を奏する。また、凹部の形成工程とゲート電極及びゲー
ト酸化膜の埋め込み工程で形成できるため、工程数を削
減することが可能となる。
【０００７】
【実施例】以下、この発明に係るＭＯＳトランジスタの
製造方法の詳細を図面に示す実施例に基づいて説明す
る。
製造方法の詳細を図面に示す実施例に基づいて説明す
る。
【０００８】まず、図１（Ａ）に示すように、ｐ型のシ
リコン基板１の表面に、リソグラフィー技術及び異方性
エッチング技術を用いて、ゲート長に相当する幅で且つ
ソース・ドレインのジャンクション深さ程度の深さの凹
部１２を形成する。
リコン基板１の表面に、リソグラフィー技術及び異方性
エッチング技術を用いて、ゲート長に相当する幅で且つ
ソース・ドレインのジャンクション深さ程度の深さの凹
部１２を形成する。
【０００９】次に、ゲート酸化膜及び、ゲート電極とソ
ース・ドレイン領域を分離する絶縁層（酸化膜）を形成
する。これらの形成は、図１（Ｂ）に示すように、シリ
コン基板１１の表面及び凹部１２の内側面に熱酸化を施
すことにより、均一の厚さで酸化膜１３を形成すること
ができる。なお、ゲート電極とソース・ドレイン領域と
を高耐圧で絶縁する必要がある場合は、絶縁層の厚さで
全体に酸化膜を堆積させておき（酸化でもよい）、図１
（Ｃ）に示すように、ゲート酸化膜部分の酸化膜層がな
くなるまでエッチバックを行い、図２（Ａ）に示すよう
にゲート酸化膜厚だけ酸化を行い、凹部１２の底面とシ
リコン基板１１の表面に酸化膜１４を形成すればよい。
ース・ドレイン領域を分離する絶縁層（酸化膜）を形成
する。これらの形成は、図１（Ｂ）に示すように、シリ
コン基板１１の表面及び凹部１２の内側面に熱酸化を施
すことにより、均一の厚さで酸化膜１３を形成すること
ができる。なお、ゲート電極とソース・ドレイン領域と
を高耐圧で絶縁する必要がある場合は、絶縁層の厚さで
全体に酸化膜を堆積させておき（酸化でもよい）、図１
（Ｃ）に示すように、ゲート酸化膜部分の酸化膜層がな
くなるまでエッチバックを行い、図２（Ａ）に示すよう
にゲート酸化膜厚だけ酸化を行い、凹部１２の底面とシ
リコン基板１１の表面に酸化膜１４を形成すればよい。
【００１０】次に、ゲート電極材料であるポリシリコン
膜１５を全面に堆積させ、図２（Ｂ）に示すように、ゲ
ート電極となる部分だけが残るように、パターニングす
る。その後、このポリシリコン膜１５を注入用マスクと
して用いてｎ型の不純物を低濃度でイオン注入して、酸
化膜１４の深さと同程度の深さまでソース・ドレインの
低濃度層１６、１７を形成する。次に、同じくポリシリ
コン膜１５を注入用マスクとして用いてｎ型の不純物を
高濃度でイオン注入してソース１８とドレイン１９を形
成する。その後、シリコン基板１１の表面より突出する
ポリシリコン膜１５をエッチングすることにより、図２
（Ｃ）に示すようなＭＯＳトランジスタが完成する。
膜１５を全面に堆積させ、図２（Ｂ）に示すように、ゲ
ート電極となる部分だけが残るように、パターニングす
る。その後、このポリシリコン膜１５を注入用マスクと
して用いてｎ型の不純物を低濃度でイオン注入して、酸
化膜１４の深さと同程度の深さまでソース・ドレインの
低濃度層１６、１７を形成する。次に、同じくポリシリ
コン膜１５を注入用マスクとして用いてｎ型の不純物を
高濃度でイオン注入してソース１８とドレイン１９を形
成する。その後、シリコン基板１１の表面より突出する
ポリシリコン膜１５をエッチングすることにより、図２
（Ｃ）に示すようなＭＯＳトランジスタが完成する。
【００１１】このようにして形成されたＭＯＳトランジ
スタは、図３に示すように、ゲート電極としてのポリシ
リコン膜１５に電圧を印加することにより、ゲート酸化
膜（酸化膜１４）の下に反転層領域が形成される。この
チャネルは、ソース・ドレイン部分の低濃度層１６、１
７に接するため、従来のｎ型ＭＯＳトランジスタと全く
同じ動作をする。そして、電流の経路は、ソース１８→
ソース側の低濃度層１６→チャネル領域→ドレイン側の
低濃度層１７→ドレイン１９となり、従来のＬＤＤ構造
をもつＭＯＳトランジスタと同じであり、ドレイン側の
低濃度層１７で電界強度を緩和することができ、インパ
クトイオン化等のショートチャネル効果を抑えることが
できる。
スタは、図３に示すように、ゲート電極としてのポリシ
リコン膜１５に電圧を印加することにより、ゲート酸化
膜（酸化膜１４）の下に反転層領域が形成される。この
チャネルは、ソース・ドレイン部分の低濃度層１６、１
７に接するため、従来のｎ型ＭＯＳトランジスタと全く
同じ動作をする。そして、電流の経路は、ソース１８→
ソース側の低濃度層１６→チャネル領域→ドレイン側の
低濃度層１７→ドレイン１９となり、従来のＬＤＤ構造
をもつＭＯＳトランジスタと同じであり、ドレイン側の
低濃度層１７で電界強度を緩和することができ、インパ
クトイオン化等のショートチャネル効果を抑えることが
できる。
【００１２】また、低濃度層１６、１７のジャンクショ
ン深さが、チャネル形成位置と略同じ深さにあること
は、図４に示すような従来型のＭＯＳトランジスタのシ
ャロー（浅い）ジャンクション構造と同じ（またはそれ
以上）に空乏層の広がりを抑えることができるととも
に、ｐ領域（ｎチャネルＭＯＳの場合）とのジャンクシ
ョン部分が低濃度層だけであるため、図４及び図５に示
すような高濃度（ｎ+）の領域がｐ領域と接している従
来型のＭＯＳトランジスタに比較して、空乏層の発生そ
のものを抑えることができ、パンチスルーを抑止する作
用がある。図３〜図５に示したＭＯＳトランジスタのパ
ンチスルーの起こり易さを比較すると、図５＞図４＞図
３の関係となり、本実施例のＭＯＳトランジスタがパン
チスルーを最も抑えることができる。
ン深さが、チャネル形成位置と略同じ深さにあること
は、図４に示すような従来型のＭＯＳトランジスタのシ
ャロー（浅い）ジャンクション構造と同じ（またはそれ
以上）に空乏層の広がりを抑えることができるととも
に、ｐ領域（ｎチャネルＭＯＳの場合）とのジャンクシ
ョン部分が低濃度層だけであるため、図４及び図５に示
すような高濃度（ｎ+）の領域がｐ領域と接している従
来型のＭＯＳトランジスタに比較して、空乏層の発生そ
のものを抑えることができ、パンチスルーを抑止する作
用がある。図３〜図５に示したＭＯＳトランジスタのパ
ンチスルーの起こり易さを比較すると、図５＞図４＞図
３の関係となり、本実施例のＭＯＳトランジスタがパン
チスルーを最も抑えることができる。
【００１３】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。すなわち、実質的に、
半導体基体の表面にゲート幅の凹部を形成し、その凹部
の内側面に沿って薄い絶縁膜層を形成し、凹部にゲート
電極材料を充填し、半導体基体の該凹部を挟む部分の、
表層に不純物濃度の高いソース・ドレインを形成し、該
ソース・ドレインの下層に不純物濃度の低い低濃度層を
形成する方法であれば、材料、成膜方法等の変更が可能
である。特に、絶縁膜の形成方法は、ＣＶＤ法によるＳ
ｉＯ2系膜を堆積した後、凹部底面の絶縁膜をエッチン
グし、その底面に熱酸化により薄い絶縁膜を形成しても
よく、または、耐圧をさほど必要としない場合は、凹部
を形成した後、単に熱酸化するだけでもよい。
はこれに限定されるものではなく、構成の要旨に付随す
る各種の設計変更が可能である。すなわち、実質的に、
半導体基体の表面にゲート幅の凹部を形成し、その凹部
の内側面に沿って薄い絶縁膜層を形成し、凹部にゲート
電極材料を充填し、半導体基体の該凹部を挟む部分の、
表層に不純物濃度の高いソース・ドレインを形成し、該
ソース・ドレインの下層に不純物濃度の低い低濃度層を
形成する方法であれば、材料、成膜方法等の変更が可能
である。特に、絶縁膜の形成方法は、ＣＶＤ法によるＳ
ｉＯ2系膜を堆積した後、凹部底面の絶縁膜をエッチン
グし、その底面に熱酸化により薄い絶縁膜を形成しても
よく、または、耐圧をさほど必要としない場合は、凹部
を形成した後、単に熱酸化するだけでもよい。
【００１４】
【発明の効果】以上の説明から明らかなように、この発
明によれば、従来のＬＤＤ構造をもつＭＯＳトランジス
タに比べ、サイドウォールがなくてよいため、その分小
型化を図ることができる。このように、サイドウォール
の形成が省略できるため、工程数を少なくする効果を奏
する。また、従来のＬＤＤ構造のＭＯＳトランジスタに
比較し、パンチスルーを抑制できる効果を奏する。
明によれば、従来のＬＤＤ構造をもつＭＯＳトランジス
タに比べ、サイドウォールがなくてよいため、その分小
型化を図ることができる。このように、サイドウォール
の形成が省略できるため、工程数を少なくする効果を奏
する。また、従来のＬＤＤ構造のＭＯＳトランジスタに
比較し、パンチスルーを抑制できる効果を奏する。
【図１】（Ａ）〜（Ｃ）は本発明の実施例の工程を示す
断面図。
断面図。
【図２】（Ａ）〜（Ｃ）は本発明の実施例の工程を示す
断面図。
断面図。
【図３】本発明の実施例のＭＯＳトランジスタの説明
図。
図。
【図４】従来のＭＯＳトランジスタの説明図。
【図５】従来のＭＯＳトランジスタの説明図。
【図６】従来のＭＯＳトランジスタの断面図。
１１…シリコン基板 １２…凹部 １３…酸化膜 １４…酸化膜 １５…ポリシリコン膜 １６、１７…低濃度層 １８…ソース １９…ドレイン
Claims (3)
- 【請求項１】 半導体基体の表面にゲート幅の凹部を形
成する工程と、 該凹部の内側面に沿って薄い絶縁膜層を形成する工程
と、 該凹部にゲート電極材料を充填する工程と、 該半導体基体の該凹部を挟む部分の、表層に不純物濃度
の高いソース・ドレインを形成し、該ソース・ドレイン
の下層に不純物濃度の低い低濃度層を形成する工程と、
を備えることを特徴とするＭＯＳトランジスタの製造方
法。 - 【請求項２】 前記絶縁膜層は、前記半導体基体表面に
沿ってＣＶＤ法にてＳｉＯ2膜を堆積させた後、エッチ
バックを行って該凹部の側壁のみに該ＳｉＯ2膜を残
し、次いで熱酸化を行って該凹部の底面に酸化膜を形成
してなる請求項１記載のＭＯＳトランジスタの製造方
法。 - 【請求項３】 前記低濃度層の下端がチャネル形成位置
と略同じ深さに位置する請求項１記載のＭＯＳトランジ
スタの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148856A JPH0818042A (ja) | 1994-06-30 | 1994-06-30 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148856A JPH0818042A (ja) | 1994-06-30 | 1994-06-30 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818042A true JPH0818042A (ja) | 1996-01-19 |
Family
ID=15462276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6148856A Pending JPH0818042A (ja) | 1994-06-30 | 1994-06-30 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818042A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326489A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | Ｍｏｓｆｅｔおよびその製造方法 |
| KR20000003980A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 트랜지스터 및 그 형성 방법 |
| KR100327659B1 (ko) * | 1998-12-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| JP2007524233A (ja) * | 2003-10-10 | 2007-08-23 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 短チャネル効果を減少させる埋め込みチャネルフラッシュ構造 |
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1994
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