JPH10228031A - 薄膜トランジスタアレイ基板 - Google Patents
薄膜トランジスタアレイ基板Info
- Publication number
- JPH10228031A JPH10228031A JP3011497A JP3011497A JPH10228031A JP H10228031 A JPH10228031 A JP H10228031A JP 3011497 A JP3011497 A JP 3011497A JP 3011497 A JP3011497 A JP 3011497A JP H10228031 A JPH10228031 A JP H10228031A
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- JP
- Japan
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- wiring
- electrode
- source
- array substrate
- drain
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- Pending
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 従来のＴＦＴアレイ基板では、画素電極に他
の配線とのリーク源がある場合、画素電極をソース配線
から切り離す配線の切断部を隣接する画素内に設けてい
たため、隣接する画素の保持容量配線及び画素電極を、
このスペースを避けてレイアウトしていた。 【解決手段】 この発明のＴＦＴアレイ基板では、ソー
ス配線４からＴＦＴのソース電極９を接続する配線部
を、その一部もしくは全部をゲート配線３上に形成し、
ソース配線４の一部とともに、コの字もしくはＵの字型
を形成するようにＴＦＴのソース電極９を形成して、Ｔ
ＦＴのドレイン電極７を、ソース電極９に囲まれるよう
に形成し、ドレイン電極７と画素電極６を自画素内でド
レイン配線１１によって接続したもので、ドレイン配線
１１の周囲には、ドレイン電極７と、画素電極６をレー
ザで切断できるスペースを有している。
の配線とのリーク源がある場合、画素電極をソース配線
から切り離す配線の切断部を隣接する画素内に設けてい
たため、隣接する画素の保持容量配線及び画素電極を、
このスペースを避けてレイアウトしていた。 【解決手段】 この発明のＴＦＴアレイ基板では、ソー
ス配線４からＴＦＴのソース電極９を接続する配線部
を、その一部もしくは全部をゲート配線３上に形成し、
ソース配線４の一部とともに、コの字もしくはＵの字型
を形成するようにＴＦＴのソース電極９を形成して、Ｔ
ＦＴのドレイン電極７を、ソース電極９に囲まれるよう
に形成し、ドレイン電極７と画素電極６を自画素内でド
レイン配線１１によって接続したもので、ドレイン配線
１１の周囲には、ドレイン電極７と、画素電極６をレー
ザで切断できるスペースを有している。
Description
【０００１】
【発明の属する技術分野】この発明は、マトリクス型表
示装置に用いられる、薄膜トランジスタアレイ基板に関
するものである。
示装置に用いられる、薄膜トランジスタアレイ基板に関
するものである。
【０００２】
【従来の技術】マトリクス型表示装置は、通常、薄膜ト
ランジスタ（以下、ＴＦＴという）などが設けられた薄
膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板と
いう）とカラーフィルタ及びブラックマトリクス等が設
けられた対向基板の２枚の基板の間に液晶などの表示材
料が挟持され、この表示材料に選択的に電圧が印加され
るように構成されている。ＴＦＴアレイ基板において
は、図２の等価回路に示すように、画素をマトリクス状
に配置する。
ランジスタ（以下、ＴＦＴという）などが設けられた薄
膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板と
いう）とカラーフィルタ及びブラックマトリクス等が設
けられた対向基板の２枚の基板の間に液晶などの表示材
料が挟持され、この表示材料に選択的に電圧が印加され
るように構成されている。ＴＦＴアレイ基板において
は、図２の等価回路に示すように、画素をマトリクス状
に配置する。
【０００３】図２は、従来のＴＦＴアレイ基板の等価回
路を示す図である。図において、Ｇ１、Ｇ２、Ｇ３は走
査信号線、Ｓ１、Ｓ２、Ｓ３は映像信号線、Ｃｓ１、Ｃ
ｓ２、Ｃｓ３は保持容量形成用のＣｓ配線である。１は
走査信号線Ｇ１、Ｇ２、Ｇ３と映像信号線Ｓ１、Ｓ２、
Ｓ３の交点に配置されたＴＦＴ、２はＴＦＴ１とＣｓ配
線Ｃｓ１、Ｃｓ２、Ｃｓ３との間に配置された保持容量
（以下Ｃｓ容量という）である。図３は、従来のＴＦＴ
アレイ基板の画素を示す図である。図において、３は走
査信号線であるゲート配線、４は映像信号線であるソー
ス配線、５は保持容量形成用のＣｓ配線、６はＩＴＯ等
の透明電極で形成された画素電極、７はドレイン電極、
８はアモルファスシリコン、９はソース電極である。ゲ
ート配線３、アモルファスシリコン８、ドレイン電極
７、ソース電極９によってＴＦＴが形成される。１０は
ソース配線４とＴＦＴのソース電極９とを接続する配線
で、レーザで切断するためのスペースを有している。
路を示す図である。図において、Ｇ１、Ｇ２、Ｇ３は走
査信号線、Ｓ１、Ｓ２、Ｓ３は映像信号線、Ｃｓ１、Ｃ
ｓ２、Ｃｓ３は保持容量形成用のＣｓ配線である。１は
走査信号線Ｇ１、Ｇ２、Ｇ３と映像信号線Ｓ１、Ｓ２、
Ｓ３の交点に配置されたＴＦＴ、２はＴＦＴ１とＣｓ配
線Ｃｓ１、Ｃｓ２、Ｃｓ３との間に配置された保持容量
（以下Ｃｓ容量という）である。図３は、従来のＴＦＴ
アレイ基板の画素を示す図である。図において、３は走
査信号線であるゲート配線、４は映像信号線であるソー
ス配線、５は保持容量形成用のＣｓ配線、６はＩＴＯ等
の透明電極で形成された画素電極、７はドレイン電極、
８はアモルファスシリコン、９はソース電極である。ゲ
ート配線３、アモルファスシリコン８、ドレイン電極
７、ソース電極９によってＴＦＴが形成される。１０は
ソース配線４とＴＦＴのソース電極９とを接続する配線
で、レーザで切断するためのスペースを有している。
【０００４】このように構成された従来のＴＦＴアレイ
基板においては、ＴＦＴ１はスイッチング素子として画
素電極６への電荷の充放電を制御する。ＴＦＴ１のオン
とオフは、走査信号線Ｇ１〜Ｇ３をゲート電極として、
実施する。画素電極６は、ＴＦＴ１を介して、映像信号
線Ｓ１〜Ｓ３と接続され、映像信号の信号レベルの大小
により、画素電極６に充電される電荷量が変化し、画素
電極６の電位が設定される。画素電極６と、対向電極間
の電圧に応じて、液晶の変化量が変わり、裏面からの透
過光量を変える。従って、映像信号線Ｓ１〜Ｓ３の信号
レベルを制御することで、光学的信号変化を制御し、映
像として表示している。映像の品質を高めるためには、
映像信号線Ｓ１〜Ｓ３等の信号レベルの変化による画素
電位の変動をできるだけ小さくする必要があり、画素電
極にＣｓ容量２を設けて、画素の総容量を大きくしてい
る。Ｃｓ容量２は、対向電極と同電位のＣｓ配線Ｃｓ１
〜Ｃｓ３と画素電極の間に絶縁膜を設けて形成する。こ
のような従来のＴＦＴアレイ基板において、異物等によ
り、画素電極６と他の配線間にリーク源が存在し、充電
した電荷が失われ、画素の特性に異常がある場合は、画
素電極６をＴＦＴ部ごとソース配線８からレーザを用い
て切り離していた。この切断は図３に示すように、隣接
する画素内に、ソース配線４と、ＴＦＴのソース電極９
を接続する配線１０を設け、レーザで切断するためのス
ペースを取って、実施していた。
基板においては、ＴＦＴ１はスイッチング素子として画
素電極６への電荷の充放電を制御する。ＴＦＴ１のオン
とオフは、走査信号線Ｇ１〜Ｇ３をゲート電極として、
実施する。画素電極６は、ＴＦＴ１を介して、映像信号
線Ｓ１〜Ｓ３と接続され、映像信号の信号レベルの大小
により、画素電極６に充電される電荷量が変化し、画素
電極６の電位が設定される。画素電極６と、対向電極間
の電圧に応じて、液晶の変化量が変わり、裏面からの透
過光量を変える。従って、映像信号線Ｓ１〜Ｓ３の信号
レベルを制御することで、光学的信号変化を制御し、映
像として表示している。映像の品質を高めるためには、
映像信号線Ｓ１〜Ｓ３等の信号レベルの変化による画素
電位の変動をできるだけ小さくする必要があり、画素電
極にＣｓ容量２を設けて、画素の総容量を大きくしてい
る。Ｃｓ容量２は、対向電極と同電位のＣｓ配線Ｃｓ１
〜Ｃｓ３と画素電極の間に絶縁膜を設けて形成する。こ
のような従来のＴＦＴアレイ基板において、異物等によ
り、画素電極６と他の配線間にリーク源が存在し、充電
した電荷が失われ、画素の特性に異常がある場合は、画
素電極６をＴＦＴ部ごとソース配線８からレーザを用い
て切り離していた。この切断は図３に示すように、隣接
する画素内に、ソース配線４と、ＴＦＴのソース電極９
を接続する配線１０を設け、レーザで切断するためのス
ペースを取って、実施していた。
【０００５】
（１）従来のＴＦＴアレイ基板では、１つの画素電極６
に他の配線と短絡するようなリーク源があり、画素電極
６をソース配線４から切り離す場合、配線の切断部を隣
接する画素内に設けていたため、切断用のスペースが必
要となり、隣接する画素のＣｓ配線５及び画素電極６
を、このスペースを避けてレイアウトすることとなり、
Ｃｓ配線５及び画素電極６は、図３のように曲がってい
た。したがって、Ｃｓ配線５の長さは、直線形状の場合
に比べ長くなり、抵抗増加の原因となっていた。また、
画素電極６についても、十分ソース配線４に近づけてレ
イアウトできなかったため、開口率を下げる一因となっ
ていた。
に他の配線と短絡するようなリーク源があり、画素電極
６をソース配線４から切り離す場合、配線の切断部を隣
接する画素内に設けていたため、切断用のスペースが必
要となり、隣接する画素のＣｓ配線５及び画素電極６
を、このスペースを避けてレイアウトすることとなり、
Ｃｓ配線５及び画素電極６は、図３のように曲がってい
た。したがって、Ｃｓ配線５の長さは、直線形状の場合
に比べ長くなり、抵抗増加の原因となっていた。また、
画素電極６についても、十分ソース配線４に近づけてレ
イアウトできなかったため、開口率を下げる一因となっ
ていた。
【０００６】（２）また、ＴＦＴ部においては、アモル
ファスシリコン８上にソースコンタクト部と、ドレイン
コンタクト部が、図３のように平行に配置されているた
め、ソースコンタクト部と、ドレインコンタクト部は、
同一の長さが必要となり、ドレインコンタクト部と、ゲ
ート配線３で形成される容量Ｃｇｄが大きくなる潜在的
原因となっていた。容量Ｃｇｄが存在することにより、
ゲート配線３の信号が変化する際に、画素電極６の電位
が容量Ｃｇｄによるカップリングで変動する。この変動
量は、容量Ｃｇｄが大きい程大きく、変動量を小さくす
るためには、Ｃｓ容量を大きくする必要があるため、Ｃ
ｓ配線５を大きくしなければならず、従って開口率が小
さくなるという問題があった。
ファスシリコン８上にソースコンタクト部と、ドレイン
コンタクト部が、図３のように平行に配置されているた
め、ソースコンタクト部と、ドレインコンタクト部は、
同一の長さが必要となり、ドレインコンタクト部と、ゲ
ート配線３で形成される容量Ｃｇｄが大きくなる潜在的
原因となっていた。容量Ｃｇｄが存在することにより、
ゲート配線３の信号が変化する際に、画素電極６の電位
が容量Ｃｇｄによるカップリングで変動する。この変動
量は、容量Ｃｇｄが大きい程大きく、変動量を小さくす
るためには、Ｃｓ容量を大きくする必要があるため、Ｃ
ｓ配線５を大きくしなければならず、従って開口率が小
さくなるという問題があった。
【０００７】この発明は、このような従来の課題を解決
するためになされたもので、保持容量配線の抵抗及びゲ
ート配線とドレイン電極とで形成される容量を小さくす
る画素のパターンレイアウトを提供し、開口率の高いＴ
ＦＴアレイ基板を得ることを目的とするものである。
するためになされたもので、保持容量配線の抵抗及びゲ
ート配線とドレイン電極とで形成される容量を小さくす
る画素のパターンレイアウトを提供し、開口率の高いＴ
ＦＴアレイ基板を得ることを目的とするものである。
【０００８】
【課題を解決するための手段】この発明に係わる薄膜ト
ランジスタアレイ基板においては、ゲート配線上に形成
されると共に、ソース配線に接続され、少なくともソー
ス配線と平行な部分を有するソース電極と、ソース配線
とソース電極のソース配線と平行な部分との間に配置さ
れ、一部がゲート配線上に形成されたドレイン電極と、
このドレイン電極と画素電極とを接続すると共に一部に
切断可能部を有するドレイン配線を備えたものである。
また、ドレイン電極は、ソース配線と平行に配置されて
いるものである。また、ドレイン電極は、ドレイン電極
と平行に配置されたソース電極及びソース配線とこのソ
ース電極とソース配線を結ぶソース電極によって囲まれ
ているものである。
ランジスタアレイ基板においては、ゲート配線上に形成
されると共に、ソース配線に接続され、少なくともソー
ス配線と平行な部分を有するソース電極と、ソース配線
とソース電極のソース配線と平行な部分との間に配置さ
れ、一部がゲート配線上に形成されたドレイン電極と、
このドレイン電極と画素電極とを接続すると共に一部に
切断可能部を有するドレイン配線を備えたものである。
また、ドレイン電極は、ソース配線と平行に配置されて
いるものである。また、ドレイン電極は、ドレイン電極
と平行に配置されたソース電極及びソース配線とこのソ
ース電極とソース配線を結ぶソース電極によって囲まれ
ているものである。
【０００９】さらに、ドレイン配線の幅は、ドレイン電
極とこれに平行なソース配線及びソース電極の各対向間
隔の和より大きいものである。また、ドレイン配線の切
断可能部の周りには、画素電極が配置されていないもの
である。また、ゲート配線と平行に配置され、一部が絶
縁膜を介して画素電極と重なるように形成された保持容
量配線を備えたものである。さらにまた、保持容量配線
は、直線状に形成されているものである。
極とこれに平行なソース配線及びソース電極の各対向間
隔の和より大きいものである。また、ドレイン配線の切
断可能部の周りには、画素電極が配置されていないもの
である。また、ゲート配線と平行に配置され、一部が絶
縁膜を介して画素電極と重なるように形成された保持容
量配線を備えたものである。さらにまた、保持容量配線
は、直線状に形成されているものである。
【００１０】
実施の形態１．この発明の実施の形態１について、図１
を用いて説明する。図１は、この発明の実施の形態１に
よるＴＦＴアレイ基板の画素を示す図である。図におい
て、３〜９は上記従来装置と同一のものであり、その説
明を省略する。１１はドレイン電極７と画素電極６を接
続するドレイン配線で、レーザ切断できるスペースを有
している。図１において、ソース配線４とＴＦＴのソー
ス電極９を接続する配線部は、その一部もしくは全部を
ゲート配線３上に、ソース配線４の一部とともに、コの
字もしくはＵの字型に形成されてＴＦＴのソース電極９
を形成する。ＴＦＴのドレイン電極７は、ソース電極９
に囲まれるように形成され、ドレイン電極７と画素電極
６は自画素内に配置されるドレイン配線１１によって接
続される。ドレイン配線１１の幅は、ＴＦＴのチャネル
幅即ちドレイン電極とこれに平行なソース配線及びソー
ス電極の各対向間隔の和よりも大きく、ドレイン配線１
１の周囲には、ドレイン電極７と、画素電極６をレーザ
で切断できるスペースを有している。
を用いて説明する。図１は、この発明の実施の形態１に
よるＴＦＴアレイ基板の画素を示す図である。図におい
て、３〜９は上記従来装置と同一のものであり、その説
明を省略する。１１はドレイン電極７と画素電極６を接
続するドレイン配線で、レーザ切断できるスペースを有
している。図１において、ソース配線４とＴＦＴのソー
ス電極９を接続する配線部は、その一部もしくは全部を
ゲート配線３上に、ソース配線４の一部とともに、コの
字もしくはＵの字型に形成されてＴＦＴのソース電極９
を形成する。ＴＦＴのドレイン電極７は、ソース電極９
に囲まれるように形成され、ドレイン電極７と画素電極
６は自画素内に配置されるドレイン配線１１によって接
続される。ドレイン配線１１の幅は、ＴＦＴのチャネル
幅即ちドレイン電極とこれに平行なソース配線及びソー
ス電極の各対向間隔の和よりも大きく、ドレイン配線１
１の周囲には、ドレイン電極７と、画素電極６をレーザ
で切断できるスペースを有している。
【００１１】このように構成されたＴＦＴアレイ基板に
おいては、異物等により、画素電極６と他の配線間にリ
ーク源が存在して、充電した電荷が失われ、画素の特性
に異常がある場合は、ドレイン配線１１をレーザで切断
して、当該画素を切り離す。また、ドレイン電極７とゲ
ート配線３との重なり部が小さく、従ってドレインコン
タクト部とゲート配線３で形成される容量Ｃｇｄを小さ
くすることができ、このためＣｓ容量を小さく形成して
もよく、ひいては開口率を大きくすることができる。ま
た、Ｃｓ配線５を直線状に形成することができ、従来と
同一の配線抵抗を得るのに、配線幅が小さくてもよいた
め、開口率を向上させることができる。このように、Ｔ
ＦＴアレイ基板における画素の開口率を向上させること
ができるので、ＴＦＴアレイ基板を使用したマトリクス
型表示装置において、消費電力を低減できるという効果
がある。
おいては、異物等により、画素電極６と他の配線間にリ
ーク源が存在して、充電した電荷が失われ、画素の特性
に異常がある場合は、ドレイン配線１１をレーザで切断
して、当該画素を切り離す。また、ドレイン電極７とゲ
ート配線３との重なり部が小さく、従ってドレインコン
タクト部とゲート配線３で形成される容量Ｃｇｄを小さ
くすることができ、このためＣｓ容量を小さく形成して
もよく、ひいては開口率を大きくすることができる。ま
た、Ｃｓ配線５を直線状に形成することができ、従来と
同一の配線抵抗を得るのに、配線幅が小さくてもよいた
め、開口率を向上させることができる。このように、Ｔ
ＦＴアレイ基板における画素の開口率を向上させること
ができるので、ＴＦＴアレイ基板を使用したマトリクス
型表示装置において、消費電力を低減できるという効果
がある。
【００１２】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。ゲート
配線上に形成されると共に、ソース配線に接続され、少
なくともソース配線と平行な部分を有するソース電極
と、ソース配線とソース電極のソース配線と平行な部分
との間に配置され、一部がゲート配線上に形成されたド
レイン電極と、このドレイン電極と画素電極とを接続す
ると共に一部に切断可能部を有するドレイン配線を備
え、ソース配線とソース電極との間にドレイン電極を配
置するので、短いドレイン電極長でチャネル幅を確保で
き、ドレイン電極とゲート配線とで形成される容量を低
減でき、このため保持容量も小さくできて開口率を向上
させるると共に、切断可能部も得られる。また、ドレイ
ン電極は、ソース配線と平行に配置されているので、ド
レイン電極とゲート配線とで形成される容量を一層小さ
くでき、したがって保持容量も小さくすることができ
る。
れているので、以下に示すような効果を奏する。ゲート
配線上に形成されると共に、ソース配線に接続され、少
なくともソース配線と平行な部分を有するソース電極
と、ソース配線とソース電極のソース配線と平行な部分
との間に配置され、一部がゲート配線上に形成されたド
レイン電極と、このドレイン電極と画素電極とを接続す
ると共に一部に切断可能部を有するドレイン配線を備
え、ソース配線とソース電極との間にドレイン電極を配
置するので、短いドレイン電極長でチャネル幅を確保で
き、ドレイン電極とゲート配線とで形成される容量を低
減でき、このため保持容量も小さくできて開口率を向上
させるると共に、切断可能部も得られる。また、ドレイ
ン電極は、ソース配線と平行に配置されているので、ド
レイン電極とゲート配線とで形成される容量を一層小さ
くでき、したがって保持容量も小さくすることができ
る。
【００１３】さらに、ドレイン配線の幅は、ドレイン電
極とこれに平行なソース配線及びソース電極の各対向間
隔の和より十分小さいので、切断スペースを確保するこ
とができる。また、ドレイン配線の切断可能部の周りに
は、画素電極が配置されていないので、切断スペースを
確保することができる。さらにまた、保持容量配線は、
直線状に形成されているので、保持容量配線の幅を小さ
くできるため、開口率を向上させることができる。
極とこれに平行なソース配線及びソース電極の各対向間
隔の和より十分小さいので、切断スペースを確保するこ
とができる。また、ドレイン配線の切断可能部の周りに
は、画素電極が配置されていないので、切断スペースを
確保することができる。さらにまた、保持容量配線は、
直線状に形成されているので、保持容量配線の幅を小さ
くできるため、開口率を向上させることができる。
【図１】 この発明の実施の形態によるＴＦＴアレイ基
板の画素を示す図である。
板の画素を示す図である。
【図２】 従来のＴＦＴアレイ基板の等価回路を示す図
である。
である。
【図３】 従来のＴＦＴアレイ基板の画素を示す図であ
る。
る。
１ 薄膜トランジスタ（ＴＦＴ）、２ 保持容量（Ｃｓ
容量）、３ ゲート配線、４ ソース配線、５ Ｃｓ配
線、６ 画素電極、７ ドレイン電極、９ ソース電
極、１１ ドレイン配線。
容量）、３ ゲート配線、４ ソース配線、５ Ｃｓ配
線、６ 画素電極、７ ドレイン電極、９ ソース電
極、１１ ドレイン配線。
Claims (7)
- 【請求項１】 複数のソース配線と複数のゲート配線と
の交点に配置された薄膜トランジスタとこの薄膜トラン
ジスタに接続された画素電極とを有する薄膜トランジス
タアレイ基板において、上記ゲート配線上に形成される
と共に、上記ソース配線に接続され、少なくともソース
配線と平行な部分を有するソース電極、上記ソース配線
とこれに平行な上記ソース電極との間に配置され、一部
が上記ゲート配線上に形成されたドレイン電極、このド
レイン電極と上記画素電極とを接続すると共に一部に切
断可能部を有するドレイン配線を備えたことを特徴とす
る薄膜トランジスタアレイ基板。 - 【請求項２】 ドレイン電極は、ソース配線と平行に配
置されていることを特徴とする請求項１記載の薄膜トラ
ンジスタアレイ基板。 - 【請求項３】 ドレイン電極は、ドレイン電極と平行に
配置されたソース電極及びソース配線と上記ソース電極
とソース配線を結ぶソース電極によって囲まれているこ
とを特徴とする請求項１記載の薄膜トランジスタアレイ
基板。 - 【請求項４】 ドレイン配線の幅は、ドレイン電極とこ
れに平行なソース配線及びソース電極の各対向間隔の和
より大きいことを特徴とする請求項１〜請求項３のいず
れか一項記載の薄膜トランジスタアレイ基板。 - 【請求項５】 ドレイン配線の切断可能部の周りには、
画素電極が配置されていないことを特徴とする請求項１
〜請求項４のいずれか一項記載の薄膜トランジスタアレ
イ基板。 - 【請求項６】 ゲート配線と平行に配置され、一部が絶
縁膜を介して画素電極と重なるように形成された保持容
量配線を備えたことを特徴とする請求項１〜請求項５の
いずれか一項記載の薄膜トランジスタアレイ基板。 - 【請求項７】 保持容量配線は、直線状に形成されてい
ることを特徴とする請求項６記載の薄膜トランジスタア
レイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011497A JPH10228031A (ja) | 1997-02-14 | 1997-02-14 | 薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011497A JPH10228031A (ja) | 1997-02-14 | 1997-02-14 | 薄膜トランジスタアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228031A true JPH10228031A (ja) | 1998-08-25 |
Family
ID=12294765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011497A Pending JPH10228031A (ja) | 1997-02-14 | 1997-02-14 | 薄膜トランジスタアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10228031A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421102B2 (en) * | 1998-09-21 | 2002-07-16 | Kabushiki Kaisha Advanced Display | Liquid crystal display with pixel electrodes formed in a plurality of matrix-like regions and manufacturing method thereof |
| US6664569B2 (en) * | 2000-06-09 | 2003-12-16 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display device array substrate and method of manufacturing the same |
| JP2005183962A (ja) * | 2003-12-17 | 2005-07-07 | Lg Philips Lcd Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
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