JP2002297058A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- JP2002297058A JP2002297058A JP2001098281A JP2001098281A JP2002297058A JP 2002297058 A JP2002297058 A JP 2002297058A JP 2001098281 A JP2001098281 A JP 2001098281A JP 2001098281 A JP2001098281 A JP 2001098281A JP 2002297058 A JP2002297058 A JP 2002297058A
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Abstract
(57)【要約】
【課題】 高開口率のアクティブマトリクス型表示装置
の実現。 【解決手段】 各画素がトップゲート型の薄膜トランジ
スタ（ＴＦＴ）と補助容量Ｃscと液晶容量Ｃlcを備える
アクティブマトリクス型表示装置であり、補助容量Ｃsc
の第１電極３０は、ＴＦＴ１のｐ−Ｓｉ能動層１４と一
体で該能動層１４からデータラインと重ならないように
該ラインに沿って引き出され、第２電極３２は、第１電
極３０の下層に絶縁層１２を挟んで形成され、第１及び
第２電極３０，３２の対向領域に補助容量Ｃscを構成す
る。第２電極３２は、該能動層１４の少なくともチャネ
ル領域とも重ね、チャネルを遮光することが好適であ
る。第１電極３０をデータラインの下層に引き出す場
合、ゲートライン２０等と一体で導電性シールド層２０
ｅを第１電極３０とデータライン２２との層間に形成し
て両者のカップリングを防止し、高開口率を維持しなが
ら大きな補助容量を得る。
の実現。 【解決手段】 各画素がトップゲート型の薄膜トランジ
スタ（ＴＦＴ）と補助容量Ｃscと液晶容量Ｃlcを備える
アクティブマトリクス型表示装置であり、補助容量Ｃsc
の第１電極３０は、ＴＦＴ１のｐ−Ｓｉ能動層１４と一
体で該能動層１４からデータラインと重ならないように
該ラインに沿って引き出され、第２電極３２は、第１電
極３０の下層に絶縁層１２を挟んで形成され、第１及び
第２電極３０，３２の対向領域に補助容量Ｃscを構成す
る。第２電極３２は、該能動層１４の少なくともチャネ
ル領域とも重ね、チャネルを遮光することが好適であ
る。第１電極３０をデータラインの下層に引き出す場
合、ゲートライン２０等と一体で導電性シールド層２０
ｅを第１電極３０とデータライン２２との層間に形成し
て両者のカップリングを防止し、高開口率を維持しなが
ら大きな補助容量を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、各画素に薄膜ト
ランジスタを備えるアクティブマトリクス型表示装置に
関する。
ランジスタを備えるアクティブマトリクス型表示装置に
関する。
【０００２】
【従来の技術】液晶表示装置（以下ＬＣＤ）等のフラッ
トパネルディスプレイは、薄型化、小型化、軽量化が可
能で低消費電力であり、ＬＣＤなどは、既に、様々な機
器の表示部として、携帯情報機器をはじめ、多くの機器
に採用されている。ＬＣＤなどにおいて、各画素に、ス
イッチ素子として薄膜トランジスタ等を設けたものは、
アクティブマトリクス型と称され、このパネルは、画素
毎の表示内容の維持が確実であるため、高精細な表示や
高い表示品質を実現するための表示装置として用いられ
ている。
トパネルディスプレイは、薄型化、小型化、軽量化が可
能で低消費電力であり、ＬＣＤなどは、既に、様々な機
器の表示部として、携帯情報機器をはじめ、多くの機器
に採用されている。ＬＣＤなどにおいて、各画素に、ス
イッチ素子として薄膜トランジスタ等を設けたものは、
アクティブマトリクス型と称され、このパネルは、画素
毎の表示内容の維持が確実であるため、高精細な表示や
高い表示品質を実現するための表示装置として用いられ
ている。
【０００３】図６は、アクティブマトリクス型ＬＣＤの
画素についての等価回路を示している。各画素は、ゲー
トラインとデータラインに接続された薄膜トランジスタ
１（ＴＦＴ）を備え、ゲートラインに出力される選択信
号によってＴＦＴがオンすると、データラインからこの
ＴＦＴを介して表示内容に応じたデータが液晶容量Ｃlc
に供給される。ここで、ＴＦＴが選択されてデータが書
き込まれてから次にＴＦＴが再び選択されるまでの期
間、書き込まれた表示データを確実に保持することが必
要であるため、ＴＦＴに対して液晶容量２（Ｃlc）と並
列に補助容量３（Ｃsc）が接続されている。
画素についての等価回路を示している。各画素は、ゲー
トラインとデータラインに接続された薄膜トランジスタ
１（ＴＦＴ）を備え、ゲートラインに出力される選択信
号によってＴＦＴがオンすると、データラインからこの
ＴＦＴを介して表示内容に応じたデータが液晶容量Ｃlc
に供給される。ここで、ＴＦＴが選択されてデータが書
き込まれてから次にＴＦＴが再び選択されるまでの期
間、書き込まれた表示データを確実に保持することが必
要であるため、ＴＦＴに対して液晶容量２（Ｃlc）と並
列に補助容量３（Ｃsc）が接続されている。
【０００４】図７は、従来のＬＣＤのＴＦＴ形成基板
（第１基板１００）における画素部の平面構成を表して
おり、図８は、図７のＸ−Ｘ線に沿った位置でのＬＣＤ
の断面構成を示している。ＬＣＤは第１及び第２基板の
間に液晶が封入された構成を備え、第１基板上にマトリ
クス状にゲートライン、データライン、ＴＦＴ１、画素
電極７４等が配置され、第１基板１００と対向配置され
る第２基板５００には共通電圧Ｖcomの印加される共通
電極５６や、カラーフィルタ５４などが形成されてい
る。そして、各画素電極７４と、液晶を挟んで対向する
共通電極５６との間に印加する電圧により画素毎に液晶
容量Ｃlcを駆動する。
（第１基板１００）における画素部の平面構成を表して
おり、図８は、図７のＸ−Ｘ線に沿った位置でのＬＣＤ
の断面構成を示している。ＬＣＤは第１及び第２基板の
間に液晶が封入された構成を備え、第１基板上にマトリ
クス状にゲートライン、データライン、ＴＦＴ１、画素
電極７４等が配置され、第１基板１００と対向配置され
る第２基板５００には共通電圧Ｖcomの印加される共通
電極５６や、カラーフィルタ５４などが形成されてい
る。そして、各画素電極７４と、液晶を挟んで対向する
共通電極５６との間に印加する電圧により画素毎に液晶
容量Ｃlcを駆動する。
【０００５】第１基板１００側に、画素毎に設けられる
ＴＦＴは、図８に示すように、ゲート電極６０が能動層
６４より上層に位置するいわゆるトップゲート型ＴＦＴ
である。ＴＦＴの能動層６４は、基板１００上に図７に
示すようにパターニングされ、この能動層６４を覆って
ゲート絶縁膜６６が形成され、ゲート絶縁膜６６上には
ゲート電極６０を兼用するゲートラインが形成されてい
る。能動層６４は、ゲート電極６０と対向する位置がチ
ャネル領域であり、このチャネル領域６４ｃを挟む両側
に不純物の注入されたドレイン領域６４ｄ及びソース領
域６４ｓが形成されている。
ＴＦＴは、図８に示すように、ゲート電極６０が能動層
６４より上層に位置するいわゆるトップゲート型ＴＦＴ
である。ＴＦＴの能動層６４は、基板１００上に図７に
示すようにパターニングされ、この能動層６４を覆って
ゲート絶縁膜６６が形成され、ゲート絶縁膜６６上には
ゲート電極６０を兼用するゲートラインが形成されてい
る。能動層６４は、ゲート電極６０と対向する位置がチ
ャネル領域であり、このチャネル領域６４ｃを挟む両側
に不純物の注入されたドレイン領域６４ｄ及びソース領
域６４ｓが形成されている。
【０００６】能動層６４のドレイン領域６４ｄは、ゲー
ト電極６０を覆って形成される層間絶縁膜６８に形成さ
れたコンタクトホールを介し、データラインを兼用する
ドレイン電極７０に接続されている。
ト電極６０を覆って形成される層間絶縁膜６８に形成さ
れたコンタクトホールを介し、データラインを兼用する
ドレイン電極７０に接続されている。
【０００７】また、上記ドレイン電極及びデータライン
７０を覆って平坦化絶縁膜７２が形成されており、能動
層６４のソース領域６４ｓは、この平坦化絶縁膜７２の
上にＩＴＯ（Indium Tin Oxide）などからなる画素電極
７４と、コンタクトホールを介して接続されている。
７０を覆って平坦化絶縁膜７２が形成されており、能動
層６４のソース領域６４ｓは、この平坦化絶縁膜７２の
上にＩＴＯ（Indium Tin Oxide）などからなる画素電極
７４と、コンタクトホールを介して接続されている。
【０００８】能動層６４のソース領域６４ｓは、さら
に、各画素に設けられる補助容量Ｃscの第１電極８０を
兼用しており、図７に示すように、画素電極７４とのコ
ンタクト領域からさらに延びている。補助容量Ｃscの第
２電極８４は、図８に示すようにゲート電極６０と同層
で同時に形成されており、第１電極８０と第２電極８４
との層間の誘電体はゲート絶縁膜６６が兼用している。
また、補助容量Ｃscの第２電極８４は、図７に示すよう
に、画素毎に独立しておらず、ゲートライン６０と平行
して画素領域を行方向に延び、所定の補助容量電圧Ｖsc
が印加されている。
に、各画素に設けられる補助容量Ｃscの第１電極８０を
兼用しており、図７に示すように、画素電極７４とのコ
ンタクト領域からさらに延びている。補助容量Ｃscの第
２電極８４は、図８に示すようにゲート電極６０と同層
で同時に形成されており、第１電極８０と第２電極８４
との層間の誘電体はゲート絶縁膜６６が兼用している。
また、補助容量Ｃscの第２電極８４は、図７に示すよう
に、画素毎に独立しておらず、ゲートライン６０と平行
して画素領域を行方向に延び、所定の補助容量電圧Ｖsc
が印加されている。
【０００９】このように各画素に、補助容量Ｃscを設け
ることで、ＴＦＴの非選択期間中、液晶容量Ｃlcに印加
すべき表示内容に応じた電荷を補助容量Ｃscにおいて保
持する。従って、画素電極７４の電位変動を抑制し、表
示内容を保持することを可能としている。
ることで、ＴＦＴの非選択期間中、液晶容量Ｃlcに印加
すべき表示内容に応じた電荷を補助容量Ｃscにおいて保
持する。従って、画素電極７４の電位変動を抑制し、表
示内容を保持することを可能としている。
【００１０】
【発明が解決しようとする課題】表示装置の小型化、高
精細化が強く要求される用途においては、１画素あたり
の面積を小さくせざるを得ず、１画素当たりの液晶容量
Ｃlcも小さくなる。従って、各画素における表示データ
を単位表示期間中、確実に保持するためには、上述のよ
うな補助容量Ｃscの存在が必要になる。
精細化が強く要求される用途においては、１画素あたり
の面積を小さくせざるを得ず、１画素当たりの液晶容量
Ｃlcも小さくなる。従って、各画素における表示データ
を単位表示期間中、確実に保持するためには、上述のよ
うな補助容量Ｃscの存在が必要になる。
【００１１】しかし、その一方で、補助容量Ｃsc自体は
表示領域として機能しないため、透過型ＬＣＤの場合、
補助容量Ｃscを各画素に形成すれば、それにより１画素
当たりの表示可能面積の縮小、つまり開口率の低下がさ
けられない。特に、図７及び図８に示すように、補助容
量Ｃscの第２電極８４はゲートライン６０と同層で形成
するので、ゲートライン６０と第２電極８４とが短絡し
ないように絶縁スペースが必要となる。さらに、ゲート
ライン６０と同一材料であるため、第２電極領域は不透
明であり、その分、開口率は低下し、高輝度表示が難し
くなるという問題が起きる。
表示領域として機能しないため、透過型ＬＣＤの場合、
補助容量Ｃscを各画素に形成すれば、それにより１画素
当たりの表示可能面積の縮小、つまり開口率の低下がさ
けられない。特に、図７及び図８に示すように、補助容
量Ｃscの第２電極８４はゲートライン６０と同層で形成
するので、ゲートライン６０と第２電極８４とが短絡し
ないように絶縁スペースが必要となる。さらに、ゲート
ライン６０と同一材料であるため、第２電極領域は不透
明であり、その分、開口率は低下し、高輝度表示が難し
くなるという問題が起きる。
【００１２】上記課題を解決するために本発明は、十分
な補助容量を確保しつつ開口率の高いアクティブマトリ
クス型表示装置を実現することを目的とする。
な補助容量を確保しつつ開口率の高いアクティブマトリ
クス型表示装置を実現することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、アクティブマトリクス型表示装置におい
て、マトリクス状に配置される画素のそれぞれはゲート
ラインとデータラインとの交差付近に構成され、薄膜ト
ランジスタと、表示素子と、補助容量とを備え、基板上
には、画素毎にトップゲート型として前記薄膜トランジ
スタが形成されており、前記補助容量の第１電極は、前
記薄膜トランジスタの能動層を前記データラインに沿っ
て延出させて構成し、前記補助容量の第２電極は、前記
第１電極と前記基板との間に絶縁層を挟んで重なるよう
に形成されていることを特徴とする。
にこの発明は、アクティブマトリクス型表示装置におい
て、マトリクス状に配置される画素のそれぞれはゲート
ラインとデータラインとの交差付近に構成され、薄膜ト
ランジスタと、表示素子と、補助容量とを備え、基板上
には、画素毎にトップゲート型として前記薄膜トランジ
スタが形成されており、前記補助容量の第１電極は、前
記薄膜トランジスタの能動層を前記データラインに沿っ
て延出させて構成し、前記補助容量の第２電極は、前記
第１電極と前記基板との間に絶縁層を挟んで重なるよう
に形成されていることを特徴とする。
【００１４】以上のように、本発明では、補助容量の第
２電極を、ゲートラインと別層で、ＴＦＴの能動層から
延出した第１電極より下に配置する。よって第２電極と
ゲートラインとの間の十分な絶縁スペースなどを考慮す
る必要がなく、効率的に能動層と一体の第１電極と、第
２電極とが重なる領域を広くすることができる。また、
データラインに沿った領域は多くの場合、非表示領域で
あり、この領域に第１電極を設けて補助容量を形成すれ
ば、開口率を落とすことなく大きな容量を得ることが容
易となる。また絶縁層を挟んで上下に位置することにな
る第１電極とデータラインとが平面的に重ならないレイ
アウトとすることで、データラインと第１電極との間に
カップリングが発生することを未然に防ぐことができ
る。
２電極を、ゲートラインと別層で、ＴＦＴの能動層から
延出した第１電極より下に配置する。よって第２電極と
ゲートラインとの間の十分な絶縁スペースなどを考慮す
る必要がなく、効率的に能動層と一体の第１電極と、第
２電極とが重なる領域を広くすることができる。また、
データラインに沿った領域は多くの場合、非表示領域で
あり、この領域に第１電極を設けて補助容量を形成すれ
ば、開口率を落とすことなく大きな容量を得ることが容
易となる。また絶縁層を挟んで上下に位置することにな
る第１電極とデータラインとが平面的に重ならないレイ
アウトとすることで、データラインと第１電極との間に
カップリングが発生することを未然に防ぐことができ
る。
【００１５】本発明の他の特徴は、アクティブマトリク
ス型表示装置において、マトリクス状に配置される画素
のそれぞれはゲートラインとデータラインとの交差付近
に構成され、薄膜トランジスタと、表示素子と、補助容
量とを備え、基板上には、画素毎にトップゲート型とし
て前記薄膜トランジスタが形成されており、前記補助容
量の第１電極は、前記薄膜トランジスタの能動層から前
記データラインの下層領域に延在し、前記補助容量の第
２電極は、前記第１電極と絶縁層を挟んで重なるように
該第１電極と前記基板との間に形成され、前記データラ
インと前記補助容量の第１電極とが重なる領域には、前
記データラインと前記第１電極との層間に絶縁層を挟ん
で導電性シールド層が形成されていることである。
ス型表示装置において、マトリクス状に配置される画素
のそれぞれはゲートラインとデータラインとの交差付近
に構成され、薄膜トランジスタと、表示素子と、補助容
量とを備え、基板上には、画素毎にトップゲート型とし
て前記薄膜トランジスタが形成されており、前記補助容
量の第１電極は、前記薄膜トランジスタの能動層から前
記データラインの下層領域に延在し、前記補助容量の第
２電極は、前記第１電極と絶縁層を挟んで重なるように
該第１電極と前記基板との間に形成され、前記データラ
インと前記補助容量の第１電極とが重なる領域には、前
記データラインと前記第１電極との層間に絶縁層を挟ん
で導電性シールド層が形成されていることである。
【００１６】データライン形成領域の下層に補助容量の
第１電極及び第２電極を設けることにより、補助容量を
形成することによる開口率低下を最小限とできる。ま
た、導電性シールド層をデータラインと第１電極との間
に設けることで、第１電極とデータラインとにカップリ
ングが発生することが防止できる。さらに、第１電極と
上記導電性シールド層との間でも補助容量を構成するこ
とができる。
第１電極及び第２電極を設けることにより、補助容量を
形成することによる開口率低下を最小限とできる。ま
た、導電性シールド層をデータラインと第１電極との間
に設けることで、第１電極とデータラインとにカップリ
ングが発生することが防止できる。さらに、第１電極と
上記導電性シールド層との間でも補助容量を構成するこ
とができる。
【００１７】本発明の他の特徴は、上記アクティブマト
リクス型表示装置において、前記導電性シールド層は、
他の行の画素の薄膜トランジスタに選択信号を供給する
ゲートラインが兼用することである。
リクス型表示装置において、前記導電性シールド層は、
他の行の画素の薄膜トランジスタに選択信号を供給する
ゲートラインが兼用することである。
【００１８】このように導電性シールド層を次段のゲー
トラインで兼用させることにより、工程の増加なくデー
タライン下層にデータライン電圧に影響を受けない補助
容量を構成することができる。また、ゲートラインが導
電性シールド層を兼用するため、ゲートラインとこの導
電性シールド層との間で絶縁性確保のためのレイアウト
余裕等を考慮する必要が無く、最小限のスペースで導電
性シールド層を形成することができる。
トラインで兼用させることにより、工程の増加なくデー
タライン下層にデータライン電圧に影響を受けない補助
容量を構成することができる。また、ゲートラインが導
電性シールド層を兼用するため、ゲートラインとこの導
電性シールド層との間で絶縁性確保のためのレイアウト
余裕等を考慮する必要が無く、最小限のスペースで導電
性シールド層を形成することができる。
【００１９】本発明のさらに別の特徴は、上記アクティ
ブマトリクス型表示装置において、前記補助容量の第２
電極は、画素開口領域を除く領域に遮光性材料により形
成されていることである。
ブマトリクス型表示装置において、前記補助容量の第２
電極は、画素開口領域を除く領域に遮光性材料により形
成されていることである。
【００２０】このように第２電極を画素開口領域を除く
パターンとすれば、補助容量第１電極と一体のＴＦＴの
能動層の領域でも第２電極との間で補助容量を構成する
ことができ、容量を大きくすることができる。また、第
２電極の存在によって、ＴＦＴの能動層をその下方側か
らの光から遮蔽することができ、ＴＦＴの光リーク電流
の発生を防止できる。また、ブラックマトリクスとして
用いることが可能で、一層のコントラスト向上も可能と
なる。
パターンとすれば、補助容量第１電極と一体のＴＦＴの
能動層の領域でも第２電極との間で補助容量を構成する
ことができ、容量を大きくすることができる。また、第
２電極の存在によって、ＴＦＴの能動層をその下方側か
らの光から遮蔽することができ、ＴＦＴの光リーク電流
の発生を防止できる。また、ブラックマトリクスとして
用いることが可能で、一層のコントラスト向上も可能と
なる。
【００２１】本発明の別の特徴は、アクティブマトリク
ス型表示装置において、絶縁層を挟んで第２電極の上層
に形成される薄膜トランジスタの能動層は、成膜したア
モルファスシリコン層にレーザを照射することで、多結
晶化したポリシリコン層が用いられていることである。
ス型表示装置において、絶縁層を挟んで第２電極の上層
に形成される薄膜トランジスタの能動層は、成膜したア
モルファスシリコン層にレーザを照射することで、多結
晶化したポリシリコン層が用いられていることである。
【００２２】多結晶化のためのレーザアニールに際し、
アモルファスシリコン層の能動層領域、特にＴＦＴチャ
ネル領域の下層に一様に第２電極層が形成されていれ
ば、チャネル領域に対するアニール条件が一致するた
め、ポリシリコン層の粒径が揃い、ＴＦＴ間での特性ば
らつきを防止することができる。
アモルファスシリコン層の能動層領域、特にＴＦＴチャ
ネル領域の下層に一様に第２電極層が形成されていれ
ば、チャネル領域に対するアニール条件が一致するた
め、ポリシリコン層の粒径が揃い、ＴＦＴ間での特性ば
らつきを防止することができる。
【００２３】
【発明の実施の形態】以下、図面を用いてこの発明の好
適な実施の形態（以下実施形態という）について説明す
る。なお、表示装置としては、以下、液晶表示装置（Ｌ
ＣＤ）を例に説明する。
適な実施の形態（以下実施形態という）について説明す
る。なお、表示装置としては、以下、液晶表示装置（Ｌ
ＣＤ）を例に説明する。
【００２４】［実施形態１］図１は、実施形態１に係る
アクティブマトリクス型ＬＣＤの表示画素における平面
構造を示している。また、図２は、図１のＡ−Ａ線に沿
った位置におけるＬＣＤの概略断面構成、図３は図１の
Ｂ−Ｂ線に沿った位置での第１基板上の断面構成を示し
ている。
アクティブマトリクス型ＬＣＤの表示画素における平面
構造を示している。また、図２は、図１のＡ−Ａ線に沿
った位置におけるＬＣＤの概略断面構成、図３は図１の
Ｂ−Ｂ線に沿った位置での第１基板上の断面構成を示し
ている。
【００２５】ＬＣＤは、ガラスなどの透明絶縁材料が用
いられた第１基板１００と第２基板５００とが間に液晶
２００を挟んで貼り合わされて構成されている。
いられた第１基板１００と第２基板５００とが間に液晶
２００を挟んで貼り合わされて構成されている。
【００２６】各画素は、等価回路的には上述の図６と同
等の構成であり、ゲートライン（２０）とデータライン
（２２）に接続されたＴＦＴ１と、ＴＦＴ１のソース
（ドレイン）側に並列接続された表示素子（液晶容量Ｃ
lc）２及び補助容量３（Ｃsc）とを備える。図２に示す
ように、液晶容量（表示素子）Ｃlcは、液晶２００を挟
んで配される第１基板１００側の画素電極２４と、第２
基板５００側の対向電極（共通電極）５６とで構成され
ている。画素電極２４にはデータライン２２とＴＦＴ１
を介して表示内容に応じた電圧が印加され、共通電極５
６には共通電位Ｖcomが印加され、画素毎に液晶容量Ｃl
cへの印加電圧が制御され、画面全体で所望のイメージ
が表示される。
等の構成であり、ゲートライン（２０）とデータライン
（２２）に接続されたＴＦＴ１と、ＴＦＴ１のソース
（ドレイン）側に並列接続された表示素子（液晶容量Ｃ
lc）２及び補助容量３（Ｃsc）とを備える。図２に示す
ように、液晶容量（表示素子）Ｃlcは、液晶２００を挟
んで配される第１基板１００側の画素電極２４と、第２
基板５００側の対向電極（共通電極）５６とで構成され
ている。画素電極２４にはデータライン２２とＴＦＴ１
を介して表示内容に応じた電圧が印加され、共通電極５
６には共通電位Ｖcomが印加され、画素毎に液晶容量Ｃl
cへの印加電圧が制御され、画面全体で所望のイメージ
が表示される。
【００２７】第１基板１００上には、上記液晶容量Ｃlc
の一部をなす画素電極２４がマトリクス状に配置され
る。また、図１に示すように、各画素電極２４に対応し
てトップゲート型ＴＦＴ１及び補助容量Ｃscが設けられ
ている。ＴＦＴ１のゲートは、行方向に延びるゲートラ
イン２０に接続され（但し図１の例では、ゲートライン
２０の一部がそのままゲートを構成している）、ドレイ
ン（又はソース）１４ｄは列方向に延びるデータライン
２２に接続され、ソース（又はドレイン）１４ｓには、
上述のように画素電極２４が接続され、さらに補助容量
の第１電極３０が電気的に接続されている。なお、上述
のように、各画素の等価回路は、図６とほぼ同じである
が、本実施形態１では、各画素のＴＦＴは、マルチゲー
ト型ＴＦＴを採用しており、ゲートが共通で、データラ
インと画素電極との間に電気的に複数のＴＦＴ能動層が
直列接続された構成となっている。もちろん、図６と同
じく、各画素に単一のＴＦＴを設けた構成でも良い。
の一部をなす画素電極２４がマトリクス状に配置され
る。また、図１に示すように、各画素電極２４に対応し
てトップゲート型ＴＦＴ１及び補助容量Ｃscが設けられ
ている。ＴＦＴ１のゲートは、行方向に延びるゲートラ
イン２０に接続され（但し図１の例では、ゲートライン
２０の一部がそのままゲートを構成している）、ドレイ
ン（又はソース）１４ｄは列方向に延びるデータライン
２２に接続され、ソース（又はドレイン）１４ｓには、
上述のように画素電極２４が接続され、さらに補助容量
の第１電極３０が電気的に接続されている。なお、上述
のように、各画素の等価回路は、図６とほぼ同じである
が、本実施形態１では、各画素のＴＦＴは、マルチゲー
ト型ＴＦＴを採用しており、ゲートが共通で、データラ
インと画素電極との間に電気的に複数のＴＦＴ能動層が
直列接続された構成となっている。もちろん、図６と同
じく、各画素に単一のＴＦＴを設けた構成でも良い。
【００２８】補助容量Ｃscは、第１電極３０と第２電極
３２とが絶縁層１２を挟んで重なる領域に構成されてい
る。本実施形態１において、第１電極３０は、ＴＦＴ１
の能動層１４と一体で形成されており、この第１電極３
０は、能動層１４から画素の脇を通るデータライン２２
に沿うように引き出された突出部により構成されてい
る。第２電極３２は、第１基板１００上に形成されてお
り、その上には絶縁層（バッファ層）１２が形成され、
さらにこの絶縁膜１２上に上記第１電極３０が形成され
ている。以上のようにして絶縁膜１２を挟んで対向する
第１及び第２電極３０，３２により補助容量Ｃscが構成
され、第１電極３０には、ＴＦＴ１を介してデータライ
ン２２から供給される表示内容に応じた電圧が印加さ
れ、第２電極３２には例えば表示領域内で共通の補助容
量電圧Ｖscが印加される。
３２とが絶縁層１２を挟んで重なる領域に構成されてい
る。本実施形態１において、第１電極３０は、ＴＦＴ１
の能動層１４と一体で形成されており、この第１電極３
０は、能動層１４から画素の脇を通るデータライン２２
に沿うように引き出された突出部により構成されてい
る。第２電極３２は、第１基板１００上に形成されてお
り、その上には絶縁層（バッファ層）１２が形成され、
さらにこの絶縁膜１２上に上記第１電極３０が形成され
ている。以上のようにして絶縁膜１２を挟んで対向する
第１及び第２電極３０，３２により補助容量Ｃscが構成
され、第１電極３０には、ＴＦＴ１を介してデータライ
ン２２から供給される表示内容に応じた電圧が印加さ
れ、第２電極３２には例えば表示領域内で共通の補助容
量電圧Ｖscが印加される。
【００２９】本実施形態１において、補助容量Ｃscの第
１電極３０は、データライン２２に沿うように能動層１
４が延出して構成されているが、より厳密には、図１及
び図３に示すように、データライン２２と重ならないよ
うにレイアウトされている。データライン２２と第１電
極３０とは、後述するようにゲート絶縁膜１６及び層間
絶縁膜１７によって膜厚方向に絶縁されているが、表示
内容に応じた高電圧の印加されるデータライン２２と第
１電極３０とが絶縁層を挟んで重なると、カップリング
が発生し、補助容量Ｃscの保持電荷がデータライン２２
の電圧の影響を受けてしまう。しかし、本実施形態１の
ようにデータライン２２と重ならないようレイアウトす
ることで、上記カップリングの発生を防止しながら、下
層の第２電極３２との間に補助容量Ｃscを構成してい
る。
１電極３０は、データライン２２に沿うように能動層１
４が延出して構成されているが、より厳密には、図１及
び図３に示すように、データライン２２と重ならないよ
うにレイアウトされている。データライン２２と第１電
極３０とは、後述するようにゲート絶縁膜１６及び層間
絶縁膜１７によって膜厚方向に絶縁されているが、表示
内容に応じた高電圧の印加されるデータライン２２と第
１電極３０とが絶縁層を挟んで重なると、カップリング
が発生し、補助容量Ｃscの保持電荷がデータライン２２
の電圧の影響を受けてしまう。しかし、本実施形態１の
ようにデータライン２２と重ならないようレイアウトす
ることで、上記カップリングの発生を防止しながら、下
層の第２電極３２との間に補助容量Ｃscを構成してい
る。
【００３０】補助容量Ｃscの第２電極３２は、従来の補
助容量第２電極のようにゲートラインと同層とする必要
がないので、使用材料はゲート材料に制限されない。こ
のため、導電性材料であれば通常遮光性である金属材料
に限らず、ＩＴＯなどの透明導電材料を採用することも
できる。
助容量第２電極のようにゲートラインと同層とする必要
がないので、使用材料はゲート材料に制限されない。こ
のため、導電性材料であれば通常遮光性である金属材料
に限らず、ＩＴＯなどの透明導電材料を採用することも
できる。
【００３１】しかし、本実施形態１の例では、透明導電
材料ではなく、遮光性の金属材料を用いて第２電極３２
を形成している。また、この遮光性の第２電極３２は、
第１電極３０の下層領域だけでなく、トップゲート型Ｔ
ＦＴ１の能動層１４の少なくともチャネル領域１４ｃの
下層領域に延在し、チャネル領域１４ｃを遮光してい
る。図１に示すレイアウトでは、ＴＦＴ１の能動層１４
はデータライン２２の下層付近からゲートライン２０の
下をくぐっており（図１では２回）、チャネル領域１４
ｃは、このような能動層１４のゲートライン２０との交
差領域に形成される。よって、本実施形態１のように補
助容量Ｃscの第２電極３２を少なくともチャネル領域１
４ｃの遮光層としても機能させるためには、第２電極３
２はゲート（ゲートライン）と重なる位置に形成するこ
とが必要である。なお、第２電極３２は、位置合わせ余
裕を考慮し、ゲートライン２０の下層において、少なく
ともこのゲートライン幅より多少広い幅（例えばそれぞ
れ２μｍ）とすることがより好しい。このように本実施
形態１では、遮光性でかつチャネル領域と重なるように
第２電極３２をレイアウトすることにより、第１基板側
からの入射光がＴＦＴ１のチャネル領域１４ｃに到達す
ることを防止している。このため、第１基板側からの外
光による光リーク電流の発生を抑制し、表示コントラス
トの一層の向上が図られる。
材料ではなく、遮光性の金属材料を用いて第２電極３２
を形成している。また、この遮光性の第２電極３２は、
第１電極３０の下層領域だけでなく、トップゲート型Ｔ
ＦＴ１の能動層１４の少なくともチャネル領域１４ｃの
下層領域に延在し、チャネル領域１４ｃを遮光してい
る。図１に示すレイアウトでは、ＴＦＴ１の能動層１４
はデータライン２２の下層付近からゲートライン２０の
下をくぐっており（図１では２回）、チャネル領域１４
ｃは、このような能動層１４のゲートライン２０との交
差領域に形成される。よって、本実施形態１のように補
助容量Ｃscの第２電極３２を少なくともチャネル領域１
４ｃの遮光層としても機能させるためには、第２電極３
２はゲート（ゲートライン）と重なる位置に形成するこ
とが必要である。なお、第２電極３２は、位置合わせ余
裕を考慮し、ゲートライン２０の下層において、少なく
ともこのゲートライン幅より多少広い幅（例えばそれぞ
れ２μｍ）とすることがより好しい。このように本実施
形態１では、遮光性でかつチャネル領域と重なるように
第２電極３２をレイアウトすることにより、第１基板側
からの入射光がＴＦＴ１のチャネル領域１４ｃに到達す
ることを防止している。このため、第１基板側からの外
光による光リーク電流の発生を抑制し、表示コントラス
トの一層の向上が図られる。
【００３２】能動層の遮光を兼用させるのであれば、第
２電極３２は、第１電極３０の下層に加え能動層の下層
領域に広がっていればよい。しかし、本実施形態１にお
いて、第２電極３２は、さらに、表示領域内で画素電極
対応領域だけ開口し（図１参照）、他の領域を覆うパタ
ーンとしている。第２電極３２に遮光性材料を用い、図
１のようなマトリクスパターンとすれば、この第２電極
３２と、能動層１４と一体の第１電極３０との重畳面積
を増加させることができ、また、能動層１４に対する遮
光をより確実とできる。さらに、このようなパターンで
あれば、この第２電極３２をパネルのブラックマトリク
スとしても利用することができる。即ち、第１基板の外
側（図２の下側）を表示装置の観察面としたり、プロジ
ェクタのライトバルブの用途などにおいて、光源側に第
１基板を配置することができ、その場合に能動層１４へ
の光照射などを防止して一層のコントラスト向上を可能
としている。
２電極３２は、第１電極３０の下層に加え能動層の下層
領域に広がっていればよい。しかし、本実施形態１にお
いて、第２電極３２は、さらに、表示領域内で画素電極
対応領域だけ開口し（図１参照）、他の領域を覆うパタ
ーンとしている。第２電極３２に遮光性材料を用い、図
１のようなマトリクスパターンとすれば、この第２電極
３２と、能動層１４と一体の第１電極３０との重畳面積
を増加させることができ、また、能動層１４に対する遮
光をより確実とできる。さらに、このようなパターンで
あれば、この第２電極３２をパネルのブラックマトリク
スとしても利用することができる。即ち、第１基板の外
側（図２の下側）を表示装置の観察面としたり、プロジ
ェクタのライトバルブの用途などにおいて、光源側に第
１基板を配置することができ、その場合に能動層１４へ
の光照射などを防止して一層のコントラスト向上を可能
としている。
【００３３】次、ＴＦＴ１の能動層１４としては、後述
するようにレーザアニールなどによって多結晶化された
ポリシリコン（ｐ−Ｓｉ）層が採用可能である。本実施
形態１では、補助容量Ｃscの第２電極３２をこのｐ−Ｓ
ｉ層の下層に形成しているため、多結晶の粒径を揃え、
特性ばらつきの少ないＴＦＴを形成することが可能とな
っている。
するようにレーザアニールなどによって多結晶化された
ポリシリコン（ｐ−Ｓｉ）層が採用可能である。本実施
形態１では、補助容量Ｃscの第２電極３２をこのｐ−Ｓ
ｉ層の下層に形成しているため、多結晶の粒径を揃え、
特性ばらつきの少ないＴＦＴを形成することが可能とな
っている。
【００３４】その理由は以下のとおりである。即ち、レ
ーザアニールによりアモルファスシリコンを多結晶化す
る場合、アモルファスシリコン膜の下層で熱伝導率に差
があるとアニール条件が変わり、能動層１４内で粒径が
ばらついてしまう。特に、チャネル領域内での粒径のば
らつきはＴＦＴ特性に大きな影響を及ぼす。能動層１４
の下層に形成する補助容量Ｃscの第２電極３２には、高
融点金属であるＣｒ等を用いることができるが、これら
の金属材料は第１基板を構成するガラスなどよりも熱伝
導性が高い。従って、レーザアニールによりｐ−Ｓｉ能
動層１４を形成する場合、能動層１４の下層に、熱伝導
性の高い第２電極３２が存在したり、しなかったりする
ことはアニール条件が変わるため好ましくない。本実施
形態１では、図１及び図２に示すように、第２電極３２
を能動層１４の少なくともチャネル領域の下層には一様
に形成しておくため、アモファスシリコン層に対するア
ニール条件を等しくし、各ＴＦＴの特性ばらつきを抑制
している。
ーザアニールによりアモルファスシリコンを多結晶化す
る場合、アモルファスシリコン膜の下層で熱伝導率に差
があるとアニール条件が変わり、能動層１４内で粒径が
ばらついてしまう。特に、チャネル領域内での粒径のば
らつきはＴＦＴ特性に大きな影響を及ぼす。能動層１４
の下層に形成する補助容量Ｃscの第２電極３２には、高
融点金属であるＣｒ等を用いることができるが、これら
の金属材料は第１基板を構成するガラスなどよりも熱伝
導性が高い。従って、レーザアニールによりｐ−Ｓｉ能
動層１４を形成する場合、能動層１４の下層に、熱伝導
性の高い第２電極３２が存在したり、しなかったりする
ことはアニール条件が変わるため好ましくない。本実施
形態１では、図１及び図２に示すように、第２電極３２
を能動層１４の少なくともチャネル領域の下層には一様
に形成しておくため、アモファスシリコン層に対するア
ニール条件を等しくし、各ＴＦＴの特性ばらつきを抑制
している。
【００３５】次に、本実施形態１に係るＬＣＤの第１基
板側の各要素の製造方法について説明する。
板側の各要素の製造方法について説明する。
【００３６】第１基板１００としては、ガラス基板、石
英基板、サファイア基板などの透明絶縁性基板を用い
る。まず、この第１基板１００上にＣｒ等の高融点金属
層を形成し、画素電極形成予定領域部分を開口すること
で、図１のようなパターンの補助容量第２電極３２を形
成する。次に、この第２電極３２を覆う基板全面にＳｉ
Ｏ2や、ＳｉＮｘ等の絶縁層１２を形成する。
英基板、サファイア基板などの透明絶縁性基板を用い
る。まず、この第１基板１００上にＣｒ等の高融点金属
層を形成し、画素電極形成予定領域部分を開口すること
で、図１のようなパターンの補助容量第２電極３２を形
成する。次に、この第２電極３２を覆う基板全面にＳｉ
Ｏ2や、ＳｉＮｘ等の絶縁層１２を形成する。
【００３７】絶縁層１２の上にはアモルファスシリコン
層を形成し、第１基板１００の上方からエキシマレーザ
を照射し、アモルファスシリコン層をアニールして多結
晶化させる。なお、このエキシマレーザアニールの際、
アモルファスシリコン層の少なくともチャネル形成領域
の下には、上述のように第２電極３２が一様に形成され
ている。従って、チャネル形成領域は等しい条件でレー
ザアニールを実行でき、この領域には粒径のそろった多
結晶シリコン層が形成される。このようにして得られた
多結晶シリコン層は、次に、要求されるＴＦＴ能動層及
び補助容量の第１電極の形状にパターニングし、さら
に、これらを覆ってＳｉＯ2からなるゲート絶縁膜１６
を形成する。
層を形成し、第１基板１００の上方からエキシマレーザ
を照射し、アモルファスシリコン層をアニールして多結
晶化させる。なお、このエキシマレーザアニールの際、
アモルファスシリコン層の少なくともチャネル形成領域
の下には、上述のように第２電極３２が一様に形成され
ている。従って、チャネル形成領域は等しい条件でレー
ザアニールを実行でき、この領域には粒径のそろった多
結晶シリコン層が形成される。このようにして得られた
多結晶シリコン層は、次に、要求されるＴＦＴ能動層及
び補助容量の第１電極の形状にパターニングし、さら
に、これらを覆ってＳｉＯ2からなるゲート絶縁膜１６
を形成する。
【００３８】ゲート絶縁膜１６形成後、例えばＡｌを用
いて金属層を形成、パターニングし、ゲート電極と一体
のゲートライン２０を形成する。次に、ゲート側からゲ
ートをマスクとして能動層１４に不純物を低濃度ドーピ
ングし、さらに、ゲートライン２０をそのライン幅より
一定幅広いマスクで覆い、能動層１４（及び第１電極３
０）に対し、高濃度に不純物をドーピングする。その
後、アニール処理を施してドープした不純物を活性化さ
せる。これにより、能動層１４において、ゲートライン
２０に対応する領域には、不純物がドープされない真性
のチャネル領域１４ｃが形成され、チャネル領域１４ｃ
の両側には不純物が低濃度にドープされたＬＤ領域１４
ｌｄが形成され、このＬＤ領域の外側には不純物が高濃
度に注入されたドレイン領域１４ｄ及びソース領域１４
ｓが形成される。また、この例では、ソース領域１４ｓ
からデータライン２２に向かって引き出された領域にも
同じく不純物が高濃度に注入された第１電極３０が得ら
れる。
いて金属層を形成、パターニングし、ゲート電極と一体
のゲートライン２０を形成する。次に、ゲート側からゲ
ートをマスクとして能動層１４に不純物を低濃度ドーピ
ングし、さらに、ゲートライン２０をそのライン幅より
一定幅広いマスクで覆い、能動層１４（及び第１電極３
０）に対し、高濃度に不純物をドーピングする。その
後、アニール処理を施してドープした不純物を活性化さ
せる。これにより、能動層１４において、ゲートライン
２０に対応する領域には、不純物がドープされない真性
のチャネル領域１４ｃが形成され、チャネル領域１４ｃ
の両側には不純物が低濃度にドープされたＬＤ領域１４
ｌｄが形成され、このＬＤ領域の外側には不純物が高濃
度に注入されたドレイン領域１４ｄ及びソース領域１４
ｓが形成される。また、この例では、ソース領域１４ｓ
からデータライン２２に向かって引き出された領域にも
同じく不純物が高濃度に注入された第１電極３０が得ら
れる。
【００３９】次にゲートライン２０を覆う全面に層間絶
縁膜１７を形成し、ＴＦＴ１のドレイン領域１４ｄ（或
いはソース領域１４ｓ）に対応した領域（本実施形態で
はドレイン）に層間絶縁膜１７及びゲート絶縁膜１６を
貫通するコンタクトホールを形成する。さらに、Ａｌ等
を用いてドレイン電極を兼用するデータライン２２を形
成し、このデータライン２２と能動層１４のドレイン領
域１４ｄとを上記コンタクトホールを介して接続する。
縁膜１７を形成し、ＴＦＴ１のドレイン領域１４ｄ（或
いはソース領域１４ｓ）に対応した領域（本実施形態で
はドレイン）に層間絶縁膜１７及びゲート絶縁膜１６を
貫通するコンタクトホールを形成する。さらに、Ａｌ等
を用いてドレイン電極を兼用するデータライン２２を形
成し、このデータライン２２と能動層１４のドレイン領
域１４ｄとを上記コンタクトホールを介して接続する。
【００４０】データライン２２形成後、データライン２
２を覆う基板全体に樹脂などを用いて平坦化絶縁膜１８
を形成し、ＴＦＴ１のソース領域１４ｓに対応する位置
に、平坦化絶縁膜１８、層間絶縁膜１７及びゲート絶縁
膜１６を貫通するコンタクトホールを形成する。さら
に、ＩＴＯなどの透明導電性材料層を形成し、これをパ
ターニングして、上記コンタクトホールを介してソース
領域１４ｓと接続された画素電極２４を形成する。
２を覆う基板全体に樹脂などを用いて平坦化絶縁膜１８
を形成し、ＴＦＴ１のソース領域１４ｓに対応する位置
に、平坦化絶縁膜１８、層間絶縁膜１７及びゲート絶縁
膜１６を貫通するコンタクトホールを形成する。さら
に、ＩＴＯなどの透明導電性材料層を形成し、これをパ
ターニングして、上記コンタクトホールを介してソース
領域１４ｓと接続された画素電極２４を形成する。
【００４１】画素電極２４の形成後、必要に応じて全面
に液晶配向を制御する配向膜２６を形成し、以上により
第１基板側に必要な要素が形成される。なお、第１基板
１００の表示領域の外側（基板の外縁部分）には、上記
画素部のＴＦＴ１とほぼ同一工程を経て、多結晶シリコ
ン層を能動層とするＴＦＴを形成し、これを用いた内蔵
駆動回路（ゲートドライバ、データドライバ）が形成さ
れていてもよい。
に液晶配向を制御する配向膜２６を形成し、以上により
第１基板側に必要な要素が形成される。なお、第１基板
１００の表示領域の外側（基板の外縁部分）には、上記
画素部のＴＦＴ１とほぼ同一工程を経て、多結晶シリコ
ン層を能動層とするＴＦＴを形成し、これを用いた内蔵
駆動回路（ゲートドライバ、データドライバ）が形成さ
れていてもよい。
【００４２】ＬＣＤの第２基板５００側は、ガラスやプ
ラスチックなどの透明基板を用いた第２基板５００上
に、カラー表示装置の場合Ｒ，Ｇ，Ｂ等のカラーフィル
タ５４が形成される。そして、このカラーフィルタ５４
の上に、第１基板１００の各画素電極２４とで液晶２０
０に電圧を印加するためのＩＴＯなどからなる対向電極
（共通電極）５６が形成される。この対向電極５６の上
には、第１基板１００側と同様に配向膜５８が形成され
ている。なお、本実施形態１において上述のように第１
基板１００にブラックマトリクスとしても機能しうる補
助容量Ｃscの第２電極３２を形成しているため、第２基
板側には通常形成されるブラックマトリクスを設けなく
てもよい。
ラスチックなどの透明基板を用いた第２基板５００上
に、カラー表示装置の場合Ｒ，Ｇ，Ｂ等のカラーフィル
タ５４が形成される。そして、このカラーフィルタ５４
の上に、第１基板１００の各画素電極２４とで液晶２０
０に電圧を印加するためのＩＴＯなどからなる対向電極
（共通電極）５６が形成される。この対向電極５６の上
には、第１基板１００側と同様に配向膜５８が形成され
ている。なお、本実施形態１において上述のように第１
基板１００にブラックマトリクスとしても機能しうる補
助容量Ｃscの第２電極３２を形成しているため、第２基
板側には通常形成されるブラックマトリクスを設けなく
てもよい。
【００４３】以上のようにして得られる第１基板１００
と第２基板５００とは、その外縁部分で一定のギャップ
を隔てて貼り合わせ、基板間の間隙に液晶２００を封入
してＬＣＤが完成する。なお、第２基板５００の外側
（図２（ａ）では上面側）には偏光フィルム、位相差フ
ィルムなどが配されている。
と第２基板５００とは、その外縁部分で一定のギャップ
を隔てて貼り合わせ、基板間の間隙に液晶２００を封入
してＬＣＤが完成する。なお、第２基板５００の外側
（図２（ａ）では上面側）には偏光フィルム、位相差フ
ィルムなどが配されている。
【００４４】［実施形態２］図４は実施形態２に係るア
クティブマトリクス型液晶表示装置の各表示画素におけ
る概略平面構成を示している。但し、画素電極２４につ
いては図面を見やすくするため記載を省略している。ま
た、図５は、図４のＣ−Ｃ線に沿った位置での第１基板
上の断面構成を示している。上述の実施形態１と共通す
る部分には共通の符号を付している。
クティブマトリクス型液晶表示装置の各表示画素におけ
る概略平面構成を示している。但し、画素電極２４につ
いては図面を見やすくするため記載を省略している。ま
た、図５は、図４のＣ−Ｃ線に沿った位置での第１基板
上の断面構成を示している。上述の実施形態１と共通す
る部分には共通の符号を付している。
【００４５】上記実施形態１では、カップリングの防止
のため、ＴＦＴ能動層と一体の補助容量第１電極３０は
データライン２２と重ならないようにレイアウトしてい
る。これに対して、本実施形態２では、補助容量の第１
電極３０をデータラインの形成領域に重ね、かつカップ
リングを防ぐために、第１電極３０とデータラインとの
重畳領域において層間に導電性シールド層を形成してい
る。この導電性シールド層は、所定の電圧の印加される
層であればよい。本実施形態２では、図４に示すよう
に、次の行のＴＦＴを選択するためのゲートライン２０
が導電性シールド層２０ｅを兼用している。具体的に
は、各ゲートライン２０から、これと交差するデータラ
イン２２の位置で該データライン２２に沿って前段方向
に突出部を設け、この突出部が導電性シールド層２０ｅ
を構成している。
のため、ＴＦＴ能動層と一体の補助容量第１電極３０は
データライン２２と重ならないようにレイアウトしてい
る。これに対して、本実施形態２では、補助容量の第１
電極３０をデータラインの形成領域に重ね、かつカップ
リングを防ぐために、第１電極３０とデータラインとの
重畳領域において層間に導電性シールド層を形成してい
る。この導電性シールド層は、所定の電圧の印加される
層であればよい。本実施形態２では、図４に示すよう
に、次の行のＴＦＴを選択するためのゲートライン２０
が導電性シールド層２０ｅを兼用している。具体的に
は、各ゲートライン２０から、これと交差するデータラ
イン２２の位置で該データライン２２に沿って前段方向
に突出部を設け、この突出部が導電性シールド層２０ｅ
を構成している。
【００４６】本実施形態２においてＴＦＴは実施形態１
と同様トップゲート型であり、補助容量Ｃscの第１電極
３０はｐ−Ｓｉ能動層１４と一体である。従って、補助
容量Ｃscの形成領域における断面構成は、図５に示すよ
うになる。即ち、第１基板１００上に実施形態１と同様
に第２電極３２が形成され、これを覆って絶縁膜１２が
形成され、この絶縁膜１２の上に能動層１４からデータ
ライン形成領域に延びた第１電極３０が形成される。第
１電極３０は、ゲート絶縁膜１６で覆われ、ゲート絶縁
膜１６上には次段のゲートライン２０から延びたシール
ド層２０ｅが配置され、このシールド層２０ｅの上に層
間絶縁膜１７が形成され、さらにその上層にデータライ
ン２２が形成されている。
と同様トップゲート型であり、補助容量Ｃscの第１電極
３０はｐ−Ｓｉ能動層１４と一体である。従って、補助
容量Ｃscの形成領域における断面構成は、図５に示すよ
うになる。即ち、第１基板１００上に実施形態１と同様
に第２電極３２が形成され、これを覆って絶縁膜１２が
形成され、この絶縁膜１２の上に能動層１４からデータ
ライン形成領域に延びた第１電極３０が形成される。第
１電極３０は、ゲート絶縁膜１６で覆われ、ゲート絶縁
膜１６上には次段のゲートライン２０から延びたシール
ド層２０ｅが配置され、このシールド層２０ｅの上に層
間絶縁膜１７が形成され、さらにその上層にデータライ
ン２２が形成されている。
【００４７】以上のように、本実施形態２では、データ
ライン２２と補助容量Ｃscの第１電極３０との間にシー
ルド層２０ｅを設けており、データラインと第１電極３
０とのカップリングが防止されている。さらに、補助容
量Ｃscの第１及び第２電極３０，３２の重畳領域だけで
なく、補助容量Ｃscの第１電極３０と上記シールド層２
０ｅとの間にも補助容量を構成し、開口率を低下させる
ことなく大きな容量を形成することが可能となってい
る。
ライン２２と補助容量Ｃscの第１電極３０との間にシー
ルド層２０ｅを設けており、データラインと第１電極３
０とのカップリングが防止されている。さらに、補助容
量Ｃscの第１及び第２電極３０，３２の重畳領域だけで
なく、補助容量Ｃscの第１電極３０と上記シールド層２
０ｅとの間にも補助容量を構成し、開口率を低下させる
ことなく大きな容量を形成することが可能となってい
る。
【００４８】ここで、補助容量Ｃscの第２電極３２とし
ては、実施形態１と同様にＣｒなどの高融点の遮光材料
が用いることができ、この第２電極３２は、さらに、Ｔ
ＦＴの能動層１４の少なくともチャネル領域と重なり、
ＴＦＴを第１基板側からの光から遮蔽していることが好
ましい。特に、図４に示すように、第２画素電極３２を
画素開口領域を除く領域を覆うパターンとすれば、第１
電極３０との重畳面積が増大して補助容量Ｃscが大きく
なり、またＴＦＴの遮光効果も増大し、表示品質の向上
に寄与することが可能となる。
ては、実施形態１と同様にＣｒなどの高融点の遮光材料
が用いることができ、この第２電極３２は、さらに、Ｔ
ＦＴの能動層１４の少なくともチャネル領域と重なり、
ＴＦＴを第１基板側からの光から遮蔽していることが好
ましい。特に、図４に示すように、第２画素電極３２を
画素開口領域を除く領域を覆うパターンとすれば、第１
電極３０との重畳面積が増大して補助容量Ｃscが大きく
なり、またＴＦＴの遮光効果も増大し、表示品質の向上
に寄与することが可能となる。
【００４９】なお、上記実施形態１及び２において、ア
クティブマトリクス型表示装置としてＬＣＤを例にあげ
たが、本発明は補助容量を各画素に必要とする他のアク
ティブマトリクス型表示装置、例えば、表示素子として
ＥＬ素子を有するアクティブマトリクス型のエレクトロ
ルミネッセンス表示装置などにも採用可能であり、同様
の効果を得ることができる。
クティブマトリクス型表示装置としてＬＣＤを例にあげ
たが、本発明は補助容量を各画素に必要とする他のアク
ティブマトリクス型表示装置、例えば、表示素子として
ＥＬ素子を有するアクティブマトリクス型のエレクトロ
ルミネッセンス表示装置などにも採用可能であり、同様
の効果を得ることができる。
【００５０】
【発明の効果】以上説明したように、この発明では、ア
クティブマトリクス型表示装置の各画素に設ける補助容
量の第１電極は、データラインに沿って該データライン
と重なることなくトップゲート型のＴＦＴの能動層から
延出する。そして、補助容量の第２電極は、絶縁膜を挟
んでＴＦＴ能動層の下層に形成する。このような構成に
より、開口率の向上と、補助容量値の向上の両方を実現
することが容易となる。
クティブマトリクス型表示装置の各画素に設ける補助容
量の第１電極は、データラインに沿って該データライン
と重なることなくトップゲート型のＴＦＴの能動層から
延出する。そして、補助容量の第２電極は、絶縁膜を挟
んでＴＦＴ能動層の下層に形成する。このような構成に
より、開口率の向上と、補助容量値の向上の両方を実現
することが容易となる。
【００５１】また、第１電極をデータライン形成領域に
延出させてここで下層の第２電極との間で補助容量を構
成すると共に、データラインと該第１電極との間に次段
のゲートライン等から延ばした導電性シールドを設ける
ことで、データラインと補助容量第１電極との間のカッ
プリングを防止し、かつ効率的に大きな補助容量を各画
素に設けることができる。このため、高コントラスト
で、かつ表示品質の高い表示装置を実現することができ
る。
延出させてここで下層の第２電極との間で補助容量を構
成すると共に、データラインと該第１電極との間に次段
のゲートライン等から延ばした導電性シールドを設ける
ことで、データラインと補助容量第１電極との間のカッ
プリングを防止し、かつ効率的に大きな補助容量を各画
素に設けることができる。このため、高コントラスト
で、かつ表示品質の高い表示装置を実現することができ
る。
【００５２】さらに、第２電極には遮光性材料を用い、
第１電極と重なるように配置するだけでなく少なくとも
ＴＦＴの能動層領域を覆うように形成することで、ＴＦ
Ｔを第１基板側からの入射光から確実に遮蔽することが
でき、光リーク電流の発生を防止することができる。
第１電極と重なるように配置するだけでなく少なくとも
ＴＦＴの能動層領域を覆うように形成することで、ＴＦ
Ｔを第１基板側からの入射光から確実に遮蔽することが
でき、光リーク電流の発生を防止することができる。
【図１】 本発明の実施形態１に係るアクティブマトリ
クス型ＬＣＤの各表示画素における概略平面構成を示す
図である。
クス型ＬＣＤの各表示画素における概略平面構成を示す
図である。
【図２】 図１のＡ−Ａ線に沿った位置における実施形
態１に係るＬＣＤの概略断面構成を示す図である。
態１に係るＬＣＤの概略断面構成を示す図である。
【図３】 図１のＢ−Ｂ線に沿った位置におけるＬＣＤ
の第１基板側の概略断面構成を示す図である。
の第１基板側の概略断面構成を示す図である。
【図４】 本発明の実施形態２に係るアクティブマトリ
クス型ＬＣＤの各表示画素における概略平面構成を示す
図である。
クス型ＬＣＤの各表示画素における概略平面構成を示す
図である。
【図５】 図４のＣ−Ｃ線に沿った位置における実施形
態２に係るＬＣＤの概略断面構成を示す図である。
態２に係るＬＣＤの概略断面構成を示す図である。
【図６】 アクティブマトリクス型ＬＣＤの１画素当た
りの等価回路を示す図である。
りの等価回路を示す図である。
【図７】 従来のアクティブマトリクス型ＬＣＤにおけ
る画素領域の概略平面構造を示す図である。
る画素領域の概略平面構造を示す図である。
【図８】 図７のＸ−Ｘ線に沿った位置での従来のＬＣ
Ｄの概略断面構造を示す図である。
Ｄの概略断面構造を示す図である。
１ 薄膜トランジスタ（ＴＦＴ）、２ 液晶容量（Ｃl
c）、３ 補助容量（Ｃsc）、１２ 絶縁膜（バッファ
層）、１４ 能動層（ドレイン領域、チャネル領域、ソ
ース領域）、１６ ゲート絶縁膜、１７ 層間絶縁膜、
１８ 平坦化絶縁膜、２０ ゲートライン（ゲート兼
用）、２０ｅ ゲートの延出部（導電性シールド層）、
２２ データライン（ドレイン兼用）、２４ 画素電
極、２６、５８配向膜、３０ 補助容量の第１電極、３
２ 補助容量の第２電極、５４ カラーフィルタ、５６
共通電極（対向電極）、１００ 第１基板、２００
液晶、５００ 第２基板。
c）、３ 補助容量（Ｃsc）、１２ 絶縁膜（バッファ
層）、１４ 能動層（ドレイン領域、チャネル領域、ソ
ース領域）、１６ ゲート絶縁膜、１７ 層間絶縁膜、
１８ 平坦化絶縁膜、２０ ゲートライン（ゲート兼
用）、２０ｅ ゲートの延出部（導電性シールド層）、
２２ データライン（ドレイン兼用）、２４ 画素電
極、２６、５８配向膜、３０ 補助容量の第１電極、３
２ 補助容量の第２電極、５４ カラーフィルタ、５６
共通電極（対向電極）、１００ 第１基板、２００
液晶、５００ 第２基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ Ｆターム(参考） 2H092 JA25 JA38 JB63 JB69 KA04 KA05 KA18 KB04 KB25 MA12 MA30 NA01 NA07 PA09 5C094 AA06 AA09 AA10 AA13 AA25 AA48 AA53 BA03 BA43 CA19 DA13 DB01 DB04 EA04 EA07 EB02 FA01 FA02 FB12 FB14 FB15 GB10 5F052 AA02 BB07 DA02 EA11 JA01 5F110 AA04 AA06 BB02 CC02 DD02 DD03 DD04 DD13 DD14 EE03 EE28 EE37 FF02 GG02 GG13 GG35 HJ23 HL03 HL07 HL11 HM15 NN03 NN05 NN27 NN44 NN46 NN72 NN73 PP03 QQ11 QQ19
Claims (5)
- 【請求項１】 アクティブマトリクス型表示装置におい
て、 マトリクス状に配置される画素のそれぞれはゲートライ
ンとデータラインとの交差付近に構成され、薄膜トラン
ジスタと、表示素子と、補助容量とを備え、 基板上には、画素毎にトップゲート型として前記薄膜ト
ランジスタが形成されており、 前記補助容量の第１電極は、前記薄膜トランジスタの能
動層を前記データラインに沿って延出させて構成され、 前記補助容量の第２電極は、前記第１電極と前記基板と
の間に該第１電極と絶縁層を挟んで重なるように形成さ
れていることを特徴とするアクティブマトリクス型表示
装置。 - 【請求項２】 アクティブマトリクス型表示装置におい
て、 マトリクス状に配置される画素のそれぞれはゲートライ
ンとデータラインとの交差付近に構成され、薄膜トラン
ジスタと、表示素子と、補助容量とを備え、 基板上には、画素毎にトップゲート型として前記薄膜ト
ランジスタが形成されており、 前記補助容量の第１電極は、前記薄膜トランジスタの能
動層を前記データラインの下層領域に延出させて構成さ
れ、 前記補助容量の第２電極は、前記第１電極と絶縁層を挟
んで重なるように該第１電極と前記基板との間に形成さ
れ、 前記データラインと前記補助容量の第１電極とが重なる
領域には、前記データラインと前記第１電極との層間に
絶縁層を挟んで導電性シールド層が形成されていること
を特徴とするアクティブマトリクス型表示装置。 - 【請求項３】 請求項２に記載のアクティブマトリクス
型表示装置において、 前記導電性シールド層は、他の行の画素の薄膜トランジ
スタに選択信号を供給するゲートラインが兼用すること
を特徴とするアクティブマトリクス型表示装置。 - 【請求項４】 請求項１〜請求項３のいずれか一つに記
載のアクティブマトリクス型表示装置において、 前記補助容量の第２電極は、画素開口領域を除く領域に
遮光性材料により形成されていることを特徴とするアク
ティブマトリクス型表示装置。 - 【請求項５】 請求項４に記載のアクティブマトリクス
型表示装置において、 前記絶縁層を挟んで前記第２電極の上層に形成される前
記薄膜トランジスタの能動層は、成膜したアモルファス
シリコン層にレーザを照射することで、多結晶化したポ
リシリコン層が用いられていることを特徴とするアクテ
ィブマトリクス型表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098281A JP2002297058A (ja) | 2001-03-30 | 2001-03-30 | アクティブマトリクス型表示装置 |
| TW91103817A TW575777B (en) | 2001-03-30 | 2002-03-01 | Active matrix type display device |
| US10/113,693 US6812912B2 (en) | 2001-03-30 | 2002-03-28 | Active matrix display device with storage capacitor for each pixel |
| CNB021084394A CN1282023C (zh) | 2001-03-30 | 2002-03-29 | 在各像素具备辅助电容的有源矩阵型显示装置 |
| KR10-2002-0017335A KR100501128B1 (ko) | 2001-03-30 | 2002-03-29 | 각 화소에 보조 용량을 구비하는 액티브 매트릭스형 표시장치 |
| EP02252387A EP1245996A3 (en) | 2001-03-30 | 2002-04-02 | Active matrix display device with storage capacitor for each pixel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098281A JP2002297058A (ja) | 2001-03-30 | 2001-03-30 | アクティブマトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002297058A true JP2002297058A (ja) | 2002-10-09 |
Family
ID=18951944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001098281A Pending JP2002297058A (ja) | 2001-03-30 | 2001-03-30 | アクティブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002297058A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215343A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP2007188936A (ja) * | 2006-01-11 | 2007-07-26 | Epson Imaging Devices Corp | 表示装置 |
| JP2008097035A (ja) * | 2007-12-12 | 2008-04-24 | Sharp Corp | 表示装置 |
| WO2008136158A1 (ja) * | 2007-04-24 | 2008-11-13 | Sharp Kabushiki Kaisha | 表示装置用基板、表示装置及び配線基板 |
| KR20150077758A (ko) * | 2013-12-30 | 2015-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그를 이용한 액정표시장치 |
| CN109742092A (zh) * | 2019-01-14 | 2019-05-10 | 京东方科技集团股份有限公司 | 有机发光二极管显示基板及制作方法、显示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1010548A (ja) * | 1996-06-19 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JPH1039336A (ja) * | 1996-07-26 | 1998-02-13 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
| JP2000241829A (ja) * | 1997-12-25 | 2000-09-08 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、電気光学装置の駆動方法及び電子機器並びに投射型表示装置 |
| JP2000286425A (ja) * | 1999-01-28 | 2000-10-13 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法及び電子機器 |
| JP2001036087A (ja) * | 1999-07-15 | 2001-02-09 | Seiko Epson Corp | アクティブマトリクス基板、電気光学装置及び電子機器 |
-
2001
- 2001-03-30 JP JP2001098281A patent/JP2002297058A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1010548A (ja) * | 1996-06-19 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JPH1039336A (ja) * | 1996-07-26 | 1998-02-13 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
| JP2000241829A (ja) * | 1997-12-25 | 2000-09-08 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、電気光学装置の駆動方法及び電子機器並びに投射型表示装置 |
| JP2000286425A (ja) * | 1999-01-28 | 2000-10-13 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法及び電子機器 |
| JP2001036087A (ja) * | 1999-07-15 | 2001-02-09 | Seiko Epson Corp | アクティブマトリクス基板、電気光学装置及び電子機器 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215343A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| US8174633B2 (en) | 2006-01-11 | 2012-05-08 | Sony Corporation | Display device |
| JP2007188936A (ja) * | 2006-01-11 | 2007-07-26 | Epson Imaging Devices Corp | 表示装置 |
| US8421944B2 (en) | 2007-04-24 | 2013-04-16 | Sharp Kabushiki Kaisha | Display device substrate, display device, and wiring substrate |
| WO2008136158A1 (ja) * | 2007-04-24 | 2008-11-13 | Sharp Kabushiki Kaisha | 表示装置用基板、表示装置及び配線基板 |
| JP4668256B2 (ja) * | 2007-12-12 | 2011-04-13 | シャープ株式会社 | 表示装置 |
| JP2008097035A (ja) * | 2007-12-12 | 2008-04-24 | Sharp Corp | 表示装置 |
| KR20150077758A (ko) * | 2013-12-30 | 2015-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그를 이용한 액정표시장치 |
| KR102164308B1 (ko) | 2013-12-30 | 2020-10-12 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그를 이용한 액정표시장치 |
| CN109742092A (zh) * | 2019-01-14 | 2019-05-10 | 京东方科技集团股份有限公司 | 有机发光二极管显示基板及制作方法、显示装置 |
| US11056553B2 (en) | 2019-01-14 | 2021-07-06 | Boe Technology Group Co., Ltd. | Organic light emitting diode display substrate, manufacturing method thereof, and display device comprising organic light emitting diode display substrate |
| CN109742092B (zh) * | 2019-01-14 | 2021-12-10 | 京东方科技集团股份有限公司 | 有机发光二极管显示基板及制作方法、显示装置 |
| US11805682B2 (en) | 2019-01-14 | 2023-10-31 | Boe Technology Group Co., Ltd. | Organic light emitting diode display substrate comprising a second capacitor plate, a first capacitor plate and a data line sequentially disposed from a base substrate, manufacturing method thereof, and display device comprising the same |
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