JPH02304796A - メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は強誘電コンデンサを伴なう新規の半導体構体及
び斯種の半導体構体の製造方法に関するものである。

〔発明の背景〕

強誘電物質は、これらをコンデンサにおける誘電体とし
て用いた場合に、これらのコンデンサ番不揮発性のメモ
リデバイスとして形成し、且つ使用することができるた
めに、今日興味が持たれている。不揮発性のメモリデバ
イスに強誘電物質を用いる例は、例えば米国特許第４．
８０９．２２５号に開示されている。他の例は既に公告
されている欧州特許出願の公報第２７８．１６７号（自
己回復強誘電メモリ）及び公報第２９９．６３３号（プ
ログラマブルキャパシタンス　ディバイダ）に開示され
ている。

開発努力は強誘電物質のスイッチング特性に基く不揮発
性メ゛モリの生産技術に向けられている。

このような強誘電物質の１つとしては、チタン酸ジルコ
ン酸鉛、即ち鉛、ジルコニウム、チタン及び酸素がＡＢ
Ｏｓタイプのペロブスカイト結晶構造に化合されている
混合物又は水溶液を意味する一般的に“ＰＺＴ”と称さ
れるものが既知である。このような生産技術に対する重
要なパラメータには、（１）シきい値電圧、即ち強制的
な電圧値、（２）切換えることのできる電荷量、即ち、
数マイクロクーロン／　ｃｍ　２、（３）スイッチング
速度、（４）保有性及び耐久性並びに（５）降伏電圧が
含まれる。

ＰＺＴは２０マイクロロクーロン／　ｃｍ　２までもの
驚くほど大きな切換電荷を有することを確めた。これは
強誘電コンデンサをモノリシック集積デバイスにおける
能動回路の隣り、又はその上に設けるようにして形成す
る従来のものに比べてずっと大きい。このように切換電
荷が大きいと、強誘電コンデンサを積極的に縮小化させ
ることができ、それでも信号の検知レベルを充分に維持
することができる。なお、信号の検知方法については前
述した米国特許及び欧州特許の公報に開示されている。

不思議なことに、ＰＺＴは大きな誘電率を呈する。

このために、ＰＺＴは揮発性のＤＲＡＭセルにおける誘
電性の電荷蓄積物質として好適である。なお、メモリセ
ルのコンデンサにおける誘電物質にＰＺＴを用いること
については、１９８７年７月２日出願の米国特許願第０
６９．３８９号に記載されている。

これまでに知る限りのあらゆる種類のメモリセルでは、
セルの面積が究極的なチップ面積の大部分を占めるため
にセル面積を最小とするのが望ましい。このことはコス
トに直接結びつき、しかも製品密度を高めることができ
る。前記欧州特許出願の内のプログラマブル　キャパシ
タンス　デイバイダに関するものではセルに対するトポ
グラフィについては開示されていない。

本発明の目的はいずれもの生産技術による潜在的な究極
的縮小化により得られる単一トランジスタよりも大きく
ないメモリセルを提供することにある。

〔発明の概要〕

本発明の一見地では、各メモリセルに単一トランジスタ
、例えば電界効果トランジスタを用いてメモリセルのト
ポグラフィを構成する。トランジスタのソース又はドレ
イン領域の上には強誘電物質、好ましくはＰｚＴを直接
堆積する。プレートライン（この用語は前記米国特許及
び欧州特許出願の公報で用いられている）又は接地ライ
ンを強誘電物質に接触させる。ワードラインはトランジ
スタのゲート電極を形成するのに用いる。例えば、ワー
ドラインは第１又は第２ポリシリコン層で形成すること
ができる。ビットラインは他のソース／ドレイン領域に
接触させる。

このような半導体構体を形成する１つの方法では、ソー
ス領域及びドレイン領域とゲートに対する接点窓を開け
、これらの接点窓にケイ化物、好ましくは珪化白金を形
成する。ついでＰＺＴを堆積し、これをエツチングバッ
クして、このＰＺＴを接点窓に残存させる。ドレイン及
びゲート接点窓からはＰＺＴをエツチング除去する。そ
の後、頂部電極を形成する。ついで、金属化及び不活性
化を含む標準のＣＭＯ３処理を行なうことができる。

このようにして形成されるメモリセルは揮発性及び不揮
発性モードで使用することができる。メモリセルは揮発
性モードでは普通の１つのトランジスタ及び１つのコン
デンサセルとして作動するが、これはＰＺＴの誘電定数
が高いために高い電荷蓄積容量を呈する。前記欧州特許
出願の公報に開−示されている不揮発性モードでは、ダ
イポールの配向によってデータ蓄積に対する物理的なメ
カニズムが与えられる。

〔実施例〕

以下図面を参照して実施例につき説明するに、第１図は
メモリセル１０を電気的な図式形式にて示したものであ
る。このセル１０は電界効果トランジスタ１２の如きス
イッチングデバイスを具えているが、本発明では他のタ
イプのトランジスタも使用し得るものと理解すべきであ
る。例えば、トランジスタ１２はドレイン電極１４と、
ゲート（制御）電極１６と、ソース電極１８とを具えて
いる。ドレイン電極は接点２０の個所でビットライン（
ＢＬ）２０に接続する。ゲート電極はワードライン（Ｗ
Ｌ）に接続する。

強誘電コンデン〆す２２をセル１０の一部として示して
あり、これを図面では強誘電コンデンサを示すものとし
て記号にて示しである。このコンデンサ２２は互いに離
間している第１及び第２の電極プレート２４．２６を具
えており、これらのプレート間には強誘電物質を入れで
ある。第１プレート２４は電界効果トランジスタ１２の
ソース電極１８に接続し、第２プレート２６は接地点（
ＶＳＳ＞か、又は２８の個所にてプレートライン（ＰＬ
）に随意接続する。

！土寒施■ 第２図は本発明の一実施例を示し、これは電気的に第１
図のものに相当するものである。従って、シリコン基板
３０に拡散形成するＰ＋又はＮ＋領域１４、　１８はト
ランジスタ１２のドレイン及びソース領域に相対する。

このような半導体構体の製造には自己整合ゲート処理を
用いることができる。第２図ではゲート電極１６をゲー
ト酸化物により基板３０の上側表面から離して示しであ
る。ゲート電極１６は例えばポリシリコンで形成し、こ
れをワードライン（ＷＬ）に対応させ、且つその一部と
する。即ち、このメモリセルはワードライン及びビット
ラインを有しているメモリセルのアレイに用いることが
できる。このアレイはメモリセルを行列配置して構成す
る。ゲート電極には導電性のものであれば、他の物質を
用いることができる。従って、ゲート電極としてドープ
したポリシリコンを使用することができるも、それは「
ポリサイドＪ　（Ｐｏｌｙｃｉｄｅ）又は金属の如き他
の化合物とするか、或いは他の導電性物質とすることが
できる。

ビットライン２０ａをドレイン領域１４の上側表面に接
触させて示しである。なお、ビットラインは金属製とす
るのが普通であるが、これもドープしたポリサイド又は
ドープしたポリシリコンを含む非金属性の導体とするこ
とができる。

第２図の右側におけるソース領域１８の上の接点孔には
強誘電物質３２を位置させる。この物質はＰＺＴとする
のが好適である。誘電体３２と拡散領域１８との間の界
面は、例えば珪化白金で形成されるケイ素化したソース
接点２４ａか、又は他の適当な金属（或いは金属のよう
なもの）で構成するのが好適であり、この界面は強誘電
コンデンサ２２の底部電極２４を形成する。この界面を
第２図に含めた理由は、ＰＺＴ（！＝ｎ＋又はｐ＋ソー
ス領域との間にはコンデンサによるスイッチングを可能
とするか、或いはそのスイッチングを促進させるために
金属又は金属のような電極を必要とするからである。こ
のような電極は、それなしでもスイッチングを行える場
合には省くことができる。誘電体３２の上には例えばプ
ラチナ類の上側接点電極２６ａを形成する。この電極２
６ａの上に金属製の接地ライン又はプレートライン２８
ａを形成する。

なお、第２図の例の変形例として、電極２６ａとライン
２８ａは一体のものとすることもできる。

第２図に示す構成のものは慣例のようにフィールド酸化
物３３並びに他の酸化物又は誘電体３４も具えている。

第２図に示した処理工程段の後にはＢＰＳＧ又はＰＳＧ
（燐ケイ酸塩ガラス）の如き不活性層を表面全体に被着
することができる。

上述したような半導体構体を形成する方法につき以下説
明する。

ゲート電極に隣接してソース及びドレイン領域を形成し
た後に、ゲート電極の頂部及び側部を酸化物の如き誘電
体で覆ってから、ソース、ドレイン及び好ましくはゲー
ト電極に対する約１ミフロン×１ミクロンの接点窓をあ
ける。ついでソース及びドレイン領域の上の基板の上側
露出面を覆うのに十分な量の珪化白金層を標準の周知の
技法を用いて形成する。

つぎに強誘電物質を被着する。この強誘電物質はチタン
酸ジルコン酸鉛（ＰＺＴ）とするのが好適である。これ
はゾル−ゲルか、又はＭＯＤ　　（ＭｅｔａｌＯｒｇａ
ｎ　ｉｃ　　Ｄ　ｅｃｏｍｐｏｓ　ｉ　ｔ　ｉｏｎ　）
のいずれかとする標準のスピン−オン処置（ｓｐｉｎ−
ｏｎ　Ｐｒｏｃｅｓｓ）により被着することができる。

この工程をスピン−オン処置で行なうのが好適な理由は
、このような処置によれば接点窓がＰＺＴにより自動的
に満たされて、異方性のエツチングバックを簡単に行な
うことができるためにＰＺＴの回路の非接触窓部分をい
ずれもきれいにすることができるからである。

つぎの工程ではＰＺＴをエツチングバックさせるも、こ
のＰＺＴは接点窓に残存させる。このようなエツチング
は異方性ドライエツチング（プラズマエツチング又は反
応性イオンエツチング）とするのが好適である。

ついで、ドレイン及びゲート接点窓からＰＺＴをエツチ
ング除去して、ソース領域の上の接点窓だけにＰＺＴを
残すようにする。この時点にはドレイン領域の上側面が
再び露出（これには後にビットラインを接触させる）す
る。なお、この工程には追加のマスクを用いる。例えば
ソース電極をマスクして、マスクしてない全ての領域か
らＰＺＴを除去する。

ついで頂部電極２６ａを約１０００〜２０００オングス
トロームの厚さに形成する。前述したように、これは例
えばプラチナ層で構成することができ、これは周知のい
ずれかの技法により形成することができる。この電極材
料は第２のＰＺＴエツチングの前に被着することにより
、マスク工程を節約することもできる。゛この場合、第
２のＰＺＴエツチングはＰＺＴのエツチング並びに頂部
電極のエツチング又は画成工程を含むことになる。

最後に、ドレイン及びゲート接点窓からＰＺＴをエツチ
ング除去して、コンデンサの頂部電極を形成した後に、
金属化及び不活性化の処理を含む標準の処理をする。金
属化処置はドレイン領域に対する接点窓の上及びその内
部にビットラインを設けたり、ワードラインに対する接
点を設けたりする処理を含むものである。実装密度を最
大とする必要のある場合には、後に第２実施例につき説
明するように、第１金属化層２８の後に中間レヘルの誘
電層を被着し、ついでビットライン２０に対する第２金
属化層を被着することができる。

第２実施例 第３図は不活性層を如何様な形状とし得るかを示してい
る本発明の変形例である。第１図から明らかなように、
ビットライン２０及び接地又はプレ−トライン２８は互
いに電気的に絶縁されている。

セル面積を最小とするには、追加レベルの金属化層を設
けるのが有利である。ＰＳＧ又はＢＰＳＧの中間レベル
の誘電層４０を例えば、ＶＳＳ又はプレートラインとし
て作用し得る金属ライン２８ｂの頂部に堆積するか、さ
もなければ定着させる。この誘電層４０の厚さは例えば
１ミクロンとすることができる。

ついで、その上にビットライン２０ｂを堆積して形成す
る。他の処理工程は前述した例の場合と同じである。

この第２の実施例によれば、金属層／ビットライン２０
ｂが中間レベルの誘電層４０の上をほぼ平坦とし、しか
もそれがドレイン領域１４の接点窓をふさぐことにより
半導体構体の表面が全体的に平坦となると云う利点があ
る。

結論 上述したような半導体構体は１又は２ミクロンの設計規
定を用いる技術でも十分な信号を提供する。切換え電荷
（ｓｗｉｔｃｈｅｄ　ｃｈａｒｇｅ）が約２０マイクロ
クーロン／ｃｍ　２で、リニア電荷（ｌｉｎｅａ　ｃｈ
ａｒｇｅ）が約１０マイクロクーロン／ａｍ　２である
場合には、信号電荷はそれらの差の１０マイクロクーロ
ン／　ｃｍ　２に相当する。゛１１ミフロン×ミクロン
の接点窓に対する切換え電荷は約１ｏ−１３クーロンで
ある。

標準の回路構成では、１ピコフアラツドの容量値を有す
るビットラインに発生する信号は１００ミリボルトであ
り、これは検知すべき最小必要信号、よりも大きい。

不揮発性強誘電ランダムアクセスメモリに対し、上述し
た構成のものは簡単な処理工程で、しかも部分的な平坦
化が得られる追加の利点を奏する面積の小さなセルとな
る。上述した構成のものは揮発性のＤＲＡＭにもほぼ同
じような利点を奏する。揮発性ＤＲＡＭではコンデンサ
の値を５０フエムトフアラツド以下にならないようにす
る必要がある。容量値がこれ以下の値に降下する場合に
は、アルファ粒子によるソフトの誤り率が許容できない
程に高くなる。しかし、最適の技術による高密度ＤＲＡ
Ｍでは、全ての寸法を写真印刷及びエツチング能力に矛
盾しない限度にまで競って縮小する必要がある。

４メガビット世代の開始に伴ない、セル構成を三次元構
成とする必要性が高まり、その最もポピユラーの方法は
トレンチ　キャパシタを約４〜５ミクロンの深さとする
ものである。しかし、このトレンチ技法は極めて複雑で
あり、しかも製造過程において幾つかの追加のマスク工
程を必要とする。

ＰＺＴの誘電率は、はぼ１ミクロンの構造のものでもト
レンチなしで十分な大きさの容量値とする。

上述した構成のものを発揮性メモリセルとして作動させ
るにはプレートラインを接地する。しかし、２つの動作
モードを組合わせ、不揮発性ＤＲＡＭをリフレッシュさ
せてアクティブモードで揮発性メモリとして作動させる
ようにすることができる。しかし、強誘電物質のダイポ
ールを分極することにより電力が失なわれても、情報は
不揮発性形態のセルによって記憶される。

なお、本発明によるメモリセルは、ヒ化ガリウム、バイ
ポーラ、サファイア上のシリコン、絶縁体上のシリコン
等を用いる他の半導体技術で製造することもできる。従
って、本発明は上述した例のみに限定されるものでなく
、幾多の変更を加え得ること勿論である。

【図面の簡単な説明】

第１図は強誘電物質を用いるメモリセルの回路図； 第２図は本発明によるメモリセルの第１実施例の断面図
； 第３図は同じくその第２実施例の断面図である。 １０・・・メモリセル １２・・・電界効果トランジスタ １４・・・ドレイン　　　　　１６・・・ゲート１８・
・・ソース ２０・・・ビットライン接続接点 ２０ａ・・・ビットライン　　２２・・・強誘電コンデ
ンサ２４、２６・・・コンデンサの電極プレート２４ａ
・・・ソース接点兼コンデンサの第１電極２６ａ・・・
コンデンサの第２電極 ２８・・・プレートライン接続接点 ２８ａ、　２８ｂ・・・接地又はプレートライン３２・
・・フィールド酸化物　３４・・・誘電体４０・・・中
間レベルの誘電層 ＢＬ・・・ビットライン　　　ＷＬ・・・ワードライン
ＰＬ・・・プレードライン 特許出瀬人　　　　ラムトロン　コーポレーション代理
人弁理士　　杉　　村　　暁　　西回　　　弁理士　　
　杉　　　村　　　興　　　作図面の浄書（内容に変更
なし）

Claims (1)

1. 【特許請求の範囲】 １、集積回路用のメモリセルが： 制御電極及び第１と第２領域を有しており、制御電極に
   印加される電圧に応答して前記２つの領域間を導通させ
   るスイッチングデバイスと； 前記第１領域と電気的に接触させるべく位 置させたビットラインと； 前記メモリセル内に位置付けられ、前記第 ２領域に直接又は間接的に結合させた強誘電物質と； 前記強誘電物質と接触し、且つ該強誘電物 質により前記第２領域から離間されて、強誘電コンデン
   サを形成する電極と； 前記電極に結合させた導体； とを具えることを特徴とするメモリセル。 ２、前記スイッチングデバイスを電界効果トランジスタ
   とし、前記強誘電物をＰＺＴとし、このＰＺＴを前記ト
   ランジスタのソース領域の上のソース接点窓に位置させ
   、前記電界効果トランジスタのドレイン領域の上のドレ
   イン接点窓にて前記ビットラインをドレイン領域に接触
   させたことを特徴とする請求項１に記載のメモリセル。 ３、前記電界効果トランジスタがゲート電極を具え、前
   記メモリがワードラインを具え、該ワードラインが前記
   ゲート電極を形成するようにしたことを特徴とする請求
   項２に記載のメモリセル。 ４、前記ソース接点窓を前記強誘電物質と該強誘電物質
   の上に設ける頂部電極により平坦としたことを特徴とす
   る請求項３に記載のメモリセル。 ５、集積回路用のメモリセルが： ソース及びドレイン領域と、ゲート電極と を有しており、前記ソース及びドレイン領域を基板内又
   は基板上に形成したトラインジスタと； 前記ゲート電極の頂部及び側部における絶 縁体と； 前記ソース領域の上に位置するソース接点 窓及び前記ドレイン領域の上に位置するドレイン接点窓
   であって、前記ゲート電極の絶縁体を前記両接点窓間に
   位置させる前記ソース及びドレイン接点窓と； 前記ソース接点窓内に位置させる強誘電物 質と； 前記強誘電物質と前記ソース領域との間の 電極物質と； 前記強誘電物質の上に位置し、該強誘電物 質に対して電気的に接触させて、前記ソース領域の上に
   コンデンサを形成する第１導体と；前記ドレイン領域に
   前記ドレイン接点窓を 介して電気的に結合させて、ビットラインを形成する第
   ２導体； とを具えていることを特徴とするメモリセル。 ６、前記第１導体、前記ゲート電極、前記強誘電物質及
   び基板の他の部分の上に位置する中間レベルの誘電体も
   具え、前記第２導体を前記接点窓の個所にて前記中間レ
   ベルの誘電体を貫通して延在させ、該第２導体が前記メ
   モリセルをほぼ平坦にするようにしたことを特徴とする
   請求項５に記載のメモリセル。