JPH0317760A - データ書込み確認方式 - Google Patents
データ書込み確認方式Info
- Publication number
- JPH0317760A JPH0317760A JP1151716A JP15171689A JPH0317760A JP H0317760 A JPH0317760 A JP H0317760A JP 1151716 A JP1151716 A JP 1151716A JP 15171689 A JP15171689 A JP 15171689A JP H0317760 A JPH0317760 A JP H0317760A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- data pattern
- storage device
- check
- checking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 28
- 238000012790 confirmation Methods 0.000 claims description 13
- 230000006870 function Effects 0.000 abstract description 3
- 238000012545 processing Methods 0.000 description 15
- 238000012937 correction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、処理埴置を持つ電子計算機システムにおい
て、初期マイクロプログラム・ロード等のデータの書込
みが正常に行われているかを確認するためのデータ書込
み［認方式に関するものである． 〔従来の技術〕 第３図は従来の初期マイクロプログラム・ロード確認方
式を用いた電子計算機システムの要部構或を示すブロッ
ク図である。図において、１は電子計算機システム本体
（以下単に本体という）、２は本体１に備えられマイク
ロプログラムによって制御される処理装置、３は本体１
に備えられマイクロプログラムを格納する制御記憶装置
、４は上記マイクロプログラムをファイルとして予め保
存する外部記憶装置、５は処理装置２を制御し外部記憶
装ｔ４から制御記憶装置３への初期マイクロプログラム
・ロード等を行うサービスプロセッサ、６はデータの入
出力を行う人出力装置、７はサービスプロセッサ５と制
御記憶装置３間のデータ転送を行うためのシステムバス
である。８はプロセッサバスである。
て、初期マイクロプログラム・ロード等のデータの書込
みが正常に行われているかを確認するためのデータ書込
み［認方式に関するものである． 〔従来の技術〕 第３図は従来の初期マイクロプログラム・ロード確認方
式を用いた電子計算機システムの要部構或を示すブロッ
ク図である。図において、１は電子計算機システム本体
（以下単に本体という）、２は本体１に備えられマイク
ロプログラムによって制御される処理装置、３は本体１
に備えられマイクロプログラムを格納する制御記憶装置
、４は上記マイクロプログラムをファイルとして予め保
存する外部記憶装置、５は処理装置２を制御し外部記憶
装ｔ４から制御記憶装置３への初期マイクロプログラム
・ロード等を行うサービスプロセッサ、６はデータの入
出力を行う人出力装置、７はサービスプロセッサ５と制
御記憶装置３間のデータ転送を行うためのシステムバス
である。８はプロセッサバスである。
第４図はこの従来の初期マイクロプログラム・ロード確
認方式を説明するためのフローチャートである． 次にこのフローチャートを参照してこの従来例の動作に
ついて説明する。制御記憶装置３に格納され処理装置２
を制御するマイクロプログラムは、最初は制御記憶装置
３上には存在せず外部記憶装ｔ４にファイルとして保存
されている。したがって、システムの電源投入や人出力
装Ｗ６によるサービスプロセッサ５へのコマンド人力な
どにより、システムの初期化が開始されると、その一環
として制御記憶装置３への初期マイクロプログラム・ロ
ードが行われ、マイクロプログラムは制御記憶装置３に
格納される。また、コマンド入力などにより初期マイク
ロプログラム・ロードが単独で実行され、制御記憶装置
３にマイクロプログラムが格納されることもある。
認方式を説明するためのフローチャートである． 次にこのフローチャートを参照してこの従来例の動作に
ついて説明する。制御記憶装置３に格納され処理装置２
を制御するマイクロプログラムは、最初は制御記憶装置
３上には存在せず外部記憶装ｔ４にファイルとして保存
されている。したがって、システムの電源投入や人出力
装Ｗ６によるサービスプロセッサ５へのコマンド人力な
どにより、システムの初期化が開始されると、その一環
として制御記憶装置３への初期マイクロプログラム・ロ
ードが行われ、マイクロプログラムは制御記憶装置３に
格納される。また、コマンド入力などにより初期マイク
ロプログラム・ロードが単独で実行され、制御記憶装置
３にマイクロプログラムが格納されることもある。
第４図によれば、まず、マイクロプログラムは外部記憶
装置４からサービスプロセッサ５へ読み出され（ステッ
プＳ１）、システムバス７を経由して制御記憶装置３ヘ
ロードされる（ステップＳ２）．この処理を制御記憶装
置３の全記憶領域にマイクロプログラムがロードされる
まで繰り返す。
装置４からサービスプロセッサ５へ読み出され（ステッ
プＳ１）、システムバス７を経由して制御記憶装置３ヘ
ロードされる（ステップＳ２）．この処理を制御記憶装
置３の全記憶領域にマイクロプログラムがロードされる
まで繰り返す。
このロードが終わると、サービスプロセッサ５はマイク
ロプログラムのロードが正しく行われたことを確認する
ためにリードパックチェックを実行する。即ち、サービ
スプロセッサ５はシステムバス７を経由して制御記憶装
置３の内容を読み出しくステップＳ３〉、その内容に相
当する部分を外部記憶装Ｗ４から読み出し（ステップＳ
４）、両内容を比較する（ステップＳ５）。この処理を
制御記憶装置３の全記憶領域のマイクロプログラムに関
して確認されるまで繰り返し、全内容が一致すれば（ス
テップＳ６）、マイクロプログラムのロードが正常に行
われたとしてロードを完了する（ステップＳ７）。一方
、両内容が一致しなければ（ステップＳ６）、ロードエ
ラー処理を行う（ステップＳ８）。
ロプログラムのロードが正しく行われたことを確認する
ためにリードパックチェックを実行する。即ち、サービ
スプロセッサ５はシステムバス７を経由して制御記憶装
置３の内容を読み出しくステップＳ３〉、その内容に相
当する部分を外部記憶装Ｗ４から読み出し（ステップＳ
４）、両内容を比較する（ステップＳ５）。この処理を
制御記憶装置３の全記憶領域のマイクロプログラムに関
して確認されるまで繰り返し、全内容が一致すれば（ス
テップＳ６）、マイクロプログラムのロードが正常に行
われたとしてロードを完了する（ステップＳ７）。一方
、両内容が一致しなければ（ステップＳ６）、ロードエ
ラー処理を行う（ステップＳ８）。
ところが、従来のデータ書込み確認方式としての初期マ
イクロプログラム・ロード確認方式では上述したように
マイクロプログラムが制御記憶装置３にロードされた後
、その内容を確認するために再びサービスプロセッサ５
は外部記憶装置４から内容を読み出し、両内容の比較を
する処理を実行しなければならず、これによりサービス
プロセッサ５のデータ読み出し処理の回数が増加し、ロ
ードされたマイクロプログラムの内容の確認処理の高速
化を図ることが難しいという問題点があった． そこで、このような問題点を解決するために、例えば特
開昭６３−１８８２３９号公報に示されるマイクロプロ
グラム制御装置が知られている。
イクロプログラム・ロード確認方式では上述したように
マイクロプログラムが制御記憶装置３にロードされた後
、その内容を確認するために再びサービスプロセッサ５
は外部記憶装置４から内容を読み出し、両内容の比較を
する処理を実行しなければならず、これによりサービス
プロセッサ５のデータ読み出し処理の回数が増加し、ロ
ードされたマイクロプログラムの内容の確認処理の高速
化を図ることが難しいという問題点があった． そこで、このような問題点を解決するために、例えば特
開昭６３−１８８２３９号公報に示されるマイクロプロ
グラム制御装置が知られている。
このマイクロプログラム制御装置は、マイクロ命令を格
納する制御メモリと、この制御メモリから読み出された
データがセットされるマイクロ命令レジスタと、上記制
御メモリに格納されるマイクロ命令にエラー訂正コード
を附与して格納すると共に上記マイクロ命令レジスタに
セットされた内容に基づいてエラー検出及び訂正を行い
、訂正したマイクロ命令を上記制御メモリと上記マイク
ロ命令レジスタにセットするエラー検出訂正回路と、上
記制御メモリのアドレスに１を加算する加算回路と、こ
の加算回路の出力を保持するインクリメントレジスタと
、上記マイクロ命令レジスタの内容の一部と上記インク
リメントレジスタの内容を切替えて上記制御メモリのア
ドレスとするアドレス切替回路とを備え、更に、外部起
動信号により上記インクリメントレジスタをリセットし
、上記アドレス切替回路をインクリメントレジスタ側に
固定するスキャンリード手段を備え、上記制御メモリに
ロードされた全ワードのデータを順次読み出して、エラ
ー検出及び訂正可能エラーが検出されるとそのエラーの
訂正を行い、訂正したマイクロ命令で上記制御メモリを
書き換えるようにしたものである． ところが、このような従来例では、ロードされたマイク
ロプログラムの内容の確認処理の高速化を図るために上
述したスキャンリード手段等のハードウェア構或を増加
しなければならず、これによりハードウエア的な構戒が
複雑化し、コストアッフ゜になる｛頃向がある。
納する制御メモリと、この制御メモリから読み出された
データがセットされるマイクロ命令レジスタと、上記制
御メモリに格納されるマイクロ命令にエラー訂正コード
を附与して格納すると共に上記マイクロ命令レジスタに
セットされた内容に基づいてエラー検出及び訂正を行い
、訂正したマイクロ命令を上記制御メモリと上記マイク
ロ命令レジスタにセットするエラー検出訂正回路と、上
記制御メモリのアドレスに１を加算する加算回路と、こ
の加算回路の出力を保持するインクリメントレジスタと
、上記マイクロ命令レジスタの内容の一部と上記インク
リメントレジスタの内容を切替えて上記制御メモリのア
ドレスとするアドレス切替回路とを備え、更に、外部起
動信号により上記インクリメントレジスタをリセットし
、上記アドレス切替回路をインクリメントレジスタ側に
固定するスキャンリード手段を備え、上記制御メモリに
ロードされた全ワードのデータを順次読み出して、エラ
ー検出及び訂正可能エラーが検出されるとそのエラーの
訂正を行い、訂正したマイクロ命令で上記制御メモリを
書き換えるようにしたものである． ところが、このような従来例では、ロードされたマイク
ロプログラムの内容の確認処理の高速化を図るために上
述したスキャンリード手段等のハードウェア構或を増加
しなければならず、これによりハードウエア的な構戒が
複雑化し、コストアッフ゜になる｛頃向がある。
この発明は上記のような問題点を解決するためになされ
たもので、データ読み出し処理の回数を減らし、マイク
ロプログラム等のデータの書込み状態の確認処理の高速
化を図り、しかもコストアップをせずに実現できる確認
方式を提供することを目的とする。
たもので、データ読み出し処理の回数を減らし、マイク
ロプログラム等のデータの書込み状態の確認処理の高速
化を図り、しかもコストアップをせずに実現できる確認
方式を提供することを目的とする。
この発明においては、書替え可能な記憶手段の記憶領域
に所定のデータパターンが正常に書込まれるか否かを確
認する確認方式において、上記データパターンの書込み
を、当該データパターンのアドレス中には存在すること
のないチェック用データパターンを各アドレス毎に書込
んでから行うこととし、その後当該チェック用データパ
ターンの有無を判定して、チェック用データパターンが
存在しない場合に正常と判定する。
に所定のデータパターンが正常に書込まれるか否かを確
認する確認方式において、上記データパターンの書込み
を、当該データパターンのアドレス中には存在すること
のないチェック用データパターンを各アドレス毎に書込
んでから行うこととし、その後当該チェック用データパ
ターンの有無を判定して、チェック用データパターンが
存在しない場合に正常と判定する。
チェック用データパターンを各アドレス毎に書込んでか
ら所定のデータパターンを上書きしたとき、正常であれ
ばチェック用データパターンが残存しない． 〔発明の実施例〕 本発明のデータの書込み確認方式の一実施例を第２図の
フローチャートを用いて説明する。なお、第２図は本発
明を初期マイクロプログラム・ロード確認方式に適用し
た場合を示す。第２図において、外部記憶装置４から本
体１内の制御記憶装置３へのマイクロプログラムのロー
ドが開始されると、サービスプロセッサ５は制御記憶装
置３自体のマイクロプログラムのロード状態をチェフク
するためのチェック用マイクロプログラムＭ１を制御記
憶装置３にシステムバス７を経由して格納する。このチ
ェフク用マイクロプログラムＭ１の機能は、制御記憶装
置３の所定の記憶領域にマイクロプログラムでは使われ
ないチェック用データパターンを書き込むことである。
ら所定のデータパターンを上書きしたとき、正常であれ
ばチェック用データパターンが残存しない． 〔発明の実施例〕 本発明のデータの書込み確認方式の一実施例を第２図の
フローチャートを用いて説明する。なお、第２図は本発
明を初期マイクロプログラム・ロード確認方式に適用し
た場合を示す。第２図において、外部記憶装置４から本
体１内の制御記憶装置３へのマイクロプログラムのロー
ドが開始されると、サービスプロセッサ５は制御記憶装
置３自体のマイクロプログラムのロード状態をチェフク
するためのチェック用マイクロプログラムＭ１を制御記
憶装置３にシステムバス７を経由して格納する。このチ
ェフク用マイクロプログラムＭ１の機能は、制御記憶装
置３の所定の記憶領域にマイクロプログラムでは使われ
ないチェック用データパターンを書き込むことである。
チェック用マイクロプログラムＭ１のロードが完了する
と（ステップＮ１）、サービスプロセッサ５はプロセッ
サバス８を経由して処理装置２に起動をかけ、処理装置
２は制御記憶装置３に格納されたチェック用マイクロプ
ログラムＭ１を実行して、制御記憶装置３の所定の記憶
領域にマイクロプログラムでは使用されないチェック用
データパターン（以下リードバンクチェックパターンと
称する）を書き込む（ステップＮ２）。
と（ステップＮ１）、サービスプロセッサ５はプロセッ
サバス８を経由して処理装置２に起動をかけ、処理装置
２は制御記憶装置３に格納されたチェック用マイクロプ
ログラムＭ１を実行して、制御記憶装置３の所定の記憶
領域にマイクロプログラムでは使用されないチェック用
データパターン（以下リードバンクチェックパターンと
称する）を書き込む（ステップＮ２）。
この後は従来と同し方式で制御記憶装置３にマイクロプ
ログラムをロードする。まず、外部記憶装置４からサー
ビスプロセッサ５ヘマイクロプログラムが読み出され（
ステップＮ３）、システムバス７を経由して制御記憶装
置３ヘロードされる（ステップＮ４）．この処理を制御
記憶装置３の所定の記憶領域にマイクロプログラムがロ
ードされるまで繰り返す．つまり、マイクロプログラム
の上書きを行う。
ログラムをロードする。まず、外部記憶装置４からサー
ビスプロセッサ５ヘマイクロプログラムが読み出され（
ステップＮ３）、システムバス７を経由して制御記憶装
置３ヘロードされる（ステップＮ４）．この処理を制御
記憶装置３の所定の記憶領域にマイクロプログラムがロ
ードされるまで繰り返す．つまり、マイクロプログラム
の上書きを行う。
予約しておいたマイクロプログラムの作業領域に、自体
のマイクロプログラムのロード状態をチェソクするため
のチェック用マイクロプログラムＭ２を制御記憶装置３
にシステムバス７を経由して格納する．このチェック用
マイクロプログラムＭ２の機能は、制御記憶装置３の所
定の記憶領域を検索してマイクロプログラム・ロード前
に書キ込んだリードバンクチェックパターンを捜し出す
ことである。
のマイクロプログラムのロード状態をチェソクするため
のチェック用マイクロプログラムＭ２を制御記憶装置３
にシステムバス７を経由して格納する．このチェック用
マイクロプログラムＭ２の機能は、制御記憶装置３の所
定の記憶領域を検索してマイクロプログラム・ロード前
に書キ込んだリードバンクチェックパターンを捜し出す
ことである。
チェック用マイクロプログラムＭ２のロードが完了する
と（ステップＮ５）、サービスプロセッサ５はプロセッ
サバス８を経由して処理装置２に起動をかけ、処理装置
２はチェック用マイクロプログラムＭ２を実行して、制
御記憶装置３の所定の記憶領域でマイクロプログラムで
は使用されないリードバックチェックパターンを検索す
る（ステンフ゜Ｎ６）。そして該当するリードパックチ
ェックパターンが検出された場合は（ステップＮ７）、
ロードエラー処理が行われ（ステップＮ９）、サービス
ブロセンサ５から制御記憶装置３へのマイクロプログラ
ムの書き込み時に誤って、あるアドレスに複数回のデー
タ書き込みが行われ、逆にリードバックチェックパター
ンが検出されたアドレスにはデータの書き込みが行われ
なかったことが分かる．一方、該当するリードバンクチ
ェックパターンがなければ（ステップＮ７〉、マイクロ
プログラム・ロードが戒功したことになる（ステンプＮ
８）． このように上記実施例は、サービスプロセッサ５から処
理装置２へ命令を伝えるプロセッサバス８を持ち、この
プロセッサバス８を経由して処理装置２の実行制御をサ
ービスプロセッサ５から自由にできるようにし、チェッ
ク用マイクロプログラムを制御記憶装置３にロードして
処理装置２で実行させ、処理装置２自体でマイクロプロ
グラムが正しくロードされたかどうかを確認する．本発
明のデータ書込みｌＩ１１認方式について第２図（ａ）
〜（１）を用いてさらに詳述すると、第２図（ａ）は制
御記憶装置３等の記憶手段の記憶領域に書込むべきデー
タパター′ン（前記ロードすべきマイクロプログラムに
相当）の一例を示し、第２図（ｂｌは本来書込まれるこ
との絶対にないチェック用データパターン（前記リード
バンクチェックパターンに相当）を示し、第２図（Ｃ）
に示す如くメモリ領域がクリヤーな状態で第２図（ｄｌ
に示す如く第２図（ｂｌのチェソク用データパターンを
書込んでから、第２図（ｅ）に示す如く第２図（ａｌの
データパターンの上書きを行うと、正常な場合は第２図
（′ｂ）のチェック用データパターンは何等存在しない
。
と（ステップＮ５）、サービスプロセッサ５はプロセッ
サバス８を経由して処理装置２に起動をかけ、処理装置
２はチェック用マイクロプログラムＭ２を実行して、制
御記憶装置３の所定の記憶領域でマイクロプログラムで
は使用されないリードバックチェックパターンを検索す
る（ステンフ゜Ｎ６）。そして該当するリードパックチ
ェックパターンが検出された場合は（ステップＮ７）、
ロードエラー処理が行われ（ステップＮ９）、サービス
ブロセンサ５から制御記憶装置３へのマイクロプログラ
ムの書き込み時に誤って、あるアドレスに複数回のデー
タ書き込みが行われ、逆にリードバックチェックパター
ンが検出されたアドレスにはデータの書き込みが行われ
なかったことが分かる．一方、該当するリードバンクチ
ェックパターンがなければ（ステップＮ７〉、マイクロ
プログラム・ロードが戒功したことになる（ステンプＮ
８）． このように上記実施例は、サービスプロセッサ５から処
理装置２へ命令を伝えるプロセッサバス８を持ち、この
プロセッサバス８を経由して処理装置２の実行制御をサ
ービスプロセッサ５から自由にできるようにし、チェッ
ク用マイクロプログラムを制御記憶装置３にロードして
処理装置２で実行させ、処理装置２自体でマイクロプロ
グラムが正しくロードされたかどうかを確認する．本発
明のデータ書込みｌＩ１１認方式について第２図（ａ）
〜（１）を用いてさらに詳述すると、第２図（ａ）は制
御記憶装置３等の記憶手段の記憶領域に書込むべきデー
タパター′ン（前記ロードすべきマイクロプログラムに
相当）の一例を示し、第２図（ｂｌは本来書込まれるこ
との絶対にないチェック用データパターン（前記リード
バンクチェックパターンに相当）を示し、第２図（Ｃ）
に示す如くメモリ領域がクリヤーな状態で第２図（ｄｌ
に示す如く第２図（ｂｌのチェソク用データパターンを
書込んでから、第２図（ｅ）に示す如く第２図（ａｌの
データパターンの上書きを行うと、正常な場合は第２図
（′ｂ）のチェック用データパターンは何等存在しない
。
ところが、アドレス０より順次書込むときに、例えばア
ドレス指定レジスタのｂｉｔ２が固定的に“ｌ”となる
ような障害が発生した場合は、第２図（ｂｌのチェック
用データパターンの書込みにより、第２図（ｆ）に示す
データパターンが発生し、つぎに第２図（幻に示す如く
第２図（ａｌのデータパターンの上書きを行うと、第２
図（ｈ）に示す如くアドレスＯ，Ｌ ４．５．８．９
に第２図（ｂｌのチェック用データパターンが残存して
しまい、データ書込みが良好になされないことがわかる
。なお、第２図（１１はアドレスの誤りを示す。なお、
図中Ａ，Ｂは領域外を示す。
ドレス指定レジスタのｂｉｔ２が固定的に“ｌ”となる
ような障害が発生した場合は、第２図（ｂｌのチェック
用データパターンの書込みにより、第２図（ｆ）に示す
データパターンが発生し、つぎに第２図（幻に示す如く
第２図（ａｌのデータパターンの上書きを行うと、第２
図（ｈ）に示す如くアドレスＯ，Ｌ ４．５．８．９
に第２図（ｂｌのチェック用データパターンが残存して
しまい、データ書込みが良好になされないことがわかる
。なお、第２図（１１はアドレスの誤りを示す。なお、
図中Ａ，Ｂは領域外を示す。
なお、本実施例ではマイクロプログラムのロードが正確
に行われるか否かについて説明したが、本発明はこれに
限定されず、所定のアドレスにデータが正確に書込まれ
るか否かを確認するものについてはいかなるものについ
ても本発明を適用できる。
に行われるか否かについて説明したが、本発明はこれに
限定されず、所定のアドレスにデータが正確に書込まれ
るか否かを確認するものについてはいかなるものについ
ても本発明を適用できる。
以上のように本発明によれば、所定のデータパターンの
書込みを、当該データパターンのアドレス中には存在す
ることのないチェック用データパターンを各アドレス毎
に書込んでから行うこととし、その後当該チェック用デ
ータパターンの有無を判定して、チェック用データパタ
ーンが存在しない場合に正常と判定するようにしたので
、書込み状態の確認処理が高速化されると共に、しかも
ソフトウエアで実現され、コストアンプにならないとい
う効果が得られる。
書込みを、当該データパターンのアドレス中には存在す
ることのないチェック用データパターンを各アドレス毎
に書込んでから行うこととし、その後当該チェック用デ
ータパターンの有無を判定して、チェック用データパタ
ーンが存在しない場合に正常と判定するようにしたので
、書込み状態の確認処理が高速化されると共に、しかも
ソフトウエアで実現され、コストアンプにならないとい
う効果が得られる。
第１図，第２図（ａ）〜（１）はこの発明の一実施例に
係るデータ書込み確認方式の動作を示すフローチャート
及びデータパターン展開図、第３図は従来の初期マイク
ロプログラム・ロード確認方式を用いた電子計算機シス
テムの要部構或を示すブロック図、第４図はこの従来例
の動作を示すフローチャートである． １・・・電子計算機本体、２・・・処理装置、３・・・
制御記憶装置、４・・・外部記憶装置、５・・・サービ
スプロセッサ。
係るデータ書込み確認方式の動作を示すフローチャート
及びデータパターン展開図、第３図は従来の初期マイク
ロプログラム・ロード確認方式を用いた電子計算機シス
テムの要部構或を示すブロック図、第４図はこの従来例
の動作を示すフローチャートである． １・・・電子計算機本体、２・・・処理装置、３・・・
制御記憶装置、４・・・外部記憶装置、５・・・サービ
スプロセッサ。
Claims (1)
- 書替え可能な記憶手段の記憶領域に所定のデータパター
ンが正常に書込まれるか否かを確認する確認方式におい
て、上記データパターンの書込みを、当該データパター
ンのアドレス中には存在することのないチェック用デー
タパターンを各アドレス毎に書込んでから行うこととし
、その後当該チェック用データパターンの有無を判定し
て、チェック用データパターンが存在しない場合に正常
と判定するようにしたことを特徴とするデータ書込み確
認方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151716A JPH0317760A (ja) | 1989-06-14 | 1989-06-14 | データ書込み確認方式 |
| DE4018969A DE4018969A1 (de) | 1989-06-14 | 1990-06-13 | System zum pruefen von datenuebertragungen |
| US07/537,329 US5146458A (en) | 1989-06-14 | 1990-06-13 | Data transfer checking system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151716A JPH0317760A (ja) | 1989-06-14 | 1989-06-14 | データ書込み確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0317760A true JPH0317760A (ja) | 1991-01-25 |
Family
ID=15524722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151716A Pending JPH0317760A (ja) | 1989-06-14 | 1989-06-14 | データ書込み確認方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5146458A (ja) |
| JP (1) | JPH0317760A (ja) |
| DE (1) | DE4018969A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06333156A (ja) * | 1993-05-20 | 1994-12-02 | Sony Corp | 情報自動販売装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0528538B1 (en) * | 1991-07-18 | 1998-12-23 | Tandem Computers Incorporated | Mirrored memory multi processor system |
| US5918003A (en) * | 1995-06-07 | 1999-06-29 | International Business Machines Corporation | Enhanced built-in self-test circuit and method |
| US7249252B2 (en) * | 2004-06-16 | 2007-07-24 | Intel Corporation | Method of replacing initialization code in a control store with main code after execution of the initialization code has completed |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7416755A (nl) * | 1974-12-23 | 1976-06-25 | Philips Nv | Werkwijze en inrichting voor het testen van een digitaal geheugen. |
| DE3343227A1 (de) * | 1983-11-30 | 1985-06-05 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur ueberwachung von elektronischen rechenbausteinen, insbesondere mikroprozessoren |
| DE3404782C2 (de) * | 1984-02-10 | 1987-04-23 | Nixdorf Computer Ag, 4790 Paderborn | Verfahren zum Prüfen eines Programms in Datenverarbeitungsanlagen |
| JPS61278992A (ja) * | 1985-06-04 | 1986-12-09 | Toppan Moore Co Ltd | 故障検査機能を備えたｉｃカ−ド |
| US4680762A (en) * | 1985-10-17 | 1987-07-14 | Inmos Corporation | Method and apparatus for locating soft cells in a ram |
| US5023874A (en) * | 1989-02-23 | 1991-06-11 | Texas Instruments Incorporated | Screening logic circuits for preferred states |
-
1989
- 1989-06-14 JP JP1151716A patent/JPH0317760A/ja active Pending
-
1990
- 1990-06-13 DE DE4018969A patent/DE4018969A1/de active Granted
- 1990-06-13 US US07/537,329 patent/US5146458A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06333156A (ja) * | 1993-05-20 | 1994-12-02 | Sony Corp | 情報自動販売装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4018969C2 (ja) | 1992-07-09 |
| DE4018969A1 (de) | 1991-01-03 |
| US5146458A (en) | 1992-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0317760A (ja) | データ書込み確認方式 | |
| JP2001256044A (ja) | データ処理装置 | |
| JP3130798B2 (ja) | バス転送装置 | |
| JPH10143448A (ja) | メモリシステム | |
| JPS6332642A (ja) | 情報処理装置 | |
| JP3616588B2 (ja) | マイクロプログラムチェックシステム | |
| EP0655686A1 (en) | Retry control method and device for control processor | |
| JPH03266154A (ja) | 情報処理装置 | |
| JPS62166451A (ja) | 論理装置の履歴解折装置 | |
| JPH04199445A (ja) | マイクロプログラムロード制御方式 | |
| JPH10312307A (ja) | コンピュータシステムに適用するエミュレータ | |
| JPH04276838A (ja) | メモリ内蔵ｃｐｕ装置 | |
| JPH03211619A (ja) | データ処理装置 | |
| JPH01201728A (ja) | プログラム修正方式 | |
| JPH06139215A (ja) | 二重化ｅｅｐｒｏｍを持つ制御装置 | |
| JPS60220448A (ja) | マルチｃｐｕシステムの相互チエツク方法 | |
| JPH0444766B2 (ja) | ||
| JPS60201437A (ja) | マイクロプロセツサ | |
| JPH10247157A (ja) | トランザクション処理システムおよびそのリカバリ方法 | |
| JPH02294828A (ja) | 初期プログラムロード時の診断方法 | |
| JPH0273420A (ja) | 半導体ディスク装置 | |
| JPS61139836A (ja) | パイプライン計算機の命令制御方式 | |
| JPH0480860A (ja) | プログラムロード方式 | |
| JPH0279271A (ja) | 磁気ディスク装置の障害処理方式 | |
| JPS6250929A (ja) | 構成情報設定方式 |