JPH03266154A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に記憶保護機能を有す
る情報処理装置に関する。

【従来の技術１ 従来、この種の情報処理装置は、メモリの内容にパリテ
ィピットを付加することにより、メモリの内容およびマ
イクロプロセッサとメモリ間のバスの内容の信頼性を保
証しているが、ハードウェアによる記憶保護という観点
では何もなされていない。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置は、ハードウェアによる記
憶保護がなされていないため、プログラムの誤りにより
プログラム領域にデータが書込まれたり、データ領域の
データがプログラムとしてフェッチされ、たまたまデー
タの内容がマイクロプロセッサに定義された命令語と一
致し、プログラムが暴走して、結果的には後にエラーと
して検出されても根本原因であったプログラムの誤りが
突き止めにくいという欠点がある。

本発明の目的は、データ領域のデータがプログラムとし
てフェッチされることによるプログラムの暴走を防止で
きる情報処理装置を提供することにある。

〔課題を解決するための手段〕

本発明の情報処理装置は、 メモリが、プログラムが格納されるプログラム領域とデ
ータが格納されるデータ領域に分割され、 メモリに読み書きされるプログラム、データの奇数パリ
ティ信号を発生する奇数パリティ発生回路と、 メモリに読み書きされるプログラム、データの偶数パリ
ティ信号を発生する偶数パリティ発生回路と、 マイクロプロセッサから入力される制御信号により、マ
イクロプロセッサがメモリのプログラム領域のプログラ
ムを読み書きするのか、メモリのデータ領域のデータを
読み書きするのかを認識し、両者で相異るように奇数パ
リティ信号または偶数パリティ信号のどちらか一方を選
択する選択回路と、 メモリのアドレスと一対一に対応するアドレスを有し、
選択回路で選択されている奇数パリティ信号または偶数
パリティ信号が格納され、アドレスがマイクロプロセッ
サから入力されるパリティ記憶用メモリと、 選択回路およびパリティ記憶用メモリから入力される信
号を比較し、一致／不一致を検出する比較回路と、 マイクロプロセッサから入力される制御信号より、マイ
クロプロセッサがプログラムまたはデータのメモリから
の読出しをすることを認識すると、マイクロプロセッサ
から入力されるアドレスに格納されている奇数パリティ
信号または偶数ノメリティ信号を比較回路に出力するよ
うに指示する読出し指示信号をパリティ記憶用メモリに
出力し、一方、マイクロプロセッサがプログラムまたは
データのメモリへの書込みをすることを認識すると、前
記読出し指示信号をパリティ記憶用メモリに出力すると
ともに、比較回路から一致信号が出力されると、選択回
路で選択されている該プログラムまたはデータの奇数パ
リティ信号または偶数パリティ信号をマイクロプロセッ
サから入力されている前記アドレスに書込むように指示
する書込み指示信号をパリティ記憶用メモリに出力する
メモリ制御回路とを有し、 マイクロプロセッサは、前記一致信号が出力された場合
にのみプログラムまたはデータのメモリからの読出しま
たはメモリへの書込みを続行することを特徴とする。

〔作用〕

パリティ記憶用メモリの各アドレスはメモリの各アドレ
スと一対一に対応し、メモリのプログラム領域とデータ
領域とで相異るパリティ信号（奇数パリティ信号または
偶数パリティ信号）を格納するようにあらかじめ決めら
れている。

（１１マイクロプロセツサがメモリからプログラム、デ
ータの読出しを行なう場合。該プログラム、データのあ
らかじめ決められた奇数パリティ信号または偶数パリテ
ィ信号が選択回路で選択され、これとパリティ記憶用メ
モリに格納されている該プログラム、データのパリティ
信号とが比較される。両者が一致した場合にはメモリを
正常にアクセスしたことになり、マイクロプロセッサは
そのまま処理を続行し、メモリからプログラム。

データが読出される。両者が一致しない場合にはメモリ
の領域を間違ってアクセスしたことになり、マイクロプ
ロセッサは１処理を中止する。

（２）マイクロプロセッサがメモリにプログラム。

データの書込みを行なう場合。書込もうとするメモリの
アドレスに格納されているプログラムまたはデータを読
出し、該プログラム、データについて読出しと同様に、
選択回路で選択されたパリティ信号とパリティ記憶用メ
モリに格納されているパリティ信号が比較される０両者
が一致しない場合には、マイクロプロセッサはメモリの
領域を間違ってアクセスしたことになり、マイクロプロ
セッサはプログラム、データの書込みを中止する。両者
が一致した場合にはメモリ領域を正しくアクセスしたこ
とになり、マイクロプロセッサの処理が続行され、プロ
グラム、データがメモリに書込まれる。また、書込もう
とするプログラム。

データのパリティ信号が選択回路で選択され、パリティ
記憶用メモリに書込まれる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の情報処理装置の一実施例を示すブロッ
ク図、第２図は第１図の記憶保護装置４の構成例を示す
ブロック図である。

第１図に示す情報処理装置２０は、マイクロプロセッサ
（以下、ＭＰＵと称す）１と、プログラム領域とデータ
領域とに分割されたメモリ２と、外部機器（図示せず）
の制御を行なうＩ１０コントローラ３と、記憶保護装置
４と、外部機器へのアドレス出力用のアドレス出力端子
５と、外部機器へのデータの入出力用のデータ入出力端
子６と、アドレスバス７と、データバス８と、制御バス
９と、書込み指示信号線ｌＯと、検出信号線１１とから
構成される。

記憶保護装置４は、アドレスバス７が接続されるアドレ
ス入力端子３１と、データバス８が接続されるデータ入
力端子３２と、制御バス９が接続される制御信号入力端
子３３と、書込み指示信号線ｌＯが接続される書込み指
示信号出力端子３５と、検出信号線１１が接続される検
出信号出力端子３６と、メモリ２に読み書きされるプロ
グラムおよびデータの奇数パリティ信号を発生する奇数
パリティ発生回路４０と、メモリ２に読み書きされるプ
ログラムおよびデータの偶数パリティ信号を発生する偶
数パリティ発生回路４１と、ＭＰＵＩから入力される制
御信号により、ＭＰＵ１がメモリ２のプログラム領域の
プログラムを読み書きするのか、メモリ２のデータ領域
のデータを読み書きするのかを認識し、両者で相異るよ
うに奇数パリティ信号または偶数パリティ信号のどちら
か一方を選択する選択回路４２と、メモリ２のアドレス
と一対一に対応するアドレスを有し、選択回路４２で選
択されている奇数パリティ信号または偶数パリティ信号
が格納され、アドレスがＭＰＵＩより入力されるパリテ
ィ記憶用メモリ４３と、選択回路４２およびパリティ記
憶用メモリ４３の出力信号を比較し、一致／不一致を検
出する比較回路４４と、ＭＰＵ１から入力される制御信
号より、ＭＰＵ１がプログラムまたはデータのメモリか
らの読出しをすることを認識すると、ＭＰＵ１から入力
されるアドレスに格納されている奇数パリティ信号また
は偶数バリティ信号を比較回路４４に出力するように指
示する読出し指示信号をパリティ記憶用メモリ４３に出
力し、一方、ＭＰＵＩがプログラムまたはデータのメモ
リへの書込みをすることを認識すると、前記読出し指示
信号をパリティ記憶用メモリ４３に出力するとともに、
比較回路４４から一致信号が出力されると、選択回路４
２で選択されている該プログラムまたはデータの奇数パ
リティ信号または偶数パリティ信号を、ＭＰＵ１から入
力されている前記アドレスに書込むように指示する書込
み指示信号をパリティ記憶用メモリ４３に出力するメモ
リ制御回路４５とから構成される。

次に、この情報処理装置２０の動作について説明する。

メモリ２のプログラム領域には、外部機器からプログラ
ム、データをロードするためのロード用プログラムと任
意のプログラムがあらかじめ格納され、メモリ２のデー
タ領域には任意のデータが格納されているものとする。

また、メモリ２のプログラム領域に対応するパリティ記
憶用メモリ４３の領域には、メモリ２の対応するアドレ
スに格納されているプロ′グラムの偶数パリティ信号が
あらかじめ格納され、メモリ２のデータ領域に対応する
パリティ記憶用メモリ４３の領域には、メモリ２の対応
するアドレスに格納されているデータの奇数パリティ信
号があらかじめ格納されているとする。

（１）外部機器からプログラムのロードＭＰＵ１は、メ
モリ２からロード用プログラムを読込み、Ｉ１０コント
ローラ３に対して外部機器からプログラムをロードし、
メモリ２に格納するように制御バス９を介して指示を出
す。指示されたＩ１０コントローラ３は、ＭＰＵ１から
アドレスバス７、アドレス出力端子５を介して出力され
るアドレスにより選択されるプログラムを、外部機器か
らデータ入出力端子６．データバス８を介して受は取る
。

ＭＰＵ１は、ロード用プログラムから指示される、受取
ったプログラムを格納するメモリ２のアドレスをアドレ
スバス７に出力する。メモリ２のこのアドレスにあらか
じめ格納されているプログラムは、データ入力端子３２
を経由して奇数パリティ発生回路４０および偶数パリテ
ィ発生回路４１に出力され、そのプログラムの奇数パリ
ティ信号。

偶数パリティ信号が発生される。選択回路４２は、制御
バス９．制御信号入力端子３３を介してＭＰＵ１から入
力される制御信号より、ＭＰＵ１がプログラムをロード
していることを認識して、檎数パリティ信号を選択する
。また、メモリ制御回路４５は、前記制御信号よりパリ
ティ記憶用メモリ４３に対して、アドレス入力端子３１
を介してＭＰＵ１から送られてくるアドレスに格納され
ている信号（前記あらかじめ格納されている奇数パリテ
ィ信号または偶数パリティ信号）を比較回路４４に出力
するように、読出し指示信号を出力する。比較回路４４
は、選択回路４２から入力される信号とパリティ記憶用
メモリ４３から入力される信号とを比較し、両者が一致
する場合には一致信号（・“Ｏ”）。

両者が一致しない場合には不一致信号（・“１”）とな
る検出信号を出力する。したがって、両者が一致した場
合にはプログラムをメモリ２に格納しようとするアドレ
スが、プログラム領域のアドレスであることを示すため
、ＭＰＵ１は比較回路４４から検出信号出力端子３６．
検出信号線１１を介して送られてくる検出信号が一致信
号であることより正常動作を確認し、Ｉ１０コントロー
ラ３に対して外部機器より受取ったプログラムをデータ
バス８に出力させる。このとき、メモリ制御回路４５は
、比較回路４４から送られてくる検出信号が一致信号で
あることより正常動作を確認し、書込み指示信号出力端
子３５．書込み指示信号線１ｏを経由してメモリ２に書
込み指示信号を出力し、メモリ２にこのプログラムを格
納させる。同時にメモリ制御回路４５は、パリティ記憶
用メモリ４３に書込み指示信号を出力し、選択回路４２
で選択されているこのプログラムの偶数パリティ信号を
パリティ記憶用メモリ４３に格納させる。

一方、比較回路４４から不一致信号を示す検出信号が出
力された場合にはプログラムをメモリ２に格納しようと
するアドレスが、誤ってデータ領域のアドレスとなった
ことを示すため、ＭＰＵ　１は処理を中止するとともに
、メモリ制御回路４５はメモリ２に対して書込み指示信
号を出力しないように動作する。

（２）外部機器からデータのロード 前記（１）で述べた外部機器からプログラムをロードす
るときと同様の動作を行なう。ただし、選択回路４２は
ＭＰＵＩからの制御信号により、ＭＰＵ１が外部機器か
らデータをロードしていることを認識すると奇数パリテ
ィ発生回路４０の出力信号である奇数パリティ信号を選
択するように動作する。

（３）メモリ２からプログラムのフェッチ外部機器から
プログラム、データのロードが完了すると、ＭＰＵ　１
は、ロードしたプログラムを順次実行していく。

ＭＰＵ　１はロードしたプログラムを実行するため、メ
モリ２からプログラムをフェッチするが、その際、プロ
グラムのフェッチ中であることを示す制御信号を制御バ
ス９に出力する。制御バス９を介してこの制御信号が入
力されると、記憶保護装置４は偶数パリティチエツクを
行なう、すなわち、選択回路４２は上記制御信号より偶
数パリティ発生回路４１の出力信号（メモリ２からフェ
ッチされるプログラムの偶数パリティ信号）を選択し比
較回路４４に出力する。メモリ制御回路４５はＭＰＵ１
から送られてくるアドレスに格納されている信号を比較
回路４４に出力するように、パリティ記憶用メモリ４３
に読出し指示信号を出力する。比較回路４４は両者を比
較し、両者が一致する場合には一致信号、一致しない場
合には不一致信号を出力する。すなわち、ＭＰＵＩがメ
モリ２のプログラム領域に格納されたプログラムを正し
くフェッチした場合には、このプログラムの偶数パリテ
ィ信号と、このプログラムをメモリ２に格納するときに
作成しパリティ記憶用メモリ４３に記憶した偶数パリテ
ィ信号（前記（１）参照）は一致するため、比較回路４
４の出力信号は一致信号となる。一方、ＭＰＵ１が誤っ
てデータ領域のデータをフェッチした場合には、選択回
路４２からはこのデータの偶数パリティ信号が入力され
、パリティ記憶用メモリ４３からはこのデータの奇数パ
リティ信号（前記（２）より、データ領域のデータに対
してはそのデータの奇数パリティ信号がパリティ記憶用
メモリ４３に格納される）が読出されて入力されるため
、両者は一致せず、比較回路４４の出力信号は不一致信
号となる。

したがって、比較回路４４から出力される検出信号がＭ
ＰＵ１に入力されることにより、検出信号が一致信号の
ときにはプログラムのフェッチを行ない、検出信号が不
一致信号のときにはプログラムのフェッチを中止するよ
うにＭＰＵ１を動作させれば、データ領域のデータが誤
ってプログラムとしてフェッチされるために生じるプロ
グラムの暴走を防止することができる。

（４）メモリ２からデータの読出し ＭＰＵ１は、メモリ２のデータ領域のデータを読出す場
合には、データの読出し中であることを示す制御信号を
制御バス９に出力する。この制御信号より、記憶保護装
置４は奇数パリティチエツクを行なう、すなわち、選択
回路４２は上記制御信号により奇数パリティ発生回路４
０の出力信号（メモリ２から読出されるデータの奇数パ
リティ信号）を選択し、比較回路４４に出力する。メモ
リ制御回路４５はパリティ記憶用メモリ４３の対応する
アドレスに格納されている信号を比較回路４４に出力さ
せる。比較回路４４で両者を比較することにより、前記
（３）と同様にして、ＭＰＵ　１が正しくメモリ２のデ
ータ領域のデータを読出したか否かのチエツクが行なわ
れ、ＭＰＵ１が誤ってプログラム領域のプログラムをデ
ータとして読取ることを防止する。

（５）ＭＰＵＩからデータの書換え、 ＭＰＵ１は、メモリ２のデータ領域のデータを書換える
場合には、データの書換え中であることを示す制御信号
を制御バス９に出力する。また、ＭＰＵ１はデータを書
換えるメモリ２のアドレスをアドレスバス７に出力する
。記憶保護装置４は、メモリ２のこのアドレスに格納さ
れているデータと、パリティ記憶用メモリ４３のこのア
ドレスに対応するアドレスに格納されている信号とにつ
いて、前記（４）と同様にして奇数パリティチエツクを
行なう、その結果、検出信号により比較回路４４から一
致信号が出力されていることを確認すると、ＭＰＵ　１
はデータバス８に書換えるデータを出力し、メモリ制御
回路４５は書込み指示信号線１０に書込み指示信号を出
力するので、データの書換えが行なわれる。同時に、パ
リティ記憶用メモリ４３には前記（２）の動作により、
書換えるデータの奇数パリティ信号が格納される。一方
、検出信号より比較回路４４から不一致信号が出力され
ていることを確認すると、ＭＰＵ１はデータの出力を中
止し、メモリ制御回路４５は書込み指示信号の出力を中
止する。

以上の説明は、メモリ２．パリティ記憶用メモリ４３の
内容が正常であることを前提として説明したが、これら
が異常であったとしても２重故障がなければよい。

また、選択回路４２で、プログラム領域のプログラムに
ついては偶数パリティ信号、データ領域のデータについ
ては奇数パリティ信号を選択したが、逆であっても同様
である。

〔発明の効果１ 以上説明したように本発明は、メモリのプログラム領域
とデータ領域とで相異なるパリティ信号をパリティ記憶
用メモリに記憶し、マイクロプロセッサがメモリのプロ
グラム領域のプログラムを処理する場合には偶数パリテ
ィチエツク（あるいは奇数パリティチエツク）を行ない
、メモリのデータ領域のデータを処理する場合には奇数
パリティチエツク（あるいは偶数パリティチエツク）を
行なうことにより、メモリのプログラム領域に誤ってデ
ータを書込んだり、メモリのデータ領域のデータを誤っ
てプログラムとしてフェッチすることを防止することが
できるため、信頼性を著しく向上させることができると
ともに、プログラムのデパックも容易に行なうことがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例を示すブロッ
ク図、第２図は第１図の記憶保護装置４の構成例を示す
ブロック図である。 １・・・ＭＰＵ、　　　　　　２・・・メモリ、３・・
・Ｉ１０コントローラ、 ４・・・記憶保護装置、　５・・・アドレス出力端子、
６・・・データ入出力端子、 ７・・・アドレスバス、　　８・・・データバス、９・
・・制御バス、　　　ｌＯ・・・書込み指示信号線、１
１・・・検出信号線、　　２０・・・情報処理装置、３
１・・・アドレス入力端子、 ３２・・・データ入力端子、３３・・・制御信号入力端
子、′３５・・・書込み指示信号出力端子、 ３６・・・検出信号出力端子、 ４０・・・奇数パリティ発生回路、 ４１・・・偶数パリティ発生回路、 ４２・・・選択回路、　４３・・・パリティ記憶用メモ
リ、４４・・・比較回路、　４５・・・メモリ制御回路
。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサを有する情報処理装置において
   、 メモリが、プログラムが格納されるプログラム領域とデ
   ータが格納されるデータ領域に分割され、 メモリに読み書きされるプログラム、データの奇数パリ
   テイ信号を発生する奇数パリテイ発生回路と、 メモリに読み書きされるプログラム、データの偶数パリ
   テイ信号を発生する偶数パリテイ発生回路と、 マイクロプロセッサから入力される制御信号により、マ
   イクロプロセッサがメモリのプログラム領域のプログラ
   ムを読み書きするのか、メモリのデータ領域のデータを
   読み書きするのかを認識し、両者で相異るように奇数パ
   リテイ信号または偶数パリテイ信号のどちらか一方を選
   択する選択回路と、 メモリのアドレスと一対一に対応するアドレスを有し、
   選択回路で選択されている奇数パリテイ信号または偶数
   パリテイ信号が格納され、アドレスがマイクロプロセッ
   サから入力されるパリテイ記憶用メモリと、 選択回路およびパリテイ記憶用メモリから入力される信
   号を比較し、一致／不一致を検出する比較回路と、 マイクロプロセッサから入力される制御信号より、マイ
   クロプロセッサがプログラムまたはデータのメモリから
   の読出しをすることを認識すると、マイクロプロセッサ
   から入力されるアドレスに格納されている奇数パリテイ
   信号または偶数パリテイ信号を比較回路に出力するよう
   に指示する読出し指示信号をパリテイ記憶用メモリに出
   力し、一方、マイクロプロセッサがプログラムまたはデ
   ータのメモリへの書込みをすることを認識すると、前記
   読出し指示信号をパリテイ記憶用メモリに出力するとと
   もに、比較回路から一致信号が出力されると、選択回路
   で選択されている該プログラムまたはデータの奇数パリ
   テイ信号または偶数パリテイ信号をマイクロプロセッサ
   から入力されている前記アドレスに書込むように指示す
   る書込み指示信号をパリテイ記憶用メモリに出力するメ
   モリ制御回路とを有し、 マイクロプロセッサは、前記一致信号が出力された場合
   にのみプログラムまたはデータのメモリからの読出しま
   たはメモリへの書込みを続行することを特徴とする情報
   処理装置。