JPH0283736A - バッファ記憶制御装置のｏｓｃ検出方式 - Google Patents
バッファ記憶制御装置のｏｓｃ検出方式Info
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- JPH0283736A JPH0283736A JP63237164A JP23716488A JPH0283736A JP H0283736 A JPH0283736 A JP H0283736A JP 63237164 A JP63237164 A JP 63237164A JP 23716488 A JP23716488 A JP 23716488A JP H0283736 A JPH0283736 A JP H0283736A
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- 238000001514 detection method Methods 0.000 title claims abstract description 21
- 230000015654 memory Effects 0.000 title claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 238000003491 array Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は先行制御方式の情報処理装置に係り、特にバッ
ファアドレスアレイとバッファ記憶とを有するバッファ
記憶制御装置において、オペランドの読出し時に、該読
出すオペランドが、先行するオペランドの書込みを行う
命令によって変更されることを検出する方式に関する。
ファアドレスアレイとバッファ記憶とを有するバッファ
記憶制御装置において、オペランドの読出し時に、該読
出すオペランドが、先行するオペランドの書込みを行う
命令によって変更されることを検出する方式に関する。
先行制御方式の情報処理装置においては、ある命令の実
行の終了を待たずして、後続の命令のオペランド読出し
を行うことにより、命令の処理能力率を上げることがで
きる。しかし、この様な情報処理装置においては、オペ
ランド読出し時に、その読出すオペランドが実行の完了
していない先行するオペランドの書込みを行う命令によ
ってメモリ上で書きかえられることを検出する必要があ
る。この検出をＯＳ Ｃ（Ｏｐｅｒａｎｄ ５ｔｏｒｅ
Ｃｏｍｐ−ａｒｅ）と称す。Ｏ２０の検出は、先行す
る書込みを行う命令の書込みオペランドの先頭アドレス
と最終アドレスを、後続の読出しオペランドの先頭アド
レスと最終アドレスと比較することにより行うことがで
きる。
行の終了を待たずして、後続の命令のオペランド読出し
を行うことにより、命令の処理能力率を上げることがで
きる。しかし、この様な情報処理装置においては、オペ
ランド読出し時に、その読出すオペランドが実行の完了
していない先行するオペランドの書込みを行う命令によ
ってメモリ上で書きかえられることを検出する必要があ
る。この検出をＯＳ Ｃ（Ｏｐｅｒａｎｄ ５ｔｏｒｅ
Ｃｏｍｐ−ａｒｅ）と称す。Ｏ２０の検出は、先行す
る書込みを行う命令の書込みオペランドの先頭アドレス
と最終アドレスを、後続の読出しオペランドの先頭アド
レスと最終アドレスと比較することにより行うことがで
きる。
以下、仮想記憶方式を用いる情報処理装置で、複数の仮
想アドレスが一つの実アドレスに対応し、Ｏ２０を実ア
ドレス空間で判定する必要のあるア−キテクチャを考え
る。
想アドレスが一つの実アドレスに対応し、Ｏ２０を実ア
ドレス空間で判定する必要のあるア−キテクチャを考え
る。
従来、上記アーキテクチャに基づく情報処理装置では、
仮想アドレスの全アドレスビットのうち、仮想アドレス
を実アドレスに変換する場合にアドレス変換されないア
ドレスピッ１−について、ＯＳＣの判定を行っていた。
仮想アドレスの全アドレスビットのうち、仮想アドレス
を実アドレスに変換する場合にアドレス変換されないア
ドレスピッ１−について、ＯＳＣの判定を行っていた。
例えば、仮想アドレスを３１ビツトとし、そのうち下位
１２ピツ１〜（ビット２０〜３１）がアドレス変換を受
けないアドレスピッ１〜、上位１９ビツト（ピッ１〜１
〜］−９）がアドレス変換されるアドレスビットの場合
、仮想アドレスと対応する実ア１くレスとは、ビット２
０〜３１が同一で、一般にビット１〜１９は異なる。
１２ピツ１〜（ビット２０〜３１）がアドレス変換を受
けないアドレスピッ１〜、上位１９ビツト（ピッ１〜１
〜］−９）がアドレス変換されるアドレスビットの場合
、仮想アドレスと対応する実ア１くレスとは、ビット２
０〜３１が同一で、一般にビット１〜１９は異なる。
この場合、従来は読出しオペランドア１くレス、書込み
オペランドアドレスの比較を、仮想アドレス中のピッＩ
〜２０〜３１について行っていた。
オペランドアドレスの比較を、仮想アドレス中のピッＩ
〜２０〜３１について行っていた。
なお、○ＳＣ検出として関連するものには、例えば特開
昭５７−２００９８２号公報が挙げられる。
昭５７−２００９８２号公報が挙げられる。
」７記従来技術では、仮想アドレスの一部を比較するこ
とにより、ＯＳＣを検出するので、ＯＳＣを過剰に検出
していることになる。ところで、ＯＳＣが検出された場
合、先行する書込みを行う命令が実行され、メモリに書
込みが行われるまで、後続の読出を行う命令のメモリ読
出しが待されることになるが、ＯＳＣが過剰に検出され
ると、無駄に待たされる場合があり、命令処理効率の低
下をきたす。又、ＯＳＣが検出された場合、後続のオペ
ランドの読出しの動作の遅延をなくすため、メモリから
読出されたデータのうち、書込みにより変更される部分
を書込みデータで置き換えて読出しデータとする場合が
あるが（前記特開昭５７２００９８２号公報）、過剰な
ＯＳＣ検出では誤動作することになる。
とにより、ＯＳＣを検出するので、ＯＳＣを過剰に検出
していることになる。ところで、ＯＳＣが検出された場
合、先行する書込みを行う命令が実行され、メモリに書
込みが行われるまで、後続の読出を行う命令のメモリ読
出しが待されることになるが、ＯＳＣが過剰に検出され
ると、無駄に待たされる場合があり、命令処理効率の低
下をきたす。又、ＯＳＣが検出された場合、後続のオペ
ランドの読出しの動作の遅延をなくすため、メモリから
読出されたデータのうち、書込みにより変更される部分
を書込みデータで置き換えて読出しデータとする場合が
あるが（前記特開昭５７２００９８２号公報）、過剰な
ＯＳＣ検出では誤動作することになる。
ＯＳＣの過剰検出は、７１〜レス変換後の実アドレスを
比較することにより防止できるが、これでは、比較回路
のハードウェアの物量が増大する。
比較することにより防止できるが、これでは、比較回路
のハードウェアの物量が増大する。
例えば、仮想アドレスを３１ビツトとした場合、上記従
来技術では、仮想アドレスビット２０〜３１の１２ピツ
１へ比較を行えばよいが、アドレス変換後の実アドレス
では実アドレスビット１〜３１の３１ビツト比較を行う
ことになり、約２．５倍の比較回路のハードウェア物量
の増大となる。
来技術では、仮想アドレスビット２０〜３１の１２ピツ
１へ比較を行えばよいが、アドレス変換後の実アドレス
では実アドレスビット１〜３１の３１ビツト比較を行う
ことになり、約２．５倍の比較回路のハードウェア物量
の増大となる。
本発明の目的は、過剰なく○ＳＣ検出を行うと＼もに、
該ＯＳＣ検出を行う比較回路のハードウェアの物量を低
減することにある。
該ＯＳＣ検出を行う比較回路のハードウェアの物量を低
減することにある。
」二記目的を達成するために、本発明はバッファアレイ
とバッファ記憶メモリとを有するバッファ記憶制御装置
において、オペランドの読出しアドレスをバッファアド
レスアレイにより変換したバッファ記憶のカラム及びロ
ーと、オペランドの書込みアドレスを該バッファアドレ
スアレイにより変換したバッファ記憶のカラム及びロー
とにもとづいて、ＯＳＣを検出することを特徴とする。
とバッファ記憶メモリとを有するバッファ記憶制御装置
において、オペランドの読出しアドレスをバッファアド
レスアレイにより変換したバッファ記憶のカラム及びロ
ーと、オペランドの書込みアドレスを該バッファアドレ
スアレイにより変換したバッファ記憶のカラム及びロー
とにもとづいて、ＯＳＣを検出することを特徴とする。
実アドレスとバッファ記憶のカラム及びローとは一対一
に対応する。従って、バッファ記憶のアクセス順序の保
証は、バッファ記憶のカラム及びローにもとづ＜ＯＳＣ
検出で行うことができる。
に対応する。従って、バッファ記憶のアクセス順序の保
証は、バッファ記憶のカラム及びローにもとづ＜ＯＳＣ
検出で行うことができる。
また、バッファ記憶のカラムアドレス及びローアドレス
は一般に実アドレス以下であり、実アドレスによる○Ｓ
Ｃ検出に比べ、比較回路のハードウェアの物量が低減す
る。
は一般に実アドレス以下であり、実アドレスによる○Ｓ
Ｃ検出に比べ、比較回路のハードウェアの物量が低減す
る。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例のブロック図で、アドレス変
換バッファ及びバッファアドレスアレイが読出し用と書
込み用の２系統存在する場合を示している。第１図中、
１０は読出し用仮想アドレスレジスタ、１２は読出し用
アドレス変換バッファ、１−４は読出し用バッファアド
レスアレイである。又、２０は書込み用仮想アドレスレ
ジスタ、２２は書込み用７１−レス変換バッファ、２４
は書込み用バッファアドレスアレイである。これらの構
成それ自体は周知であるので、その詳細は省略する。
換バッファ及びバッファアドレスアレイが読出し用と書
込み用の２系統存在する場合を示している。第１図中、
１０は読出し用仮想アドレスレジスタ、１２は読出し用
アドレス変換バッファ、１−４は読出し用バッファアド
レスアレイである。又、２０は書込み用仮想アドレスレ
ジスタ、２２は書込み用７１−レス変換バッファ、２４
は書込み用バッファアドレスアレイである。これらの構
成それ自体は周知であるので、その詳細は省略する。
３０は○ＳＣ検出部で、その詳細構成を第２図に示す。
また、仮想アドレス、実アドレス、及びバッファ記憶の
カラムアドレスとローについて第３図に示す。
カラムアドレスとローについて第３図に示す。
まず、第１図について説明する。読出し用仮想アドレス
レジスタ１０は、バッファ記憶読出し用のアドレスレジ
スタであり、読出し用仮想アドレス線１１を通してメモ
リの読出し仮想アドレスがセットされる。仮想アドレス
は、第３図（ａ）に示すように３１ビツトとする。アド
レスレジスタ１０の仮想アドレスは、読出し用アドレス
変換バッファ１２に入力され、実アドレス線１３上に実
アドレスが出力される。実アドレスは、第３図（ｂ）に
示すように３１ビツトとする。仮想アドレスが、読出し
用アドレス変換バッファ１２に登録されていない時は、
既知の手段により、アドレス変換を実行し、読出し用ア
ドレス変換バッファ１２に登録を行う。読出し用バッフ
ァアドレスアレイ１４は、実アドレス線１３上の実アド
レスを、バッファ記憶のカラムとローに変換し、カラム
線１６とロー線１７に出力すると同時に、実アドレスが
読出し用バッファアドレスアレイ１４に登録されている
場合は、バッファアドレスアレイ登録線１５を“１”に
、登録されていない場合は１１０”にする。バッファ記
憶は、第３図（ｃ）、（ｄ）に示すように１４カラム、
４日−とする。なお、バッファ記憶のローは、４日−を
２ビツトにエンコードして示す。読出し要求線１９は、
バッファ記憶に対する読出し要求が存在する場合は１”
存在しない場合は“０”となる。
レジスタ１０は、バッファ記憶読出し用のアドレスレジ
スタであり、読出し用仮想アドレス線１１を通してメモ
リの読出し仮想アドレスがセットされる。仮想アドレス
は、第３図（ａ）に示すように３１ビツトとする。アド
レスレジスタ１０の仮想アドレスは、読出し用アドレス
変換バッファ１２に入力され、実アドレス線１３上に実
アドレスが出力される。実アドレスは、第３図（ｂ）に
示すように３１ビツトとする。仮想アドレスが、読出し
用アドレス変換バッファ１２に登録されていない時は、
既知の手段により、アドレス変換を実行し、読出し用ア
ドレス変換バッファ１２に登録を行う。読出し用バッフ
ァアドレスアレイ１４は、実アドレス線１３上の実アド
レスを、バッファ記憶のカラムとローに変換し、カラム
線１６とロー線１７に出力すると同時に、実アドレスが
読出し用バッファアドレスアレイ１４に登録されている
場合は、バッファアドレスアレイ登録線１５を“１”に
、登録されていない場合は１１０”にする。バッファ記
憶は、第３図（ｃ）、（ｄ）に示すように１４カラム、
４日−とする。なお、バッファ記憶のローは、４日−を
２ビツトにエンコードして示す。読出し要求線１９は、
バッファ記憶に対する読出し要求が存在する場合は１”
存在しない場合は“０”となる。
一方、書込み用仮想アドレスレジスタ２０は、バッファ
記憶書込み用のアドレスレジスタであり、書込み用仮想
アドレス線２１を通してメモリの書込み仮想アドレスが
セットされる。この仮想アドレスは、書込み用アドレス
変換バッファ２２に入力され、実アドレス線２３上に実
アドレスが出力される。書込み用バッファアドレスアレ
イ２４は、実アドレス線２３上の実アドレスをバッファ
記憶のカラムとローに変換し、カラム線２６とロー線２
７に出力すると同時に、実アドレスが書込み用バッファ
アドレスアレイ２４に登録されている場合は、バッファ
アドレスアレイ登録線２５を１′１”に、登録されてい
ない場合は“０”にする。書込み要求線２９は、バッフ
ァ記憶に対する書込み要求が存在する場合は“１″、存
在しない場合は“Ｏ”となる。
記憶書込み用のアドレスレジスタであり、書込み用仮想
アドレス線２１を通してメモリの書込み仮想アドレスが
セットされる。この仮想アドレスは、書込み用アドレス
変換バッファ２２に入力され、実アドレス線２３上に実
アドレスが出力される。書込み用バッファアドレスアレ
イ２４は、実アドレス線２３上の実アドレスをバッファ
記憶のカラムとローに変換し、カラム線２６とロー線２
７に出力すると同時に、実アドレスが書込み用バッファ
アドレスアレイ２４に登録されている場合は、バッファ
アドレスアレイ登録線２５を１′１”に、登録されてい
ない場合は“０”にする。書込み要求線２９は、バッフ
ァ記憶に対する書込み要求が存在する場合は“１″、存
在しない場合は“Ｏ”となる。
読出しオペランドレングス線１８、書込みオペランドレ
ングス線２８はそれぞれ読出しあるいは書込みオペラン
ドのレングス（バイト数）を与える。
ングス線２８はそれぞれ読出しあるいは書込みオペラン
ドのレングス（バイト数）を与える。
次に、ｏＳＣ検出部３０について、第３図を用いて説明
する。比較回路３２は、線１６．２６上の読出し及び書
込みのバッファ記憶ローの一致を判定し、比較結果出力
線３５に判定の結果を出力する。比較回路３３は、線１
７，２７上の読出し及び書込みのバッファ記憶カラムと
線１８．２８上の読出し及び書込みのオペランドレング
スにより、読出し及び書込みオペランドの重なりを判定
し、比較結果出力線３６に判定の結果を出力する。
する。比較回路３２は、線１６．２６上の読出し及び書
込みのバッファ記憶ローの一致を判定し、比較結果出力
線３５に判定の結果を出力する。比較回路３３は、線１
７，２７上の読出し及び書込みのバッファ記憶カラムと
線１８．２８上の読出し及び書込みのオペランドレング
スにより、読出し及び書込みオペランドの重なりを判定
し、比較結果出力線３６に判定の結果を出力する。
読出し要求と書込み要求が存在し、共に、バッファ記憶
に存在する時、比較結果出力線３５．３６の結果が有効
となる。すなわち、読出し要求線１９、書込み要求線２
９、読出しのバッファアドレスアレイ登録線１５、書込
みのバッファアドレスアレイ登録線２５、比較結果出力
線３５．３６がすべて“１”である時、ＡＮＤ回路３４
の出方であるＯＳＣ検出線３１は１１１ ＩＩになる。
に存在する時、比較結果出力線３５．３６の結果が有効
となる。すなわち、読出し要求線１９、書込み要求線２
９、読出しのバッファアドレスアレイ登録線１５、書込
みのバッファアドレスアレイ登録線２５、比較結果出力
線３５．３６がすべて“１”である時、ＡＮＤ回路３４
の出方であるＯＳＣ検出線３１は１１１ ＩＩになる。
こ＼で、第３図（Ｃ）、（ｄ）に示すように、バッファ
記憶が１４カラム、４０−の場合、ＯＳＣ検出に用いる
ビット数は１６ビツトであり、比較回路３２．３３のハ
ードウェアの物量は第３図（ｂ）の実アドレスの場合に
比べ約１／２である。
記憶が１４カラム、４０−の場合、ＯＳＣ検出に用いる
ビット数は１６ビツトであり、比較回路３２．３３のハ
ードウェアの物量は第３図（ｂ）の実アドレスの場合に
比べ約１／２である。
以上の説明から明らかな如く、本発明によれば、バッフ
ァ記憶のＯ２０を過剰検出することなく検出することが
できる。また、実アドレスを比較する。ＳＣ検出に比べ
、比較回路のハードウェアの物量を低減することができ
る。
ァ記憶のＯ２０を過剰検出することなく検出することが
できる。また、実アドレスを比較する。ＳＣ検出に比べ
、比較回路のハードウェアの物量を低減することができ
る。
第１図は本発明の一実施例のブロック図、第２図は第１
図におけるＯＳＣ検出部の詳細ブロック図、第３図は仮
想アドレス、実アドレス、バッファ記憶のカラムアドレ
スとローの関係を示す図である。 １０・・読出し用仮想アドレスレジスタ、］２・・読出
しアドレス変換バッファ、１４・・・読出し用バッファ
アドレスアレイ、２０・・・書込み用アドレスレジスタ
、２２・・書込み分アドレス変換バッファ、２４・・書
込み用バッファアドレスアレイ、３０・・・○ＳＣ検出
部、 ３１・○ＳＣ検出線。
図におけるＯＳＣ検出部の詳細ブロック図、第３図は仮
想アドレス、実アドレス、バッファ記憶のカラムアドレ
スとローの関係を示す図である。 １０・・読出し用仮想アドレスレジスタ、］２・・読出
しアドレス変換バッファ、１４・・・読出し用バッファ
アドレスアレイ、２０・・・書込み用アドレスレジスタ
、２２・・書込み分アドレス変換バッファ、２４・・書
込み用バッファアドレスアレイ、３０・・・○ＳＣ検出
部、 ３１・○ＳＣ検出線。
Claims (1)
- （１）バッファアドレスアレイとバッファ記憶とを有す
るバッファ記憶制御装置において、オペランドの読出し
アドレスをバッファアドレスアレイにより変換したバッ
ファ記憶のカラム及びローと、オペランドの書込みアド
レスをバッファアドレスアレイにより変換したバッファ
記憶のカラム及びローとにもとづいて、読出すオペラン
ドが先行する書込みオペランドによって変更されること
を検出することを特徴とするバッファ記憶制御装置のＯ
ＳＣ検出方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237164A JPH0774994B2 (ja) | 1988-09-21 | 1988-09-21 | バッファ記憶制御装置のｏｓｃ検出方式 |
| US07/409,346 US5099416A (en) | 1988-09-21 | 1989-09-19 | An operand storage compare (osc) detecting device using column and row signals in a buffer storage |
| DE3931389A DE3931389C2 (de) | 1988-09-21 | 1989-09-20 | Vorrichtung zur Erfassung der Koinzidenz von in einer Pufferspeichersteuerung abgespeicherten Operanden |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237164A JPH0774994B2 (ja) | 1988-09-21 | 1988-09-21 | バッファ記憶制御装置のｏｓｃ検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283736A true JPH0283736A (ja) | 1990-03-23 |
| JPH0774994B2 JPH0774994B2 (ja) | 1995-08-09 |
Family
ID=17011330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237164A Expired - Lifetime JPH0774994B2 (ja) | 1988-09-21 | 1988-09-21 | バッファ記憶制御装置のｏｓｃ検出方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5099416A (ja) |
| JP (1) | JPH0774994B2 (ja) |
| DE (1) | DE3931389C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035851A (ja) * | 1989-06-01 | 1991-01-11 | Fujitsu Ltd | バッファ記憶装置 |
| US5278960A (en) * | 1989-08-16 | 1994-01-11 | Nec Corporation | Information processing apparatus having detecting means for operand overlaps |
| US5333276A (en) * | 1991-12-27 | 1994-07-26 | Intel Corporation | Method and apparatus for priority selection of commands |
| US9710281B2 (en) | 2015-07-30 | 2017-07-18 | International Business Machines Corporation | Register comparison for operand store compare (OSC) prediction |
| US9606805B1 (en) * | 2015-10-19 | 2017-03-28 | International Business Machines Corporation | Accuracy of operand store compare prediction using confidence counter |
| US11113055B2 (en) | 2019-03-19 | 2021-09-07 | International Business Machines Corporation | Store instruction to store instruction dependency |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4200927A (en) * | 1978-01-03 | 1980-04-29 | International Business Machines Corporation | Multi-instruction stream branch processing mechanism |
| JPS57200982A (en) * | 1981-06-03 | 1982-12-09 | Hitachi Ltd | Storage control system |
| JPS5948879A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | 記憶制御方式 |
| JPS59231652A (ja) * | 1983-06-13 | 1984-12-26 | Hitachi Ltd | メモリアクセス・オ−バラツプ検出方式 |
| JPS6015746A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | デ−タ処理装置 |
| US4803621A (en) * | 1986-07-24 | 1989-02-07 | Sun Microsystems, Inc. | Memory access system |
| US4991090A (en) * | 1987-05-18 | 1991-02-05 | International Business Machines Corporation | Posting out-of-sequence fetches |
| US4894770A (en) * | 1987-06-01 | 1990-01-16 | Massachusetts Institute Of Technology | Set associative memory |
| EP0360903B1 (en) * | 1988-09-29 | 1994-01-26 | Kabushiki Kaisha Toshiba | Depth information buffer control apparatus |
-
1988
- 1988-09-21 JP JP63237164A patent/JPH0774994B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-19 US US07/409,346 patent/US5099416A/en not_active Expired - Lifetime
- 1989-09-20 DE DE3931389A patent/DE3931389C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3931389A1 (de) | 1990-03-22 |
| US5099416A (en) | 1992-03-24 |
| DE3931389C2 (de) | 1994-07-07 |
| JPH0774994B2 (ja) | 1995-08-09 |
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