JPH05210586A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】キャッシュエントリに登録されている内容が、
自系の処理とは非同期に他系一致処理によって無効果さ
れることを防止する。 【構成】キャッシュタグ部に、自系アクセス用有効ビッ
ト１０５と、他系一致処理用有効ビット１０６とを設
け、外部からの制御入力１１６により、後者の他系有効
ビットの内容に応じ前者の自系有効ビットの内容を、複
数のエントリに対して同時にクリアする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリ制御回
路に、特に、複数の演算装置により共有されるメモリに
ついてのキャッシュメモリ制御回路に関する。

【０００２】

【従来の技術】従来のこの種のキャッシュメモリ制御回
路を有する装置の構成例を図３に示す。演算装置２０
１，２１２は、アドレスバス２１０，データバス２１１
を介して、共有メモリ２１３をアクセスし、それによっ
て得たプログラム及びデータを演算処理する。処理の効
果を図るため、共有メモリ２１３と、演算装置２０１，
２１２との間に、キャッシュアドレスタグメモリ２０２
とキャッシュデータメモリ２０５とから成るキャッシュ
メモリが設けられている。

【０００３】共有メモリ２１３をアクセスして得たアド
レスとデータは、キャッシュアドレスタグメモリ２０２
とキャッシュデータメモリ２０５に格納され、有効ビッ
ト３０３がセットされる。以降、演算装置２０１，２０
２から行なわれるメモリの読出しについて、アドレス出
力線２０７に出力されるアドレスがキャッシュアドレス
タグメモリ２０２の内容と一致し、かつ有効ビット３０
３がセットされている場合には、共有メモリ２１３への
アクセスは行われず、キャッシュデータメモリ２０５の
内容が、データ転送線２０６に出力され演算装置２０
１，２０２へ送られることになる。

【０００４】演算装置２１２が共有メモリ２１３に対し
て、書込みを行なった場合には、共有メモリ２１３と演
算装置２０１に接続されているキャッシュデータメモリ
２０５の内容に不一致が生ずる。このため、アドレスバ
ス２１０の内容を共有バスアドレス入力線２０９を通し
てキャッシュアドレスタグメモリ２０２の内容と比較
し、一致した場合には、有効ビットを３０３にクリアす
る制御が通常行なわれる。この有効ビット３０３をクリ
アする処理を他系一致処理と呼ぶ。

【０００５】ここで、演算装置２０１からのキャッシュ
アドレスタグメモリ２０２へのアクセス（以後自系アス
セスと呼ぶ）と、他系一致処理によりタグメモリアクセ
スは競合するため、１つのキャッシュタグメモリ２０２
を時分割で切換えて使用したり、同一内容のキャッシュ
タグメモリ（図示せず）を他に１つ設けたり、キャッシ
ュタグメモリ２０２に２リードポートのメモリを用いる
等の措置が採られる。

【０００６】さて、演算装置２０１，２１２が共有メモ
リ２１３をアクセスしてデータの処理を行なう場合、こ
れらのメモリアクセスの前後関係は、一般に規定できな
い。ところが、前後関係を保証する必要があるときに
は、特別に同期をとる動作が行なわれる。

【０００７】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ制御回路では、他系一致処理が、同期動作を
行なう時点で、全て完了しているように制御が行なわれ
てはいるが、それまでの他系一致処理は非同期に行なわ
れるため、通常処理中は他系が書換える前後どちらのデ
ータが演算装置によってアクセスされる定まらないこと
になる。通常処理中はこれで特に問題はない。

【０００８】しかし、例えば演算装置２０１においてデ
ータ処理中に不正な演算を行なったり、或いは不正なデ
ータを扱った等の例外が発生した際に、例外処理の過程
で、例外を起こした命令の内容、または演算のオペラン
ドデータの内容が必要になる場合がある。

【０００９】例外を発生した命令の実行時に、命令後，
オペランドデータはキャッシュデータメモリ２０５に取
り込まれているが、先に述べた様に他系一致処理は非同
期に行なわれるため、例外処理を行なう時点でその内容
が有効状態で残っていることが保証されない。従って、
命令後，オペランドデータをキャッシュデータメモリ２
０５から再び取り出しとすることができず、必要な情報
は全て演算装置２０１の中に保存しておかなければなら
ないことになる。

【００１０】特に、演算装置２０１，２１２が高度にパ
イプライン化されていると、保存しておく情報量が増大
し、また制御が複雑になるという問題があった。

【００１１】

【課題を解決するための手段】本発明の回路は、複数の
演算装置に共有されるメモリについてのキャッシュメモ
リ制御回路において、キャッシュアドレスメモリに自系
アクセスに参照される自系有効ビットと、他系一致処理
時に参照される他系有効ビットと、制御信号により前記
自系有効ビットの内容を、前記他系有効ビットの値に応
じて、キャッシュメリの全部又は一部のエントリを同時
にクリアできる回路とを設け、複数の演算装置間で処理
の同期化が必要な場合に他系一致処理の内容を前記自系
有効ビットに反映させる制御を行なうことを特徴する。

【００１２】

【実施例】次に本発明について図面を用いて説明する。

【００１３】図２は本発明のキャッシュメモリ制御回路
のブロック図を示し、図１は図２におけるキャッシュア
ドレスタグメモリ２０２の詳細回路図を示す。図２の構
成及び動作は、先に述べた図３の従来例と、キャッシュ
アドレスタグメモリ２０２を除きほぼ同じである。

【００１４】図２において、演算装置２０１はアドレス
バス２１０及びデータバス２１１を介し、共有メモリ２
１３をアクセスする。この際、キャッシュアドレスタグ
メモリ２０２の内容がアクセスするアドレスに一致し、
自系有効ビット２０３がセットされていれば、データの
読み出しはキャッシュデータメモリ２０５に対して行な
われる。

【００１５】一方、キャッシュデータメモリ２０５に有
効なデータがない場合、読み出し時には、共有メモリ２
１３からデータが取り出され、キャッシュアドレスタグ
メモリ２０２にアドレス、キャッシュデータメモリ２０
５にデータがそれぞれ格納され、自系有効ビット２０３
及び他系有効ビット２０４がセットされる。

【００１６】また、アドレスバス２１０とデータバス２
１１に接続され、共有メモリ２１３をアクセスする他の
演算装置２１２が、メモリに対して書込を行なった場
合、アドレス入力線２０９の内容でキャッシュアドレス
タグ２０２が参照され、一致した場合には他系有効ビッ
ト２０４がクリアされる。ただし、自系有効ビット２０
３はクリアされず、自系のアクセスは自系有効ビット２
０３の内容に従って行なわれる。

【００１７】そして、他の演算装置２１２との間で処理
の同期化が必要になった時点で、演算装置２０１は有効
ビット一致処理制御線２０８によって、他系有効ビット
２０４の内容に従い自系有効ビット２０３のクリアを行
なう。これによりデータの一貫性が保持される。

【００１８】次に、図１において、アドレスタグメモリ
セル１０７は、自系アクセス用と、他系一致処理用とに
２リード構成となっている。図２のアドレス出力線２０
７は、図１の自系アクセスアドレス入力線１１５に接続
されており、その下位ビットがアドセスデコーダ１０１
でデコードされ、該当するエントリのアドレタグメモリ
セル１０７及び自系有効ビットメモリセル１０５の内容
がセンスアンプ及び書込バッファ１１１，１０９に読み
出され、アドレスタグと入力アドレスの上位ビットとが
アドレス比較器１１３で比較される。

【００１９】また図２の共有バスアドレス入力線２０９
は他系一致処理アドレス入力線１１７に接続され、アド
レスタグメモリセル１０７と、他系有効ビットメモリセ
ル１０６の内容がセンスアンプ１１２と、センスアンプ
及び書込バッファ１１０に読み出され、アドレス比較器
１１４でアドレス比較が行なわれる。この他系一致処理
でヒットした場合、他系有効ビットメモリ１０６には、
センスアンプ及び書込バッファ１１０から“０”が書込
まれる。

【００２０】図２の有効ビット一致制御線２０８は、一
致制御入力線１１６へ接続されている。この信号は、ア
ンプ１０８でバッファされて、各エントリごとに存在す
る一致制御ゲート１０３へ供給される。この信号がオン
になると、他系有効ビットの内容が“０”の場合、一致
制御ゲート１０３が開いて、自系有効ビットメモリセル
１０５に付随するクリア用トランジスタ１０４がオンに
なり、自系有効ビットメモリセル１０５の内容がクリア
される。

【００２１】

【発明の効果】以上説明したように、本発明では、キャ
ッシュアドレスタグメモリに、自系有効ビットと他系有
効ビットとを独立して設け、後者の内容に従って前者の
内容を全エントリ同時にクリアできる構成としたので、
自系の演算装置から同期化が必要な時点で他系一致処理
の内容が自系アクセスのための有効ビットに反映させる
ことができる。このため、自系演算装置が、明示的に同
期化する措置をとらない限り、キャッシュエントリの内
容が他系一致処理により、非同期に無効果されることが
防止されるので、演算処理で例外を発生した際の後処理
などで、命令後，オペランドデータが再度必要になった
場合に、自演算装置の下のキャッシュメモリから読み込
むことが可能になり、演算装置内の保持データを減ら
し、演算装置自体の制御を容易にすることができるとい
う効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例におけるアドレスタグメモリ
の回路図である。

【図２】図１のキャッシュアドレスタグメモリを用いた
キャッシュメモリ制御回路の構成図である。

【図３】従来のキャッシュメモリ制御回路の構成図であ
る。

【符号の説明】

１０１，１０２ アドレスデコーダ １０３ 一致制御ゲート １０４ クリア用トランジスタ １０５ 自系有効ビットメモリセル １０６ 他系有効ビットメモリセル １０７ アドレスタグメモリセル １０８ アンプ １０９，１１０，１１１ センスアンプ及び書込バッ
ファ １１２ センスアンプ １１３，１１４ アドレス比較器 １１５ 自系アクセスアドレス入力線 １１６ 一致制御入力線 １１７ 他系一致処理アドレス入力線 ２０１ 演算装置 ２０２ キャッシュアドレスタグメモリ ２０３ 自系有効ビット ２０４ 他系有効ビット ２０５ キャッシュデータメモリ ２０６ データ転送線 ２０７ アドレス出力線 ２０８ 有効ビット一致制御線 ２０９ 共有バスアドレス入力線 ２１０ アドレスバス ２１１ データバス ２１２ 演算装置 ２１３ 共有メモリ ３０３ 有効ビット

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の演算装置に共有されるメモリにつ
   いてのキャッシュメモリ制御回路において、 キャッシュアドレスメモリに自系アクセスに参照される
   自系有効ビットと、他系一致処理時に参照される他系有
   効ビットと、制御信号により前記自系有効ビットの内容
   を、前記他系有効ビットの値に応じて、キャッシュメリ
   の全部又は一部のエントリを同時にクリアできる回路と
   を設け、 複数の演算装置間で処理の同期化が必要な場合に他系一
   致処理の内容を前記自系有効ビットに反映させる制御を
   行なうことを特徴するキャッシュメモリ制御回路。