JPH025439A - 半導体基板 - Google Patents
半導体基板Info
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- JPH025439A JPH025439A JP15553988A JP15553988A JPH025439A JP H025439 A JPH025439 A JP H025439A JP 15553988 A JP15553988 A JP 15553988A JP 15553988 A JP15553988 A JP 15553988A JP H025439 A JPH025439 A JP H025439A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＩｎＡｓを動作層として用いる二次元電子ガ
ス電界効果トランジスタ用基板の構造に関する。
ス電界効果トランジスタ用基板の構造に関する。
（従来の技術）
ＩｎＡｓは電子の移動度が大きく、超高速デバイス用材
料として注目されている。現在までのところ、ＩｎＡｓ
を動作層に用いたデバイスの報告は少な（、Ａｌ５ｋ１
０．９２Ａ５０．０８／ＩｎＡＳ／ＧａＳｂ構造のホッ
ト エレクトロン トランジスタ（アプライド フィシ
、クス レターズ（Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ
、 ５１（１９８７）９８４））等が数例報告されるに
とどまっている。
料として注目されている。現在までのところ、ＩｎＡｓ
を動作層に用いたデバイスの報告は少な（、Ａｌ５ｋ１
０．９２Ａ５０．０８／ＩｎＡＳ／ＧａＳｂ構造のホッ
ト エレクトロン トランジスタ（アプライド フィシ
、クス レターズ（Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ
、 ５１（１９８７）９８４））等が数例報告されるに
とどまっている。
方、表面ポテンシャルを制御して動作する電界効果トラ
ンジスタへの応用は、伝導帯付近に存在する高密度の界
面準位の為、実用化が阻まれている。
ンジスタへの応用は、伝導帯付近に存在する高密度の界
面準位の為、実用化が阻まれている。
（発明が解決しようとする問題）
ｌｎＡｓの表面は、伝導帯付近に存在する高密度の表面
準位の為、電子が溜まりｎ形を示すことが一般に知られ
ている。加えて、その高密度の表面準位の為、ＡＵ等の
金属層を１ｎＡｓ表面に形成した場合はショットキー接
合とは成らず、オーミックな接合となる。従って、Ｇａ
Ａｓの場合と異なり、１ｎＡｓのショットキー接合型電
界効果トランジスタ、いわゆるＭＥＳＦＥＴの実現性は
ない。その他の構造の電界効果トランジスタの動作層に
ＩｎＡｓを用いる場合でも、その準位密度を下げること
は重要である。・メタル／絶縁体／半導体のいわゆるＭ
ＩＳ電界効果トランジスタ、又はメタル／電子供給層／
動作層のいわゆる二次元電子ガス電界効果トランジスタ
を例にとれば、界面準位密度を下げる方法として、それ
ぞれ絶縁体、又は電子供給層用材料として１ｎＡｓと格
子整合する材料を選ぶことが挙げられる。すなわち、例
えばエピタキンヤル成長によりヘテロ界面を形成するこ
とにより、界面において未結合の元素を無くすことであ
る。しかしながら、１ｎＡｓと格子整合するワイド バ
ンド ギャップ材料として、一般に良く使われ、しかも
その性質が良く知られている材料は皆無である。強いて
挙げるならばＡｌＧａＡｓＳｂ系が挙げられるが、蒸気
圧の高いＡｓとｓｂの制御という、非常に高度な結晶成
長技術が必要となる。
準位の為、電子が溜まりｎ形を示すことが一般に知られ
ている。加えて、その高密度の表面準位の為、ＡＵ等の
金属層を１ｎＡｓ表面に形成した場合はショットキー接
合とは成らず、オーミックな接合となる。従って、Ｇａ
Ａｓの場合と異なり、１ｎＡｓのショットキー接合型電
界効果トランジスタ、いわゆるＭＥＳＦＥＴの実現性は
ない。その他の構造の電界効果トランジスタの動作層に
ＩｎＡｓを用いる場合でも、その準位密度を下げること
は重要である。・メタル／絶縁体／半導体のいわゆるＭ
ＩＳ電界効果トランジスタ、又はメタル／電子供給層／
動作層のいわゆる二次元電子ガス電界効果トランジスタ
を例にとれば、界面準位密度を下げる方法として、それ
ぞれ絶縁体、又は電子供給層用材料として１ｎＡｓと格
子整合する材料を選ぶことが挙げられる。すなわち、例
えばエピタキンヤル成長によりヘテロ界面を形成するこ
とにより、界面において未結合の元素を無くすことであ
る。しかしながら、１ｎＡｓと格子整合するワイド バ
ンド ギャップ材料として、一般に良く使われ、しかも
その性質が良く知られている材料は皆無である。強いて
挙げるならばＡｌＧａＡｓＳｂ系が挙げられるが、蒸気
圧の高いＡｓとｓｂの制御という、非常に高度な結晶成
長技術が必要となる。
本発明の目的は、ＩｎＡｓを動作層として用いる二次元
電子ガス電界効果トランジスタ作成において、Ａ ｌＧ
ａＡｓ５ｂ／ ＩｎＡｓ等の高度な成長技術を必要とせ
す、容易にＩｎＡｓを動作層として用いる二次元電子ガ
ス電界効果トランジスタが作成できる半導体結晶ウェハ
構造を提供することである。
電子ガス電界効果トランジスタ作成において、Ａ ｌＧ
ａＡｓ５ｂ／ ＩｎＡｓ等の高度な成長技術を必要とせ
す、容易にＩｎＡｓを動作層として用いる二次元電子ガ
ス電界効果トランジスタが作成できる半導体結晶ウェハ
構造を提供することである。
（問題点を解決するための手段）
本発明の半導体基板の構造は、ＩｎＡｓ基板上に高純度
のＩｎＡｓ層、その上にｐ形不純物を添加したＩｎＡｓ
層、更にその上にＡｌの組成比のＸが０．２２以下のｎ
形ＡｌｘＧａ１−ｘＡＳ層を配したことを特徴とする。
のＩｎＡｓ層、その上にｐ形不純物を添加したＩｎＡｓ
層、更にその上にＡｌの組成比のＸが０．２２以下のｎ
形ＡｌｘＧａ１−ｘＡＳ層を配したことを特徴とする。
本発明の半導体基板の構造は、１ｎＡｓ基板上に高純度
のＩｎＡｓ層、その上にＩｎＡｓやＡｌＧａＡｓに対し
てｐ形不純物となる元素を原子層状に添加した層、更に
その上にＡｌの組成比のＸが０．２２以下のｎ形Ａｌｘ
Ｇａ＋−ｘＡｓ層を配したことを特徴とする。
のＩｎＡｓ層、その上にＩｎＡｓやＡｌＧａＡｓに対し
てｐ形不純物となる元素を原子層状に添加した層、更に
その上にＡｌの組成比のＸが０．２２以下のｎ形Ａｌｘ
Ｇａ＋−ｘＡｓ層を配したことを特徴とする。
（作用）
ＩｎＡｓとＧａＡｓでは格子定数が約６．７％異なって
いる為、ＩｎＡｓ結晶上にＧａＡｓを成長した場合、Ｉ
ｎＡｓ上のＧａＡｓ層にはストレスを緩和する為の転移
や点欠陥等がＩｎＡｓ／ＧａＡｓの界面付近に大量発生
する。
いる為、ＩｎＡｓ結晶上にＧａＡｓを成長した場合、Ｉ
ｎＡｓ上のＧａＡｓ層にはストレスを緩和する為の転移
や点欠陥等がＩｎＡｓ／ＧａＡｓの界面付近に大量発生
する。
従って、ＩｎＡｓ／ＧａＡｓのへテロ界面は、界面準位
密度が高くなる。ＩｎＡｓの界面準位は、伝導帯付近が
最も高濃度である為、１ｎＡｓの界面ポテンシャルは、
はぼ伝導帯に固定され、界面には電子が溜まる。このま
まこのウェハを二次元電子ガス電界効果トランジスタ用
のウェハとして用いたならば、作成したトランジスタは
、いつもＯＮ状態であり、よほど大きなバイアスを印加
しない限り伝導度の変調ができないことは明らかである
。しかし、界面ポテンシャルをなんらかの方法で、でき
ればフラット バンド状態付近まで持ち上げれば、バイ
アスに対する伝導度の変調度としては大きくなる。その
一方法として、ＩｎＡｓ／ＧａＡｓヘテロ界面に、ｐ−
１ｎＡｓ薄膜層を設け、フェルミ レベルを押し上げる
ことが挙げられる。熱平衡時の界面ポテンシャルは、ｐ
−１ｎＡｓ薄膜層の不純物濃度により制御することがで
きる。現在では、分子線成長法等により極薄膜の制御さ
れた成長も可能であり、ｐ−１ｎＡｓ薄膜層の代わりに
、ＩｎＡｓやＧａＡｓに対してｐ形不純物となる元素、
例えばＢｅ等を原子層状にＩｎＡｓ／ＧａＡｓヘテロ界
面に挿入することも容易である。この場合は、電子が走
るＩｎＡｓ層内に不純物が無い為、電子の散乱が少なく
、電子の高移動度化、従ってデバイス性能の向上が期待
できる。
密度が高くなる。ＩｎＡｓの界面準位は、伝導帯付近が
最も高濃度である為、１ｎＡｓの界面ポテンシャルは、
はぼ伝導帯に固定され、界面には電子が溜まる。このま
まこのウェハを二次元電子ガス電界効果トランジスタ用
のウェハとして用いたならば、作成したトランジスタは
、いつもＯＮ状態であり、よほど大きなバイアスを印加
しない限り伝導度の変調ができないことは明らかである
。しかし、界面ポテンシャルをなんらかの方法で、でき
ればフラット バンド状態付近まで持ち上げれば、バイ
アスに対する伝導度の変調度としては大きくなる。その
一方法として、ＩｎＡｓ／ＧａＡｓヘテロ界面に、ｐ−
１ｎＡｓ薄膜層を設け、フェルミ レベルを押し上げる
ことが挙げられる。熱平衡時の界面ポテンシャルは、ｐ
−１ｎＡｓ薄膜層の不純物濃度により制御することがで
きる。現在では、分子線成長法等により極薄膜の制御さ
れた成長も可能であり、ｐ−１ｎＡｓ薄膜層の代わりに
、ＩｎＡｓやＧａＡｓに対してｐ形不純物となる元素、
例えばＢｅ等を原子層状にＩｎＡｓ／ＧａＡｓヘテロ界
面に挿入することも容易である。この場合は、電子が走
るＩｎＡｓ層内に不純物が無い為、電子の散乱が少なく
、電子の高移動度化、従ってデバイス性能の向上が期待
できる。
この場合は、不純物層の面濃度で熱平衡時の界面ポテン
シャルが制御できる。界面ポテンシャルの制御を行うに
はＢｅ層の厚さが１原子層以下であることが望ましい。
シャルが制御できる。界面ポテンシャルの制御を行うに
はＢｅ層の厚さが１原子層以下であることが望ましい。
更に、ＧａＡｓの代わりにＡｌの組成比のＸが０．２２
以下のｎ形Ａ ｌ ｘＧａ 、−、Ａｓを用いることに
より、ｎ−ＧａＡｓを用いた場合より、より高ｌ農度の
電子を１ｎＡｓ動作層に供給できるようになる。これは
Ｎ Ａ１−ｘＡｓがＧａＡｓより伝導帯の状態密度が大
きいことによる。しかも、Ａｌの組成比のＸを０．２２
以下とすることで、ｎ−Ａｌ、Ｇａ＋−ｘＡｓ中に存在
するＤＸセンタと呼ばれる高１３度の深い準位の悪影響
を防ぐことができる（フィジカル レビｓ −Ｂ（Ｐｈ
ｙｓ、 Ｒｅｖ、 ８１９ （１９７９）１０１５）
） 、 さらに、ＡｌＧａＡｓはＧａＡｓよりバンドギ
ャップが大きいことにより絶縁性が高まり、ゲートのり
−り電流が小さくなることが期待できる。ところで、分
子線成長法により本発明の半導体結晶を作成する場合を
想定すると、蒸発用セルとしては、Ｉｎｔ Ｇａ、Ａｌ
、Ａｓ１８１％ Ｂｅの６本が必要になるが、いずれも
通常のｍ−■族化合物半導体の分子線成長では良く知ら
れたものであり制御性の高い成長が可能となる。
以下のｎ形Ａ ｌ ｘＧａ 、−、Ａｓを用いることに
より、ｎ−ＧａＡｓを用いた場合より、より高ｌ農度の
電子を１ｎＡｓ動作層に供給できるようになる。これは
Ｎ Ａ１−ｘＡｓがＧａＡｓより伝導帯の状態密度が大
きいことによる。しかも、Ａｌの組成比のＸを０．２２
以下とすることで、ｎ−Ａｌ、Ｇａ＋−ｘＡｓ中に存在
するＤＸセンタと呼ばれる高１３度の深い準位の悪影響
を防ぐことができる（フィジカル レビｓ −Ｂ（Ｐｈ
ｙｓ、 Ｒｅｖ、 ８１９ （１９７９）１０１５）
） 、 さらに、ＡｌＧａＡｓはＧａＡｓよりバンドギ
ャップが大きいことにより絶縁性が高まり、ゲートのり
−り電流が小さくなることが期待できる。ところで、分
子線成長法により本発明の半導体結晶を作成する場合を
想定すると、蒸発用セルとしては、Ｉｎｔ Ｇａ、Ａｌ
、Ａｓ１８１％ Ｂｅの６本が必要になるが、いずれも
通常のｍ−■族化合物半導体の分子線成長では良く知ら
れたものであり制御性の高い成長が可能となる。
（実施例）
実施例１
第１図は、特許請求の範囲１で示された構造を持つ半導
体基板の断面図であり、これを用いて二次元電子ガス電
界効果トラジスタを作成した。
体基板の断面図であり、これを用いて二次元電子ガス電
界効果トラジスタを作成した。
ウェハの構造は、１１ １）−１ｎＡｓ基板（厚さ二〜
４００μｍ１ｐ＝１〜２Ｘ１０１８ＣＩ１１−３）、１
２ｐ−１ｎＡｓバツフア層（厚さ：５００人、ｐ＝１×
１０１７ｃｍ−３）、１３ 高純度ＩｎＡｓ層（厚さ：
１００ＯＡ、！添加） 、１４ ｐ−ＩｎＡｓ層（
厚さ＝５０人、１） ” Ｉ Ｘ １０１７ｃｍ−３）
、１５ ｎ−ＧａＡｓ層（厚さ：５００Ａ１ｎ＝ＩＸ
１０１８ｃｍ−３）である。なお、ｐ−１ｎＡｓ層１４
の厚さは５０Ａである必要性はないが、表面ポテンシャ
ル制御と二次元電子伝導のかねあいから考えて２００八
以下が望ましい。このウェハは、分子線成長法により作
成した。成長条件は、基板温度＝４８０°Ｃにて、Ｇａ
フラックス： ４．２Ｘ １０−’Ｔｏｒｒｓ Ｉ ｎ
フラックス：６．１ｘ ｌ Ｏ−’Ｔｏｒｒ１Ａ ｓフ
ラックス：７．６Ｘ１０−’Ｔｏｒｒである。なお、ｐ
形不純物としてはＢｅをｎ形不純物としてはＳｉを用い
た。ところで、この条件で作成した無添加の高純度Ｉｎ
Ａｓ層１３は、通常ｎ形を示し、電子ｌ１度は、１×１
０１１１１ＣＩＩｌ−ａ程度である。これらのデータを
基に計算した熱平均でのバンド図を第２図に示す。ここ
では、界面準位として１ｎＡｓの伝導帯に２×１０口Ｃ
ｌ１１−２を見積もっている。ＧａＡｓ層 １ｎＡｓの
界面に２１ 二次元電子ガスが生じることを計算で確認
できた。実際のデバイスは、ゲート長：２μｍで作成し
た。プロセスは、燐酸系エッチャントを用いたＧａＡｓ
系デバイス用プロセスをＩｎＡｓにおいても条件出しを
行なった上で用いた。ゲート電極にはＡｌを、ソース電
極とドレイン電極にはＡｕＧｅ／Ａｕを蒸着で形成し、
熱処理せずに用いた。トランジスタ特性としては、７７
Ｋにおいて２００ｍ５が得られた。
４００μｍ１ｐ＝１〜２Ｘ１０１８ＣＩ１１−３）、１
２ｐ−１ｎＡｓバツフア層（厚さ：５００人、ｐ＝１×
１０１７ｃｍ−３）、１３ 高純度ＩｎＡｓ層（厚さ：
１００ＯＡ、！添加） 、１４ ｐ−ＩｎＡｓ層（
厚さ＝５０人、１） ” Ｉ Ｘ １０１７ｃｍ−３）
、１５ ｎ−ＧａＡｓ層（厚さ：５００Ａ１ｎ＝ＩＸ
１０１８ｃｍ−３）である。なお、ｐ−１ｎＡｓ層１４
の厚さは５０Ａである必要性はないが、表面ポテンシャ
ル制御と二次元電子伝導のかねあいから考えて２００八
以下が望ましい。このウェハは、分子線成長法により作
成した。成長条件は、基板温度＝４８０°Ｃにて、Ｇａ
フラックス： ４．２Ｘ １０−’Ｔｏｒｒｓ Ｉ ｎ
フラックス：６．１ｘ ｌ Ｏ−’Ｔｏｒｒ１Ａ ｓフ
ラックス：７．６Ｘ１０−’Ｔｏｒｒである。なお、ｐ
形不純物としてはＢｅをｎ形不純物としてはＳｉを用い
た。ところで、この条件で作成した無添加の高純度Ｉｎ
Ａｓ層１３は、通常ｎ形を示し、電子ｌ１度は、１×１
０１１１１ＣＩＩｌ−ａ程度である。これらのデータを
基に計算した熱平均でのバンド図を第２図に示す。ここ
では、界面準位として１ｎＡｓの伝導帯に２×１０口Ｃ
ｌ１１−２を見積もっている。ＧａＡｓ層 １ｎＡｓの
界面に２１ 二次元電子ガスが生じることを計算で確認
できた。実際のデバイスは、ゲート長：２μｍで作成し
た。プロセスは、燐酸系エッチャントを用いたＧａＡｓ
系デバイス用プロセスをＩｎＡｓにおいても条件出しを
行なった上で用いた。ゲート電極にはＡｌを、ソース電
極とドレイン電極にはＡｕＧｅ／Ａｕを蒸着で形成し、
熱処理せずに用いた。トランジスタ特性としては、７７
Ｋにおいて２００ｍ５が得られた。
実施例２
実施例１で示したｎ−ＧａＡｓ層１５の代わりに、キャ
リア濃度３ Ｘ １０ ′８ｃｍ−３のｎ−Ａ ｌＧａ
Ａｓを５００Ａ形成させた。成長時のＡｌフラックスは
１．３×１０−７Ｔｏｒｒ、他の成長条件及びデバイス
の作成方法は全て実施例１と同様である。トランジスタ
特性は７７にで２５０ｍ５であった。
リア濃度３ Ｘ １０ ′８ｃｍ−３のｎ−Ａ ｌＧａ
Ａｓを５００Ａ形成させた。成長時のＡｌフラックスは
１．３×１０−７Ｔｏｒｒ、他の成長条件及びデバイス
の作成方法は全て実施例１と同様である。トランジスタ
特性は７７にで２５０ｍ５であった。
実施例３
第３図は、特許請求の範囲２で示された構造を持つ半導
体基板の断面図であり、これを用いて一次元電子ガス電
界効果トランジスタを作成した。
体基板の断面図であり、これを用いて一次元電子ガス電
界効果トランジスタを作成した。
ウェハの構造は、３１ ｐ−１ｎＡｓ基板（厚さ二〜
４００μｍｓ ｐ＝ １〜２Ｘ １０１８ｃｍ−’）
、３２ｐ−１ｎＡｓバツフア層（厚さ二５００人、ｐ＝
１×１０ ”ｃｍ−３） 、３３ 高純度ＩｎＡｓ層
（厚さ： １０００人、無添加）、３４ Ｂｅ原子層
（厚さ〜ｌ／ｌ０００原子層、５ Ｘ １０ ｌ２ｃｍ
−２） 、３５ ｏ−ＧａＡｓ層（厚さ： ５００Ａ
Ｎ ｎ：ｌＸ１０”ｃｍ−’）である。このウェハは、
分子線成長法により作成した。
４００μｍｓ ｐ＝ １〜２Ｘ １０１８ｃｍ−’）
、３２ｐ−１ｎＡｓバツフア層（厚さ二５００人、ｐ＝
１×１０ ”ｃｍ−３） 、３３ 高純度ＩｎＡｓ層
（厚さ： １０００人、無添加）、３４ Ｂｅ原子層
（厚さ〜ｌ／ｌ０００原子層、５ Ｘ １０ ｌ２ｃｍ
−２） 、３５ ｏ−ＧａＡｓ層（厚さ： ５００Ａ
Ｎ ｎ：ｌＸ１０”ｃｍ−’）である。このウェハは、
分子線成長法により作成した。
成長条件は、基板温度＝４８０°Ｃにて、Ｇａフラック
ス： ４．２Ｘ １０−’Ｔｏｒｒ、 Ｉ ｎ７ラノク
ス： ６ 、 Ｉ Ｘ １０１０−’Ｔｏｒｒ１Ａ
ｓフラックスニア、 ６ Ｘ １０−６Ｔｏｒｒである
。なお、ｐ 形不純物トしてはＢｅをｎ形不純物として
はＳｉを用いており、３４ Ｂｅ原子層成膜時には、
ＢｅとＡｓ同時に照射し、厚さ約１／１０００原子層の
Ｂｅ層を形成した。なお無添加の高純度ＩｎＡｓ層１３
は、通常ｎ形を示し、電子濃度は、Ｉ Ｘ １０ ”ｃ
ｍ−３程度である。実際のデバイスは、ゲート長：２μ
ｍで作成した。プロセスは、燐酸系エッチャントを用い
たＧａＡｓ系デバイス用プロセスをＩｎＡｓにおいても
条件出しを行なった上で用いた。ゲート電極にはＡｌを
、ソース電極とドレイン電極にはＡｕＧｅ／Ａｕを蒸着
で形成し、熱処理せずに用いた。トランジスタ特性とし
ては、７７Ｋにおいて３００ｍ５が得うれた。Ｂｅ原子
層の厚さは１原子層から１／１０００００原子層の範囲
であれば発明の効果か得られた。またＢｅ以外のｐ形不
純物例えばＺ ｎ Ｎ Ｃｄなどでも良い。成長方法は
分子線成長に限らず原子層工ピタキンヤル成長や角゛機
金属気相成長など他の成長方法で良い。
ス： ４．２Ｘ １０−’Ｔｏｒｒ、 Ｉ ｎ７ラノク
ス： ６ 、 Ｉ Ｘ １０１０−’Ｔｏｒｒ１Ａ
ｓフラックスニア、 ６ Ｘ １０−６Ｔｏｒｒである
。なお、ｐ 形不純物トしてはＢｅをｎ形不純物として
はＳｉを用いており、３４ Ｂｅ原子層成膜時には、
ＢｅとＡｓ同時に照射し、厚さ約１／１０００原子層の
Ｂｅ層を形成した。なお無添加の高純度ＩｎＡｓ層１３
は、通常ｎ形を示し、電子濃度は、Ｉ Ｘ １０ ”ｃ
ｍ−３程度である。実際のデバイスは、ゲート長：２μ
ｍで作成した。プロセスは、燐酸系エッチャントを用い
たＧａＡｓ系デバイス用プロセスをＩｎＡｓにおいても
条件出しを行なった上で用いた。ゲート電極にはＡｌを
、ソース電極とドレイン電極にはＡｕＧｅ／Ａｕを蒸着
で形成し、熱処理せずに用いた。トランジスタ特性とし
ては、７７Ｋにおいて３００ｍ５が得うれた。Ｂｅ原子
層の厚さは１原子層から１／１０００００原子層の範囲
であれば発明の効果か得られた。またＢｅ以外のｐ形不
純物例えばＺ ｎ Ｎ Ｃｄなどでも良い。成長方法は
分子線成長に限らず原子層工ピタキンヤル成長や角゛機
金属気相成長など他の成長方法で良い。
（発明の効果）
以上のよ・うに本発明の１５導体結晶によれば、ＡｌＧ
ａＡｓＳｂ／ １ｎＡｓへと口成長等の高度な成長技術
を必ｄとせず、容易にＩｎＡｓを動作層として用いる二
次ＪＣ’；Ｔ！子ガス重ガス電界効果トランジスタでき
る。
ａＡｓＳｂ／ １ｎＡｓへと口成長等の高度な成長技術
を必ｄとせず、容易にＩｎＡｓを動作層として用いる二
次ＪＣ’；Ｔ！子ガス重ガス電界効果トランジスタでき
る。
第１図は、特許請求の範囲１で示された構造を持つ半導
体結晶ウェハの断面図、第２図は、第１の実施例で作成
した二次元電子ガス電界効果トランジスタ用結晶のバン
ド図、第３図は、特許請求の範囲２で示された構造を持
つ半導体結晶ウェハの断面図であろう
体結晶ウェハの断面図、第２図は、第１の実施例で作成
した二次元電子ガス電界効果トランジスタ用結晶のバン
ド図、第３図は、特許請求の範囲２で示された構造を持
つ半導体結晶ウェハの断面図であろう
Claims (2)
- （１）ＩｎＡｓ基板上に高純度のＩｎＡｓ層、その上に
ｐ形不純物を添加したＩｎＡｓ層、更にその上にＡｌの
組成比のＸが０．２２以下のｎ形Ａｌ＿ｘＧａ＿１＿−
＿ｘＡｓ層を配したことを特徴とする半導体基板。 - （２）ＩｎＡｓ基板上に高純度のＩｎＡｓ層、その上に
ＩｎＡｓやＡｌＧａＡｓに対してｐ形不純物となる元素
を原子層状に添加した層、更にその上にＡｌの組成比の
Ｘが０．２２以下のｎ形Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓ
層を配したことを特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15553988A JPH025439A (ja) | 1988-06-22 | 1988-06-22 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15553988A JPH025439A (ja) | 1988-06-22 | 1988-06-22 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025439A true JPH025439A (ja) | 1990-01-10 |
Family
ID=15608272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15553988A Pending JPH025439A (ja) | 1988-06-22 | 1988-06-22 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430310A (en) * | 1991-03-28 | 1995-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
| US6291842B1 (en) | 1998-03-12 | 2001-09-18 | Nec Corporation | Field effect transistor |
| JP2005277358A (ja) * | 2004-03-26 | 2005-10-06 | Ngk Insulators Ltd | 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法 |
-
1988
- 1988-06-22 JP JP15553988A patent/JPH025439A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430310A (en) * | 1991-03-28 | 1995-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
| US6291842B1 (en) | 1998-03-12 | 2001-09-18 | Nec Corporation | Field effect transistor |
| JP2005277358A (ja) * | 2004-03-26 | 2005-10-06 | Ngk Insulators Ltd | 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法 |
| JP4642366B2 (ja) * | 2004-03-26 | 2011-03-02 | 日本碍子株式会社 | 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法 |
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