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JPH02243018A - ＢｉＣＭＯＳインバータ回路 - Google Patents

ＢｉＣＭＯＳインバータ回路

Info

Publication number
JPH02243018A
JPH02243018A JP64000182A JP18289A JPH02243018A JP H02243018 A JPH02243018 A JP H02243018A JP 64000182 A JP64000182 A JP 64000182A JP 18289 A JP18289 A JP 18289A JP H02243018 A JPH02243018 A JP H02243018A
Authority
JP
Japan
Prior art keywords
transistor
level
bipolar transistor
emitter
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP64000182A
Other languages
English (en)
Inventor
Yun-Seung Shin
ユン‐シュン　シン
Sung-Ki Min
スン‐キ　ミン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH02243018A publication Critical patent/JPH02243018A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｂｉ　０ＭＯ８素子を使用して製造される、
論理回路の最も基本となるインバータ回路に関するもの
である。
［従来の技術］ 従来のＣＭＯＳインバータ回路は、第１図に示されてい
る構成を有しており、入力１１がＨレベルの場合、ＭＯ
ＳトランジスタＭ１２がターンオンされてトランジスタ
Ｑ１のベースがＬレベルになり、トランジスタＱ１は遮
断状態を維持することになる。同時に、ＭＯＳトランジ
スタＭ１３はターンオンされてトランジスタＱ２のベー
スにバイアス電圧を供給するので、トランジスタＱ２が
ターンオンされて出力１４がＬレベルになる。この時、
ＭＯＳトランジスタＭ１４がターンオフされるので、Ｍ
ｏＳトランジスタＭ１３、Ｍ１４を通しての直流動作電
流が除去され、ＭＯＳトランジスタＭ１４は、出力１４
がＨレベル状態の場合にターンオンされてトランジスタ
Ｑ２のベースを接地電位にする。
また、入力１１がＬレベルの場合、ＭＯＳトランジスタ
Ｍ１１がターンオンされ、Ｈレベルのバイア電圧がトラ
ンジスタＱ１をターンオンさせ、この結果、出力１４が
］］レベル状態に維持されるので、ＭＯＳトランジスタ
Ｍ１４はターンオンさせられる。
［発明が解決しようとする問題点］ しかしながら、このような従来の回路では、入力１１が
、ＭＯＳトランジスタＭ１３はオフ状態、ＭＯＳトラン
ジスタＭ１４はオン状態に維持されている状態のＬレベ
ルからＨレベルに変わると、トランジスタＱ１はターン
オフされ、ＭＯＳトランジスタＭ１３はターンオンされ
る。このため、出力１４がしレベルになる前（Ｈレベル
にある間）にＭｏＳトランジスタＭ１３、Ｍ１４が同時
にターンオンされた状態になり、トランジスタＱ２のタ
ーンオン時間の遅延が発生して回路の動作の高速化に障
害となっていた。
また、入力１１がＨレベルからＬレベルに変わる時も同
様にスイッチング時間の遅延が発生して回路の動作の高
速化に障害となるばかりでなく、１つのインバータ回路
が４つのＭＯＳトランジスタ及び２つのトランジスタか
ら構成されているので、回路が複雑となって高集積化す
ることが困難であった。
本発明は、上記の問題点を解決した、即ち動作の高速化
及び集積化が容易な、簡単なりｉ　ＣＭＯＳインバータ
回路を提供することを目的としている。
［問題点を解決するための手段］ 上記目的を達成するため、本発明によれば、ハイ信号又
はロー信号を受信する入力と、前記入力に接続されたゲ
ート、電源に接続されたソース及び信号出力ノードに接
続されたドレインを有するＰ形ＭＯＳトランジスタと、
前記入力に接続されたゲート、アースに接続されたソー
ス及び信号出力ノードに接続されたドレインを有するＮ
形ＭＯＳトランジスタと、エミッタ、前記信号出力ノー
ドに接続されたベース及び前記Ｐ形ＭＯＳトランジスタ
のソースに接続されたコレクタを有する第１のバイポー
ラトランジスタと、前記第１のバイポーラトランジスタ
のベースに’＋ｉ扁されたベース、前記第１のバイパー
ラトランジスタのエミッタに接続されたエミッタ及び前
記Ｎ形ＭＯＳトランジスタのソースに接続されたコレク
タを有する第２のバイポーラトランジスタと、前記第１
のバイポーラトランジスタのエミッタ及び前記第２のバ
イポーラトランジスタのエミッタに同時に接続される論
理ゲート出力とを具備するＢｉ　ＣＭＯＳインバータ回
路が提供される。
［実施例］ 以下、添付図面を参照して本発明の実施例について説明
する。
本発明のインバータ回路の第１実施例を示す回路図であ
る第２図を参照するに、入力電圧２が、各々のゲートを
通ってＭｏ３）−ランジスタＭ１、Ｍ２に印加されるよ
うに構成されており、それらが互いに接続されているノ
ード点Ｐ３は、バイポーラトランジスタＱ１、Ｑ２のベ
ースに接続されている。ＮＰＮトランジスタＱ１のエミ
ッタとＰＮＰトランジスタＱ２のエミッタは、互いに接
続されて出力４を形成している。
この実施例の場合、出力４の電圧レベルは、（Ｖｃｃ−
ＶＴ−ＮＰＮ）−（ＶＴ−ＰＮＰ）　となり、ここで、
ＶＴ−ＮＰＮ及びＶＴ−ＰＮＰは、バイポーラトランジ
スタのベース−エミッタ間のターンオン電圧である。
第３図は本発明の第２実施例を示す回路図であり、この
実施例の場合、ＭｏｓトランジスタＭ３、Ｍ４で構成さ
れているインバータにバイポーラトランジスタＱ３、Ｑ
４が接続されされているものに、ＭＯＳトランジスタＭ
５、Ｍ６が並列にＦｆｉ続されており、もって出力６の
電圧レベルは、Ｖｃｃ〜ＯＶの範囲でフルスイッチング
される。
第２図に示されている本発明の第１実施例においては、
入力２がＬレベルの場合、ＭＯＳトランジスタＭ１がタ
ーンオンされてノード点Ｐ３がＨレベルになり、この結
果、トランジスタＱ１はターンオンされ、トランジスタ
Ｑ２はターンオフされ、もって出力４はＨレベル状態と
なる。
他方、入力２がＨレベルの場合、ノード点３はローレベ
ルになり、この結果、ト”／　シ’ジスタＱ１はターン
オフされ、そしてトランジスタＱ２はターンオンされて
、もって出力４は低レベル状態になる。従って、１つの
ＣＭＯＳインバータとＮＰＮトランジスタとＰＮＰトラ
ンジスタとで構成された、本発明によるＢｉ　ＣＭＯＳ
インバータは、高速動作を行うことができる。
また、第３図に示されている本発明の第２実施例におい
ては、ＭＯＳ　トランジスタＭ５、Ｍ６が更に並列に接
続されており、出力６のレベルをＯ〜ｖＣＣの範囲でフ
ルスイング（ＦＩＪＩＩ　５ｗ１ｎａ）させることがで
きる。すなわち、第２図に示されている回路は、第４図
に示されているようなスイッチング特性を有しており、
入力がＬレベルであると、出力は、Ｈレベルを維持する
が、Ｖｃ　−ＶＴ・ＮＰＮ以上には上がらないようにな
る。
しかしながら、第３図に示されている回路は、ＭＯＳ　
トランジスタＭ５がターンオンされて出力６をｖＣＣま
で上げることができ、そして、入力２がＨレベルの場合
には、ＭＯＳトランジスタＭ６がターンオンされて出力
６を接地レベルまで降下させるようになる。また、ここ
で使用されるＮＰＮ１ＰＮＰトランジスタ０１〜Ｑ４は
、常時アクティブ領域及びカットオフ領域において動作
するので、バイポーラトランジスタが飽和領域動作する
際の動作速度の低下が防止され得る。
［発明の効果］ 以上のように、本発明によれば、ｃＭｏｓトランジスタ
で構成されているインバータ回路であって、ＮＰＮトラ
ンジスタとＰＮＰトランジスタとを含むバイポーラ回路
を有するものを提供することにより、高速スイッチング
動作が得られる。特に、本発明によれば、出力側がバイ
ポーラトランジスタで構成されているので、キャパシテ
ィブローディングが大きな場合にＭＯ８回路における動
作速度が低下するという現象が効果的に除去されるとと
もに、回路が簡単で高集積化が容易になるという効果が
得られる。
【図面の簡単な説明】
第１図は従来のＣＭＯＳインバータ回路を示す回路図、 第２図は本発明の第１実施例を示す回路図、第３図は本
発明の第２実施例を示す回路図第４図は第２図に示され
ている回路におけるスイッチング特性図、及び 第５図は第３図に示されている回路におけるスイッチン
グ特性図である。 Ｍ１〜Ｍ６・・・ＭＯＳトランジスタ Ｑ１〜Ｑ４・・・トランジスタ Ｐ３・・・ノード点 ２・・・入力 ４．６・・・出力 ＦＩＧ　、１ ＦＩＧ、３ ＦＩ　Ｇ、　４ ＦＩＧ、５

Claims (2)

    【特許請求の範囲】
  1. （１）ハイ信号又はロー信号を受信する入力と、前記入
    力に接続されたゲート、電源に接続されたソース及び信
    号出力ノードに接続されたドレインを有するＰ形ＭＯＳ
    トランジスタと、 前記入力に接続されたゲート、アースに接続されたソー
    ス及び信号出力ノードに接続されたドレインを有するＮ
    形ＭＯＳトランジスタと、 エミッタ、前記信号出力ノードに接続されたベース及び
    前記Ｐ形ＭＯＳトランジスタのソースに接続されたコレ
    クタを有する第１のバイポーラトランジスタと、 前記第１のバイポーラトランジスタのベースに接続され
    たベース、前記第１のバイパーラトランジスタのエミッ
    タに接続されたエミッタ及び前記Ｎ形ＭＯＳトランジス
    タのソースに接続されたコレクタを有する第２のバイポ
    ーラトランジスタと、前記第１のバイポーラトランジス
    タのエミッタ及び前記第２のバイポーラトランジスタの
    エミッタに同時に接続された論理ゲート出力と、 を具備するＢｉＣＭＯＳインバータ回路。
  2. （２）前記入力に接続されたゲートと、前記第１のバイ
    ポーラトランジスタのエミッタ及び前記第２のバイポー
    ラトランジスタのエミッタにそれぞれ接続されたドレイ
    ンと、前記第１のバイポーラトランジスタのコレクタ及
    び前記第２のバイポーラトランジスタのコレクタにそれ
    ぞれ接続されたソースとを有し、互いに直列に接続され
    たＰ形及びＮ形ＭＯＳトランジスタで構成されている別
    のＣＭＯＳインバータを更に含み、もつて前記論理ゲー
    ト出力の出力レベルがＶＣＣからＯＶの範囲でフルスイ
    ッチングされ得る請求項１に記載のＢｉＣＭＯＳインバ
    ータ回路。
JP64000182A 1988-04-21 1989-01-05 ＢｉＣＭＯＳインバータ回路 Pending JPH02243018A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019880004540A KR920009870B1 (ko) 1988-04-21 1988-04-21 Bi-CMOS 인버터 회로
KR88-4540 1988-04-21

Publications (1)

Publication Number Publication Date
JPH02243018A true JPH02243018A (ja) 1990-09-27

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JP64000182A Pending JPH02243018A (ja) 1988-04-21 1989-01-05 ＢｉＣＭＯＳインバータ回路

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JP (1) JPH02243018A (ja)
KR (1) KR920009870B1 (ja)
DE (1) DE3900232A1 (ja)
FR (1) FR2630601B1 (ja)
GB (1) GB2217941B (ja)
NL (1) NL8900013A (ja)

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