JPH02156324A - データ入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数のアナログ信号を切替選択して対応する
デジタル入力データに変換するデータ入力装置に関する
・ （従来の技術） 例えば、工業プラントの運転を制御監視するプロセス制
御装置などでは、工業プラントから多くのプロセス信号
を入力する必要がある。

このため、１つのプロセス信号を１つのデータ入力装置
で入力すると、非常に多くのデータ入力装置を必要とす
るため、従来、複数のプロセス信号を切替選択し、順次
入力して、必要なデータ入力装置の数を低減している。

このようなデータ入力装置の従来例を第３図に示す。

同図において、２つのプロセス信号Ｐｓｉ、ＰＳ２は。

例えば、水銀リレーなど、高速で切替動作可能な切替装
置ｌの入力端に加えられている。

切替装置ｌは、図示しない制御手段から出力される切替
信号ＳＬにより１選択するプロセス信号ＰＳ　１　、　
ＰＳ　２を切り替えるものであり、その切り替え出力は
、アナログ／デジタル変換器２に入力されている。

アナログ／デジタル変換器２は、入力信号を、りロック
発生器３より出力されるサンプリングクロックＳＰの立
上りタイミングでサンプリングし、そのサンプリング信
号を対応するデジタル信号Ｏ８に変換するものであり、
その出力デジタル信号ＤＳは、ＰＩＤ制御器４に加えら
れている。

ＰＩＤ制御器４は、入力したデジタル信号ＤＳに基づい
て、所定のＰＩＤ制御演算処理を実行するものであり、
その処理結果は、制御信号ＣＤとして次段装置に出力さ
れている。

以上の構成で、切替信号ＳＬ（第４図（ｂ）参照）が論
理Ｌレベルになっているときには、切替装置ｌはプロセ
ス信号Ｐｓｉ（第４図（Ｃ）参照）を選択してアナログ
／デジタル変換器２に出力しており、したがって。

アナログ／デジタル変換Ｉａ２からは、サンプリングク
ロックＳＰ（第４図（ａ）参照）の立上りで入力されて
いるプロセス信号ＰＳ１の値がサンプリングされ、その
サンプル値に対応したデジタル信号ＤＳ（第４図（ｆ）
参照）がＰＩＤ制御器４に出力される。

入力信号をプロセス信号ＰＳ１からプロセス信号ＰＳ２
（第４図（ｄ）参照）に切り替えるために、切替信号Ｓ
Ｌが論理Ｈレベルに立ち上げられると、切替装置１は、
選択する信号を、プロセス信号ＰＳ１からプロセス信号
ＰＳ２に切り替える（第４図（ｅ）参照）。

これにより、それ以降は、プロセス信号ＰＳ２がアナロ
グ／デジタル変換器２に加えられ、それによって、プロ
セス信号ＰＳ２のサンプル値に対応したデジタル信号Ｏ
３がＰＩＤ制御器４に出力される。

それにより、ＰＩＤ制御器４は、順次入力されるデジタ
ル信号Ｏ３に対応したＰＩＤ制御演算処理を実行し、そ
の結果得られた制御信号ＣＤ（第４図（ｇ）参照）を出
力する。

このようにして、２つのプロセス信号ＰＳＩ、ＰＳ２を
切り替え入力しているので、プロセス信号Ｐｓｉ。

ＰＳ２を、１つのアナログ／デジタル変換器２を用いて
、ＰＩＤ制御器４に入力することができる。

（発明が解決しようとする課題） しかしながら、このような従来装置には、次のような不
都合を生じていた。

すなわち、切替装置ｌを切り替え動作する切替信号ＳＬ
は、サンプリングクロックＳＰの出力タイミングに対し
て非同期でその状態が変化し、また。

切替装置１は、その切り替わり動作に時間Ｔ１を要し、
その切り替わり動作中には、その出力信号が０レベルに
落ちる。

したがって、例えば、サンプリングクロックＳｌ）の立
上り直前に切替信号ＳＬが論理Ｌレベルから論理１ルベ
ルに変化した場合、切替装置１の切り替え動作中にサン
プリングクロックＳＰが立ち上がるため、アナログ／デ
ジタル変換器２は、その切り替わり動作中に切替装置１
から出力されたレベル０の信号をサンプリングし、その
サンプル値をデジタル信号Ｏ９に変換して出力する。

そのため、プロセス信号Ｐｓｉ、ＰＳ２をＰＩＤ制御器
４に入力するデジタル信号Ｏ３の精度が悪くなり、ＰＩ
Ｄ制御器４のＰＩＤ制御演算処理が適切に行なわれない
という不都合を生じていた。

本発明は、このような従来装置の課題を解決し。

入力データの精度を向上できるデータ入力装置を提供す
ることを目的としている。

［発明の構成］ （課題を解決するための手段） 本発明は、複数のアナログ信号の切替信号をアナログ／
デジタル変換手段のサンプリングクロックに同期させる
とともに、その切替信号の出力タイミングをアナログ／
デジタル変換手段の入力信号サンプリングタイミングか
らずらす切替同期手段を備えている。

（作用） したがって、複数のアナログ信号の切り替え動作が、ア
ナログ／デジタル変換器のサンプリングタイミングから
ずれたタイミングで行なわれるので、不用信号がサンプ
リングされず、その結果、入力データの精度を向上でき
る。

（実施例） 以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例にかかるデータ入力装置を
示している。なお、同図において第３図と同一部分、お
よび、相当する部分には、同一符号を付している。

同図において、クロック発生器３から出力されるサンプ
リングクロックＳＰは、アンド回路ｌＯの一入力端に加
えられるとともに、インバータＩＮＶでクロックＳＰ′
に反転され、そのクロックＳＰ′は、アンド回路１１．
１２の一入力端にそれぞれ加えられている。

アンド回路１１の他入力端には、図示しない制御手段よ
り、アナログ／デジタル変換器２の動作の開始を指令す
るために出力されるスタートパルスＰ′「が加えられて
おり、このアンド回路１１の出力信号Ｓｌは、　ＳＲ型
のフリップフロップ１３のセット入力端に加えられてい
る。

アンド回路１２の他入力端には、制御手段より、アナロ
グ／デジタル変換器２の動作の終了を指令するために出
力されるストップパルスＰＰが加えられており、このア
ンド回路１２の出力信号Ｓ２は、フリップフロップ１３
のリセット入力端に加えられている。

フリップフロップ１３の出力端Ｑの信号Ｓ３は、アンド
回路１０の他入力端に加えられており、このアンド回路
１０の出力信号が、サンプリングクロックＳＰｄとして
アナログｌデジタル変換器２に加えられるとともに、Ｄ
型のフリップフロップ１４．１５のおのおののクロック
入力端に加えられている。

制御手段から、プロセス信号ＰＳｌからプロセス信号Ｐ
Ｓ２への切替指令のために出力される切替信号ＳＬ１□
は、フリップフロップ１４の入力端０、および、フリッ
プフロップ１５のリセット入力端Ｒに加えられており、
また、制御手段から、プロセス信号ＰＳ２からプロセス
信号ＰＳ１への切替指令のために出力される切替信号Ｓ
Ｌ２□は、フリップフロップ１５の入力端Ｄ、および、
フリップフロップ１４のリセット入力端Ｈに加えられて
いる。

フリップフロップ１４の出力端Ｑの信号Ｓ４は、サンプ
リングクロックＳＰの１／２周期の時間Ｔｌｌだけ、入
力信号の立上り端を遅延する立上り遅延回路１６を介し
、信号Ｓ４’としてＳＲ型のフリップフロップ１８のセ
ット入力端Ｓに加えられている。

フリップフロップ１５の出力端Ｑの信号Ｓ５は、立上り
遅延回路１６と同一特性の立上り遅延回路１７を介し、
信号Ｓ５′としてフリップフロップ１８のリセット入力
端Ｈに加えられている。

フリッププロップ１８の出力端Ｑの信号は、切替信号Ｓ
Ｌとして切替装置１に加えられている。

なお、この場合、切替装置１の、切替動作に要する時間
ＴＩ２は、サンプリングクロックＳＰの１７２周期であ
る時間Ｔｌｌよりも短いものとする。

以上の構成で、クロック発生器３からは、常時サンプリ
ングクロックＳＰが出力されており（第２図（ａ）参照
）、また、クロックｓｐ’　（第２図（ｂ）参照）は常
時アンド回路１１．１２に加えられている。また、この
場合、初期状態では、フリップフロップ１８がリセット
されており、それにより、切替信号ＳＬが論理Ｌレベル
になっているので、切替装置１はプロセス信号ＰＳｌを
選択してアナログｌデジタル変換器２に加えている・ この状態で、このデータ入力装置によるデータ入力を開
始するとき、制御手段は、まず、サンプリングクロック
ＳＰの１周期より長いパルス幅のスタートパルスＰＴを
出力する（第２図（ｃ）参照）。

これにより、アンド回路１１が動作可能な状態となり、
それにより、アンド回路１１からは１つのクロックＳＰ
″が信号Ｓｔにあられれる（第２図（ｄ）参照）。

それによって、信号Ｓ１の立上りタイミングでフリップ
フロップ１３がセットされ、信号Ｓ３が立上るので（第
２図（ｇ）参照）、アンド回路ｌＯが動作可能な状態に
なる。

したがって、それ以降、アンド回路１０からは。

サンプリングクロックＳＰと同じ波形のサンプリングク
ロックＳＰｄが出力される（第２図（ｈ）参照）。

それにより、アナログ／デジタル変換器２の変換動作が
開始され、アナログ／デジタル変換器２は、入力されて
いるプロセス信号Ｐｓｉ（第２図（ρ）参照）を、サン
プリングクロックＳＰｄの立上りタイミングでサンプリ
ングし、そのサンプル値に対応したデジタル信号ＤＳ（
第２図（ｓ）参照）をＰＩＤ制御器４に出力する。

次に、制御手段が、プロセス信号ＰＳ１からプロセス信
号ＰＳ２に入力信号を切り替えるために、サンプリング
クロックＳＰの１周期より長い切替信号５Ｌ１２（第２
図（ｉ）参照）を出力すると、この切替信号ＳＬよ２が
立ち上がっている期間で最初のサンプリングクロックＳ
Ｐｄを入力した時点で、フリップフロップ１４がセット
され、その出カイｎ号Ｓ４が論理Ｈレベルに立ち上がる
（第２図（ｊ）参照）。

この信号Ｓ４は、立上り遅延回路１６により、時間Ｔｌ
ｌだけ立上り端が遅延された状態の信号８４″に変換さ
れる（第２図（ｋ）参照）。このとき、信号Ｓ４がサン
プリングクロックＳＰｄの立上りタイミングで立ち上が
るので、信号Ｓ４’は、サンプリングクロックＳＰｄの
立ち下がりタイミングで立ち上がる。

したがって、フリップフロップ１８は、サンプリングク
ロックＳＰｄの立ち下がりタイミングでセットされるの
で、フリップフロップ１８から出力される切替信号ＳＬ
（第２図（、）参照）は、サンプリングクロックＳＰｄ
の立ち下がりタイミングで論理Ｌレベルから論理Ｈレベ
ルに立ち上がる。

これにより、切替装置１は、切替信号５ＬＬ２が出力さ
れてから最初のサンプリングクロックＳＰｄの立ち下が
りタイミングより、その切り替え動作を開始し、それか
ら時間Ｔ１２を経過した時点で、プロセス信号ＰＳ１か
らプロセス信号ＰＳ２への切り替え動作を終了する。

したがって、切替装置１の切替動作は、次のサンプリン
グクロックＳＰｄの立上りタイミングの直前に終了して
いるので、この切替動作中に切替袋ａｔから出力される
レベル０の信号は、アナログ／デジタル変換器２にサン
プリングされない。

その結果、アナログ／デジタル変換器２から出力される
デジタル信号Ｏ３は、プロセス信号ＰＳｌに対応するも
のからプロセス信号ＰＳ２に対応するものに連続的に変
化するので、Ｐ　Ｉ　Ｄ　ｆｆ１ｌＪ御器４の入力デー
タの精度が悪くなることが防止される。

また、この状態から、制御手段が、プロセス信号ＰＳ２
からプロセス信号ＰＳＩに入力信号を切り替えるために
、サンプリングクロックＳＰの１周期より長い切替信号
ＳＬ、□（第２図（１１）参照）を出力すると。

この切替信号ＳＬ２□が立ち上がっている期間で最初の
サンプリングクロックＳＰｄを入力した時点で、フリッ
プフロップ１５がセットされ、その出力信号Ｓ５が論理
Ｈレベルに立ち上がる（第２図（ｍ）参照）。

この信号Ｓ５は、立上り遅延回路１７により、時間Ｔｌ
ｌだけ立上り端が遅延された状態の信号Ｓ５’に変換さ
れるので（第２図（ｎ）参照）、信号Ｓ５’は、信号Ｓ
４と同様に、サンプリングクロックＳＰｄの立ち下がり
タイミングで立ち上がる。

したがって、フリップフロップ１８は、サンプリングク
ロックＳＰｄの立ち下がりタイミングでリセットされる
ので、フリップフロップ１８から出力される切替信号Ｓ
Ｌは、サンプリングクロックＳＰｄの立ち下がりタイミ
ングで論理１ルベルから論理Ｌレベルに立ち下がる。

これにより、切替装置１は、この場合も、切替信号ＳＬ
２．が出力されてから最初のサンプリングクロックＳＰ
ｄの立ち下がりタイミングよりその切り替え動作を開始
し、それから時間Ｔ１２を経過した時点で、プロセス信
号ＰＳ２からプロセス信号ＰＳ１への切り替え動作を終
了する。

したがって、この場合にも、切替装置１の切替動作は、
次のサンプリングクロックＳＰｄの立Ｌリタイミングの
直前に終了しているので、この切替動作中に切替装置ｔ
から出力されるレベル０の信号は、アナログ／デジタル
変換器２にサンプリングされない。

その結果、アナログ／デジタル変換器２から出力される
デジタル信号Ｏ３は、プロセス信号ＰＳ２に対応するも
のからプロセス信号ＰＳ１に対応するものに連続的に変
化するので、ＰＩＤ制御器４の入力データの精度が悪く
なることが防止される。

そして、このデータ入力装置によるデータ入力を終了す
るとき、制御手段は、サンプリングクロックＳＰの１周
期より長いパルス幅のストップパルスＰＰを出力する（
第２図（ｅ）参照）。

これにより、アンド回路１２が動作可能な状態となり、
それにより、アンド回路１２からは１つのクロックＳＰ
′が信号Ｓ２にあられれる（第２図（ｆ）参照）。

それによって、信号Ｓ２の立上りタイミングでフリップ
フロップ１３がセットされ、信号Ｓ３が立下がるので、
アンド回路１０が動作不能な状態になり、それ以降、ア
ンド回路１０からのサンプリングクロツクＳＰｄの出力
が停止し、アナログ／デジタル変換器２の変換動作が終
了する。

このようにして、本実施例では、切替装置１の切替動作
が、アナログ／デジタル変換器２のサンプリングタイミ
ングをはずれて行なわれるので、切替装置１の切替動作
中の不安定な信号がアナログ／デジタル変換器２でサン
プリングされることが防止され、それによって、入力信
号の精度が悪くなることが防止される。

ところで、上述した実施例では、アナログ／デジタル変
換器の変換データをＰＩＤ制御器に入力しているが、こ
の変換データをデータ収集装置に入力するような場合に
も、同様にして本発明を適用できる。

［発明の効果］ 以上のように、本発明によれば、複数のアナログ信号の
切替信号をアナログ／デジタル変換手段のサンプリング
クロックに同期させるとともに。

その切替信号の出力タイミングをアナログ／デジタル変
換手段の入力信号サンプリングタイミングからずらす切
替同期手段を備えているので、複数のアナログ信号の切
り替え動作が、アナログ／デジタル変換器のサンプリン
グタイミングからずれたタイミングで行なわれ、その結
果、切替動作中の不安定な信号のサンプリングを防止で
き、入力データの精度を向上できるという効果を得る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるデータ入力装置を示
すブロック図、第２図は第１図の装置の動作を説明する
ための波形図、第３図は従来装置を例示したブロック図
、第４図は第３図の装置の動作を説明するための波形図
である。 ｌ・・・切替装置、２・・・アナログ／デジタル変換器
、３・・・クロック変換器、１０，１１，１２・・・ア
ンド回路、１３、１８・・・ＳＲ型のフリップフロップ
、１４．１５・・・Ｄ型のフリップフロップ、１６．１
７・・・立上り遅延回路、ｒＮＶ・・・インバータ。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 複数のアナログ入力信号を切り替えてアナログ／デジタ
   ル変換手段に入力し、そのアナログｌデジタル変換手段
   の変換結果を入力データとして出力するデータ入力装置
   において、前記アナログ信号の切替信号を前記アナログ
   ／デジタル変換手段のサンプリングクロックに同期させ
   るとともに、その切替信号の出力タイミングを前記アナ
   ログ／デジタル変換手段の入力信号サンプリングタイミ
   ングからずらす切替同期手段を備えたことを特徴とする
   データ入力装置。