JPH0429159B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は複数個のレジスタを縦続接続してなる
シフトレジスタに関する。

シフトレジスタは一般に直列に軸送される情報
を初段のレジスタが受けて、これを所定のタイミ
ングで順次後段のレジスタへ移送するためのもの
で、例えば直列−並列変換回路遅延回路、カウン
タ回路、あるいはタイミング制御回路等に使用さ
れている。かかるシフトレジスタを構成する要素
としては、レジスタとして例えばフリツプ・フロ
ツプ素子が、またシフト制御として例えばクロツ
ク信号が用いられている。

従来は第１図に示すように、例えば４ビツトシ
フトレジスタは４個のフリツプ・フロツプ１〜４
が縦続接続され、初段のフリツプ・フロツプ１に
は入力端子（IN）からデータが入力され、これ
はクロツクφ，によつて順次後段のフリツプ・
フロツプへ転送され出力端子（OUT）から出力
される。尚、直列に転送されてきた４ビツトの情
報を並列に出力する時には端子５〜８が用いられ
る。情報の入力タイミングおよび出力タイミング
の制御はクロツク信号で行なわれるが、第１図の
ように互いに位相の異なるクロツク信号φ，に
よつて制御するものと、単に１個のクロツク信号
φのみによつて制御するものとあるが、シフト動
作の確実性および制御の容易性の面から第１図の
ように２相制御を用いるのが有効である。２相制
御の場合には、クロツクφは奇数段のフリツプ・
フロツプを、又クロツクは偶数段のフリツプ・
フロツプを制御するように構成されている。勿
論、２相以上のクロツク制御も可能である。

第１図のＦ／Ｆの内部構成例を第２図に示す。

第５図に第１図の回路の動作を示す。データ
〜が入力端子に印加され、出力端子OUT５〜
８にクロツクに応じてシフトされることがわか
る。

しかしながら、例え２相制御を行なつたとして
も、シフトレジスタに入力される情報の転送速度
を初段のフリツプ・フロツプ１に供給されるクロ
ツクφの周波数より高速化することはできなかつ
た。即ち、クロツク１周期内に複数の情報を入力
したとしても、フリツプ・フロツプに確実にセツ
トされるのは１個の情報だけであり、他の情報は
受けつけられないからである。従つて、情報転送
速度がシフトレジスタのクロツク周波数によつて
制限されることが、従来の大きな欠点であつた。
確かにクロツク周波数を高くすれば高速転送は可
能になるが、高周波クロツクを作り出す回路やそ
のクロツクに追随できるフリツプ・フロツプを作
ることが困難であり、かつまたコストメリツトが
損われることも事実である。

本発明はクロツク周波数を高くすることなく入
力される情報の転送速度を高速化できる新規なシ
フトレジスタを提供することを目的とする。

従つて本発明のシフトレジスタは第１のクロツ
クで制御される複数の直列接続されたレジスタ群
と、これと位相の異なる第２のクロツクで制御さ
れる複数の直列接続されたレジスタ群を有し、こ
れら２種類のレジスタ群の各初段のレジスタに入
力情報を共通に供給するようにしたことを特徴と
する。

本発明によれば、２種類のレジスタ群の各初段
のレジスタに情報が共通に与えられるものの、
夫々に供給されるクロツクの位相が異なつている
ため、入力される情報は自動的に選択されて初段
のレジスタに設定される。とくに、２相クロツク
φ，の場合は、奇数番目の情報と偶数番目の情
報とが２種類のレジスタ群に分離されて夫々セツ
トされる。従つて、クロツク周波数を高くするこ
となく、約２倍の速度でシフトレジスタに情報を
供給することができる。しかも各レジスタは従来
と同様の回路構成でよく、とくに高速用に改良さ
れることは必ずしも必要ではない。

尚、勿論２相クロツク以外にに３相や４相等多
相クロツクを使用しても、その相数分だけレジス
タ群を用意し、各群の初段に共通に情報を供給す
るように構成しておくことにより、同様の効果が
得られることは明らかである。しかも、このよう
に多相クロツクになればなる程、本発明による効
果は顕著になつてくる。

以下に図面を参照して本発明の実施例を詳しく
説明する。

第３図は２相シフトレジスタのブロツク図であ
る。

同図において、データー入力端子（IN）１１
はフリツプ・フロツプ１２と１３との入力端に共
通に接続され、フリツプ・フロツプ１２の出力は
フリツプ・フロツプ１４の入力に接続され、フリ
ツプ・フロツプ１３の出力はフリツプ・フロツプ
１５の入力に接続される。

第１のレジスタ群を構成するフリツプ・フロツ
プ１２と１４にはクロツク入力端子１６からクロ
ツクφが共通に供給され、第２のレジスタ群を構
成するフリツプ・フロツプ１３と１５にはクロツ
ク入力端子１７から逆相クロツクが共通に供給
される。各フリツプ・フロツプ１２，１３，１
４，１５の出力はデーター出力端子１８，１９，
２０，２１から夫々並列に取り出される。

第２図の回路動作を第６図のタイミング図を参
照して説明する。互いに逆相になつているクロツ
クφ，が端子１６と端子１７より入力され、デ
ータ〜（情報）が入力端子（IN）１１から
第６図のように入力される。各フリツプ・フロツ
プはクロツクの立下りでデータを入力するものと
する。入力されたデータはが入るとフリツプ・
フロツプ１３，１５側がシフトされ、φが入ると
フリツプ・フロツプ１２，１４側がシフトされ
る。このとき出力端子１８〜２１に出力されるデ
ータとしてはが入ると出力端子１９，２１に出
力があるが、これだけでは出力端子１８，２０が
前のデータを残したフリツプ・フロツプ１２，１
４を出力しているためデータが異なるものとな
る。そこで次にφを入れて次のデータをフリツ
プ・フロツプ１２，１４にシフトすることで入力
されたデータがそのまま出力端子１８〜２１へ順
番に並ぶことになる。

以上のようにとφをペアで動作させなければ
出力端子１８〜２１へは正常に出力されないこと
になるが、同時にはφの反転なので１クロツク
で２個のデータがシフトされたことになる。

この結果、期間Ｔで転送されてきた４ビツトの
データは端子１８〜２１から夫々並列に転送され
る。すなわち、わずかクロツク1.5周期で４ビツ
トものデータをシフトレジスタへセツトすること
ができ、クロツク周波数を高めることなく、入力
端子（IN）に入力されるデータの転送速度を高
速化することができる。

尚、この例では入力される最初のデータがクロ
ツクと同期して取り込まれるである。

次に第４図を参照して本発明の実施例について
示す。本回路は、データ入力が必ずしも先にの
クロツクでシフトされない場合を想定したもので
ある。データーは入力端子（IN）からフリツ
プ・フロツプ３１と３２に共通に入力され、フリ
ツプ・フロツプ３２の出力はフリツプ・フロツプ
３４に接続して、第１相シフトレジスタを構成
し、フリツプ・フロツプ３１の出力はフリツプ・
フロツプ３３に接続し、フリツプ・フロツプ３３
の出力はフリツプ・フロツプ３５に接続し、第２
相シフトレジスタを構成する。

フリツプ・フロツプ３２と３４の入力にはクロ
ツクφが供給され、フリツプ・フロツプ３１，３
３，３５の入力にはクロツクφが供給される。

各フリツプ・フロツプの出力は切り換え回路３
６〜３９へ接続され、切り換え回路では隣り合う
フリツプ・フロツプの出力の選択を制御信号３０
に応答して実行する。切り換え回路の出力は端子
４０〜４３から並列に取り出される。

したがつて、のクロツクから先にシフトされ
た場合とφのクロツクから先にシフトされた場合
で４ビツトのデータが入力されたときにフリツ
プ・フロツプ３５，３４，３３，３２の順序で入
るか、フリツプ・フロツプ３４，３３，３２，３
１の順序となる。

そこで出力する時点で制御信号３０によりフリ
ツプ・フロツプ３５，３４，３３，３２の順で出
力を得るか、フリツプ・フロツプ３４，３３，３
２，３１の順で出力を得るかを選択する。またこ
の時点で出力端子４０〜４３にはシフトされたデ
ータが正常に出力されることになる。

第４図の回路におけるタイミング図は第７図に
示す。最初のデータはのクロツクから先にデー
タを入力した例であり、２つめのデータはφのク
ロツクから先にデータを入力した例である。

データ，，，はフリツプ・フロツプ３
１に、フリツプ・フロツプ３２にが，φの
クロツクの順に入り、その後のクロツク入力でデ
ータはフリツプ・フロツプ３５、データはフ
リツプ・フロツプ３４、データはフリツプ・フ
ロツプ３３、データはフリツプ・フロツプ３２
に入り、その時点で制御信号をフリツプ・フロツ
プ３２〜３５を順に選択する方向にしておくと出
力端子４３〜４０に順に〜のデータが得られ
る。

次にデータ，，，はフリツプ・フロツ
プ３２に、フリツプ・フロツプ３１にがφ，
φのクロツクの順に入り、その後のクロツク入力
でデータはフリツプ・フロツプ３４、データ
はフリツプ・フロツプ３３、データはフリツ
プ・フロツプ３２、データはフリツプ・フロツ
プ３１に入り、その時点で制御信号をフリツプ・
フロツプ３１〜３４を順に選択する方向にしてお
くと出力端子４３〜４０に順に〜のデータが
得られる。

尚、レジスタの段数およびレジスタ群の個数は
任意に設定することができ、かつシフトレジスタ
からの出力の取り出し方も任意に変更することが
できる。

【図面の簡単な説明】

第１図は従来の２相シフトレジスタのブロツク
図、第２図はフリツプ・フロツプの構成例を示す
ブロツク図、第３図は他の従来のシフトレジスタ
のブロツク図、第４図は本発明の実施例のブロツ
ク図、第５図は第１図の回路の動作を示す図、第
６図は第３図の回路の動作を示す図、第７図は第
４図の回路の動作を示す図である。 １１……データ入力端子、１〜４，１２〜１
５，３１〜３５……フリツプ・フロツプ、φ，
……クロツク、５〜８，１８〜２１，４０〜４３
……データ出力端子、３６〜３９……切り換え回
路。

Claims (1)

【特許請求の範囲】
1. １ 第１のクロツクで制御される縦続接続された
   複数Ｎのレジスタ段を有する第１のレジスタ群
   と、該第１のクロツクとは位相の異なる第２のク
   ロツクで制御される縦続接続された複数Ｎ＋１の
   レジスタ段を有する第２のレジスタ群と、前記第
   １及び第２のレジスタ群の各初段のレジスタ段に
   共通に情報を入力する手段と、それぞれが第１及
   び第２のレジスタ群の対応するレジスタ段の出力
   を受け、制御信号に応答してそれらの一方を出力
   する複数2Nのスイツチであつて該スイツチは第
   １および第２の入力端子を有し、奇数Ｋ番目のス
   イツチは該第１のレジスタ群のＫ番目のレジスタ
   段の出力がその第２の入力端子に、該第２のレジ
   スタ群のＫ番目のレジスタ段の出力がその第１の
   入力端子に接続され、偶数Ｋ＋１番目のスイツチ
   は該第１のレジスタ群のＫ番目のレジスタ段の出
   力がその第１の入力端子に接続され、該第２のレ
   ジスタ段のＫ＋１番目のレジスタ段の出力がその
   第２の入力端子に接続され、該複数のスイツチは
   同時にそれぞれの第１の入力端子の信号を出力す
   るか、同時にそれぞれの第２の入力端子の信号を
   出力するかが制御されることを特徴とするシフト
   レジスタ。