JPH0786889A - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
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- JPH0786889A JPH0786889A JP22890693A JP22890693A JPH0786889A JP H0786889 A JPH0786889 A JP H0786889A JP 22890693 A JP22890693 A JP 22890693A JP 22890693 A JP22890693 A JP 22890693A JP H0786889 A JPH0786889 A JP H0786889A
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Abstract
(57)【要約】
【目的】遅延回路を必要とせず、回路全体のゲート数を
削減し安定した動作が可能なパルス信号発生回路を提供
する。 【構成】クロック信号選択回路１で周期の異なる２つの
クロック信号ＣＬＫ1 ，ＣＬＫ2 のうちの一方を選択し
て分周回路２に入力する。分周回路２は入力されたクロ
ック信号を複数の異なる周期に分周する。第１のフリッ
プフロップ回路３のセット端子Ｓ1 には外部からのトリ
ガ信号ＴＲＧが入力される。第１及び第２のフリップフ
ロップ回路３，４の出力Ｐ1 及びＰ2 が共にクロック信
号選択回路１に入力されており、上記２つの出力Ｐ1 ，
Ｐ2 の反転に同期してクロック信号が切り換えられる。
よって、異なる２つのクロック信号ＣＬＫ1 ，ＣＬＫ2
にそれぞれ同期したパルス信号出力Ｐ1 ，Ｐ2 を連続し
て１パルスだけ出力することができる。
削減し安定した動作が可能なパルス信号発生回路を提供
する。 【構成】クロック信号選択回路１で周期の異なる２つの
クロック信号ＣＬＫ1 ，ＣＬＫ2 のうちの一方を選択し
て分周回路２に入力する。分周回路２は入力されたクロ
ック信号を複数の異なる周期に分周する。第１のフリッ
プフロップ回路３のセット端子Ｓ1 には外部からのトリ
ガ信号ＴＲＧが入力される。第１及び第２のフリップフ
ロップ回路３，４の出力Ｐ1 及びＰ2 が共にクロック信
号選択回路１に入力されており、上記２つの出力Ｐ1 ，
Ｐ2 の反転に同期してクロック信号が切り換えられる。
よって、異なる２つのクロック信号ＣＬＫ1 ，ＣＬＫ2
にそれぞれ同期したパルス信号出力Ｐ1 ，Ｐ2 を連続し
て１パルスだけ出力することができる。
Description
【０００１】
【産業上の利用分野】本発明は、外部からのトリガ信号
によって２つの異なる周期のクロック信号に各々同期し
パルス幅の異なる２つのパルス信号を１パルスだけ連続
して出力するパルス信号発生回路に関するものである。
によって２つの異なる周期のクロック信号に各々同期し
パルス幅の異なる２つのパルス信号を１パルスだけ連続
して出力するパルス信号発生回路に関するものである。
【０００２】
【従来の技術】従来より、外部からのトリガ信号によっ
て２つの異なる周期のクロック信号に各々同期しパルス
幅の異なる２つのパルス信号を１パルスだけ連続して出
力するパルス信号発生回路として、図５に示すようなも
のがある。このパルス信号発生回路は、外部からのトリ
ガ信号ＴＲＧが第１のフリップフロップ回路３のセット
端子Ｓ1 に入力されて出力Ｐ1 がＨレベルになると、ク
ロック信号選択回路１に入力されている周期の異なる２
つのクロック信号ＣＬＫ1 ，ＣＬＫ2 のうちクロック信
号ＣＬＫ1 を選択してカウンタ６に出力し、カウンタ６
においてクロック信号ＣＬＫ1 のパルス数を所定のカウ
ント数に達するまでカウントしてその期間Ｔ1 中は第１
のフリップフロップ回路３の出力Ｐ1 をＨレベルに保持
するとともに第２のフリップフロップ回路４の出力Ｐ2
をＬレベルに保持し（図６参照）、カウンタ６で所定の
パルス数をカウントして上記期間Ｔ1 が終了したら第１
のフリップフリップ回路３をリセットして出力Ｐ1 をＬ
レベルに切り換えるとともに第２のフリップフロップ回
路４をセットして出力Ｐ2 をＨレベルに切り換え、さら
にクロック信号選択回路１によって選択するクロック信
号をクロック信号ＣＬＫ2 に切り換えるとともにカウン
タ６をリセットし、再びカウンタ６においてクロック信
号ＣＬＫ2 のパルス数を所定の数に達するまでカウント
してその期間Ｔ 2 中は第１のフリップフロップ回路３の
出力Ｐ1 をＬレベルに保持するとともに第２のフリップ
フロップ回路４の出力Ｐ2 をＨレベルに保持し（図６参
照）、カウンタ６で所定のパルス数をカウントして上記
期間Ｔ2 が終了したら第２のフリップフリップ回路４を
リセットして出力Ｐ2 をＬレベルに切り換えることによ
って、パルス幅の異なる２つのパルス信号を１パルスだ
け連続して出力するものである。
て２つの異なる周期のクロック信号に各々同期しパルス
幅の異なる２つのパルス信号を１パルスだけ連続して出
力するパルス信号発生回路として、図５に示すようなも
のがある。このパルス信号発生回路は、外部からのトリ
ガ信号ＴＲＧが第１のフリップフロップ回路３のセット
端子Ｓ1 に入力されて出力Ｐ1 がＨレベルになると、ク
ロック信号選択回路１に入力されている周期の異なる２
つのクロック信号ＣＬＫ1 ，ＣＬＫ2 のうちクロック信
号ＣＬＫ1 を選択してカウンタ６に出力し、カウンタ６
においてクロック信号ＣＬＫ1 のパルス数を所定のカウ
ント数に達するまでカウントしてその期間Ｔ1 中は第１
のフリップフロップ回路３の出力Ｐ1 をＨレベルに保持
するとともに第２のフリップフロップ回路４の出力Ｐ2
をＬレベルに保持し（図６参照）、カウンタ６で所定の
パルス数をカウントして上記期間Ｔ1 が終了したら第１
のフリップフリップ回路３をリセットして出力Ｐ1 をＬ
レベルに切り換えるとともに第２のフリップフロップ回
路４をセットして出力Ｐ2 をＨレベルに切り換え、さら
にクロック信号選択回路１によって選択するクロック信
号をクロック信号ＣＬＫ2 に切り換えるとともにカウン
タ６をリセットし、再びカウンタ６においてクロック信
号ＣＬＫ2 のパルス数を所定の数に達するまでカウント
してその期間Ｔ 2 中は第１のフリップフロップ回路３の
出力Ｐ1 をＬレベルに保持するとともに第２のフリップ
フロップ回路４の出力Ｐ2 をＨレベルに保持し（図６参
照）、カウンタ６で所定のパルス数をカウントして上記
期間Ｔ2 が終了したら第２のフリップフリップ回路４を
リセットして出力Ｐ2 をＬレベルに切り換えることによ
って、パルス幅の異なる２つのパルス信号を１パルスだ
け連続して出力するものである。
【０００３】
【発明が解決しようとする課題】上記従来構成において
は、期間Ｔ1 から期間Ｔ2 に切り換わるときにカウンタ
６をリセットする必要があるが、カウンタ６のリセット
よりも先に第２のフリップフロップ回路４がセットされ
て出力Ｐ2 がＨレベルになってしまうと、その後のカウ
ンタ６のリセットによって、第２のフリップフロップ回
路４もまたリセットされてしまい、所定の安定した出力
Ｐ2 が得られないという問題がある。
は、期間Ｔ1 から期間Ｔ2 に切り換わるときにカウンタ
６をリセットする必要があるが、カウンタ６のリセット
よりも先に第２のフリップフロップ回路４がセットされ
て出力Ｐ2 がＨレベルになってしまうと、その後のカウ
ンタ６のリセットによって、第２のフリップフロップ回
路４もまたリセットされてしまい、所定の安定した出力
Ｐ2 が得られないという問題がある。
【０００４】上記問題に対して、図５に示す従来例にお
いては、カウンタ６から第２のフリップフロップ回路４
のセット端子Ｓ2 へ出力されるセット信号を遅延回路７
で遅延させることによって、第２のフリップフロップ回
路４がセットされるタイミングを遅らせ、カウンタ６が
確実にリセットされた後に第２のフリップフロップ回路
４がセットされるようにしている。
いては、カウンタ６から第２のフリップフロップ回路４
のセット端子Ｓ2 へ出力されるセット信号を遅延回路７
で遅延させることによって、第２のフリップフロップ回
路４がセットされるタイミングを遅らせ、カウンタ６が
確実にリセットされた後に第２のフリップフロップ回路
４がセットされるようにしている。
【０００５】しかし、上記遅延回路７を構成する複数の
遅延素子は、遅延時間があまり正確ではないために多数
の遅延素子を必要とし、そのためにパルス信号発生回路
全体のゲート数が大幅に増加してしまい、ＩＣ化する場
合にもチップサイズが大きくなったりコストアップにつ
ながるという問題がある。本発明は上記問題に鑑みてな
されたものであり、遅延回路を必要とせず、回路全体の
ゲート数を削減し安定した動作が可能なパルス信号発生
回路の提供を目的とする。
遅延素子は、遅延時間があまり正確ではないために多数
の遅延素子を必要とし、そのためにパルス信号発生回路
全体のゲート数が大幅に増加してしまい、ＩＣ化する場
合にもチップサイズが大きくなったりコストアップにつ
ながるという問題がある。本発明は上記問題に鑑みてな
されたものであり、遅延回路を必要とせず、回路全体の
ゲート数を削減し安定した動作が可能なパルス信号発生
回路の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、外部からのトリガ信号によって２つの異
なる周期のクロック信号に各々同期しパルス幅の異なる
２つのパルス信号を１パルスだけ連続して出力するパル
ス信号発生回路において、外部トリガ信号によって周期
の異なる２つのクロック信号の一方を選択して出力する
クロック信号選択部と、選択されたクロック信号を段階
的に複数の異なる周期に分周する分周回路と、上記分周
回路で分周されたクロック信号がリセット端子に入力さ
れ外部トリガ信号がセット端子に入力される第１のフリ
ップフロップ回路と、上記第１のフリップフロップ回路
のリセット端子に入力される分周されたクロック信号が
セット端子に入力され上記分周回路で分周され第１のフ
リップフロップ回路のリセット端子に入力されるクロッ
ク信号よりも前段で分周された周期の短いクロック信号
がリセット端子に入力される第２のフリップフロップ回
路とを備え、第１及び第２のフリップフロップ回路から
出力信号を取り出し、上記クロック信号選択部は第１の
フリップフロップ回路の出力と第２のフリップフロップ
回路の出力との反転に同期してクロック信号を切り換え
ることを特徴とする。
成するために、外部からのトリガ信号によって２つの異
なる周期のクロック信号に各々同期しパルス幅の異なる
２つのパルス信号を１パルスだけ連続して出力するパル
ス信号発生回路において、外部トリガ信号によって周期
の異なる２つのクロック信号の一方を選択して出力する
クロック信号選択部と、選択されたクロック信号を段階
的に複数の異なる周期に分周する分周回路と、上記分周
回路で分周されたクロック信号がリセット端子に入力さ
れ外部トリガ信号がセット端子に入力される第１のフリ
ップフロップ回路と、上記第１のフリップフロップ回路
のリセット端子に入力される分周されたクロック信号が
セット端子に入力され上記分周回路で分周され第１のフ
リップフロップ回路のリセット端子に入力されるクロッ
ク信号よりも前段で分周された周期の短いクロック信号
がリセット端子に入力される第２のフリップフロップ回
路とを備え、第１及び第２のフリップフロップ回路から
出力信号を取り出し、上記クロック信号選択部は第１の
フリップフロップ回路の出力と第２のフリップフロップ
回路の出力との反転に同期してクロック信号を切り換え
ることを特徴とする。
【０００７】
【作用】本発明の構成では、外部からのトリガ信号によ
って２つの異なる周期のクロック信号に各々同期しパル
ス幅の異なる２つのパルス信号を１パルスだけ連続して
出力するパルス信号発生回路において、外部トリガ信号
によって周期の異なる２つのクロック信号の一方を選択
して出力するクロック信号選択部と、選択されたクロッ
ク信号を段階的に複数の異なる周期に分周する分周回路
と、上記分周回路で分周されたクロック信号がリセット
端子に入力され外部トリガ信号がセット端子に入力され
る第１のフリップフロップ回路と、上記第１のフリップ
フロップ回路のリセット端子に入力される分周されたク
ロック信号がセット端子に入力され上記分周回路で分周
され第１のフリップフロップ回路のリセット端子に入力
されるクロック信号よりも前段で分周された周期の短い
クロック信号がリセット端子に入力される第２のフリッ
プフロップ回路とを備え、第１及び第２のフリップフロ
ップ回路から出力信号を取り出し、上記クロック信号選
択部は第１のフリップフロップ回路の出力と第２のフリ
ップフロップ回路の出力との反転に同期してクロック信
号を切り換えるようにしたので、外部からのトリガ信号
が入力されてから第１のフリップフロップ回路のリセッ
ト端子に分周されたクロック信号が入力されるまでの期
間に第１のフリップフロップ回路から出力されるパルス
信号と、第１のフリップフロップ回路のリセット端子に
分周されたクロック信号が入力されて第１のフリップフ
ロップ回路の出力と第２のフリップフロップ回路の出力
とが反転してから第２のフリップフロップ回路に第１の
フリップフロップ回路のリセット端子に上記分周された
クロック信号よりも前段で分周されたクロック信号が入
力されるまでの期間に第２のフリップフロップ回路から
出力されるパルス信号とで、カウンタを使わずにパルス
幅の異なる連続したパルス信号を形成することができ、
カウンタを使わないためにカウンタのリセットに伴うタ
イミング調整用の遅延素子が不必要となり、回路のゲー
ト数を減少させることができて安定した動作が可能とな
る。
って２つの異なる周期のクロック信号に各々同期しパル
ス幅の異なる２つのパルス信号を１パルスだけ連続して
出力するパルス信号発生回路において、外部トリガ信号
によって周期の異なる２つのクロック信号の一方を選択
して出力するクロック信号選択部と、選択されたクロッ
ク信号を段階的に複数の異なる周期に分周する分周回路
と、上記分周回路で分周されたクロック信号がリセット
端子に入力され外部トリガ信号がセット端子に入力され
る第１のフリップフロップ回路と、上記第１のフリップ
フロップ回路のリセット端子に入力される分周されたク
ロック信号がセット端子に入力され上記分周回路で分周
され第１のフリップフロップ回路のリセット端子に入力
されるクロック信号よりも前段で分周された周期の短い
クロック信号がリセット端子に入力される第２のフリッ
プフロップ回路とを備え、第１及び第２のフリップフロ
ップ回路から出力信号を取り出し、上記クロック信号選
択部は第１のフリップフロップ回路の出力と第２のフリ
ップフロップ回路の出力との反転に同期してクロック信
号を切り換えるようにしたので、外部からのトリガ信号
が入力されてから第１のフリップフロップ回路のリセッ
ト端子に分周されたクロック信号が入力されるまでの期
間に第１のフリップフロップ回路から出力されるパルス
信号と、第１のフリップフロップ回路のリセット端子に
分周されたクロック信号が入力されて第１のフリップフ
ロップ回路の出力と第２のフリップフロップ回路の出力
とが反転してから第２のフリップフロップ回路に第１の
フリップフロップ回路のリセット端子に上記分周された
クロック信号よりも前段で分周されたクロック信号が入
力されるまでの期間に第２のフリップフロップ回路から
出力されるパルス信号とで、カウンタを使わずにパルス
幅の異なる連続したパルス信号を形成することができ、
カウンタを使わないためにカウンタのリセットに伴うタ
イミング調整用の遅延素子が不必要となり、回路のゲー
ト数を減少させることができて安定した動作が可能とな
る。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本実施例のパルス信号発生回路の概略ブ
ロック図を示すものである。図１に示すように、本実施
例のパルス信号発生回路は、クロック信号選択回路１、
分周回路２、第１のフリップフロップ回路３及び第２の
フリップフロップ回路４から構成されている。
明する。図１は本実施例のパルス信号発生回路の概略ブ
ロック図を示すものである。図１に示すように、本実施
例のパルス信号発生回路は、クロック信号選択回路１、
分周回路２、第１のフリップフロップ回路３及び第２の
フリップフロップ回路４から構成されている。
【０００９】クロック信号選択回路１には周期の異なる
２つのクロック信号ＣＬＫ1 ，ＣＬＫ2 が入力されてお
り、このクロック信号選択回路１で選択した方のクロッ
ク信号ＣＬＫが分周回路２に入力される。分周回路２
は、図２（ｂ）のタイムチャートに示すように、入力さ
れたクロック信号ＣＬＫを複数の異なる周期に分周し
（本実施例では７段階）、図２（ａ）に示すように各段
階毎に分周されたクロック信号出力ＯＵＴ1 〜ＯＵＴ7
を取り出せるようになっている。
２つのクロック信号ＣＬＫ1 ，ＣＬＫ2 が入力されてお
り、このクロック信号選択回路１で選択した方のクロッ
ク信号ＣＬＫが分周回路２に入力される。分周回路２
は、図２（ｂ）のタイムチャートに示すように、入力さ
れたクロック信号ＣＬＫを複数の異なる周期に分周し
（本実施例では７段階）、図２（ａ）に示すように各段
階毎に分周されたクロック信号出力ＯＵＴ1 〜ＯＵＴ7
を取り出せるようになっている。
【００１０】また、第１のフリップフロップ回路３のセ
ット端子Ｓ1 には外部からのトリガ信号ＴＲＧが入力さ
れ、リセット端子Ｒ1 には分周回路２で分周されたクロ
ック信号出力ＯＵＴ7 が入力される。一方、第２のフリ
ップフロップ回路４は、そのセット端子Ｓ2 に第１のフ
リップフロップ回路３のリセット端子Ｒ1 に入力された
上記クロック信号出力ＯＵＴ7 が入力されるとともに、
上記クロック信号出力ＯＵＴ7 よりも前段で分周されク
ロック信号出力ＯＵＴ7 よりも周期の短いクロック信号
出力ＯＵＴ3 がリセット端子Ｒ2 に入力されている。さ
らに、第１及び第２のフリップフロップ回路３，４の出
力Ｐ1 及びＰ2 が共にクロック信号選択回路１に入力さ
れており、上記２つの出力Ｐ1 ，Ｐ2 によって選択する
クロック信号ＣＬＫが切り換えられるのである。
ット端子Ｓ1 には外部からのトリガ信号ＴＲＧが入力さ
れ、リセット端子Ｒ1 には分周回路２で分周されたクロ
ック信号出力ＯＵＴ7 が入力される。一方、第２のフリ
ップフロップ回路４は、そのセット端子Ｓ2 に第１のフ
リップフロップ回路３のリセット端子Ｒ1 に入力された
上記クロック信号出力ＯＵＴ7 が入力されるとともに、
上記クロック信号出力ＯＵＴ7 よりも前段で分周されク
ロック信号出力ＯＵＴ7 よりも周期の短いクロック信号
出力ＯＵＴ3 がリセット端子Ｒ2 に入力されている。さ
らに、第１及び第２のフリップフロップ回路３，４の出
力Ｐ1 及びＰ2 が共にクロック信号選択回路１に入力さ
れており、上記２つの出力Ｐ1 ，Ｐ2 によって選択する
クロック信号ＣＬＫが切り換えられるのである。
【００１１】図３に本実施例の具体回路の回路構成図を
示し、図４のタイムチャートによりその回路動作を説明
する。まず、図４に示すようにトリガ信号ＴＲＧが入力
されるまでは、クロック信号選択回路１からはクロック
信号は出力されず、また出力Ｐ1 及びＰ2 はＬレベルで
ある。ここで、外部からトリガ信号ＴＲＧが入力されて
Ｈレベルになると第１のフリップフロップ回路３のセッ
ト入力Ｓ1 もＨレベルとなって出力Ｐ1 がＨレベルに切
り換わる。このとき、分周回路２を構成するＤフリップ
フロップ５1 〜５8 もそれぞれリセットされる。出力Ｐ
1 がＨレベルになるとクロック信号選択回路１において
クロック信号ＣＬＫ1 が選択されてクロック信号ＣＬＫ
として出力される。それと同時に分周回路２を構成する
各Ｄフリップフロップ５1 〜５8が動作を開始する。
示し、図４のタイムチャートによりその回路動作を説明
する。まず、図４に示すようにトリガ信号ＴＲＧが入力
されるまでは、クロック信号選択回路１からはクロック
信号は出力されず、また出力Ｐ1 及びＰ2 はＬレベルで
ある。ここで、外部からトリガ信号ＴＲＧが入力されて
Ｈレベルになると第１のフリップフロップ回路３のセッ
ト入力Ｓ1 もＨレベルとなって出力Ｐ1 がＨレベルに切
り換わる。このとき、分周回路２を構成するＤフリップ
フロップ５1 〜５8 もそれぞれリセットされる。出力Ｐ
1 がＨレベルになるとクロック信号選択回路１において
クロック信号ＣＬＫ1 が選択されてクロック信号ＣＬＫ
として出力される。それと同時に分周回路２を構成する
各Ｄフリップフロップ５1 〜５8が動作を開始する。
【００１２】そして、クロック信号ＣＬＫ（すなわちク
ロック信号ＣＬＫ1 ）のクロックパルスが最初の立ち上
がりから２の（７−１）乗すなわち２の６乗番目のクロ
ックパルスの立ち上がり時に７段目のＤフリップフロッ
プ５7 のクロック信号出力ＯＵＴ7 がＨレベルに切り換
わると出力Ｐ1 がＬレベルになる。このとき、６段目以
前のＤフリップフロップ５1 〜５6 のクロック信号出力
ＯＵＴ1 〜ＯＵＴ６は、７段目のＤフリップフロップ５
7 のクロック信号出力ＯＵＴ7 とは逆にＬレベルに立ち
下がる（図２（ｂ）参照）。
ロック信号ＣＬＫ1 ）のクロックパルスが最初の立ち上
がりから２の（７−１）乗すなわち２の６乗番目のクロ
ックパルスの立ち上がり時に７段目のＤフリップフロッ
プ５7 のクロック信号出力ＯＵＴ7 がＨレベルに切り換
わると出力Ｐ1 がＬレベルになる。このとき、６段目以
前のＤフリップフロップ５1 〜５6 のクロック信号出力
ＯＵＴ1 〜ＯＵＴ６は、７段目のＤフリップフロップ５
7 のクロック信号出力ＯＵＴ7 とは逆にＬレベルに立ち
下がる（図２（ｂ）参照）。
【００１３】ここで、３段目のＤフリップフロップ５3
のクロック信号出力ＯＵＴ3 は、第２のフリップフロッ
プ回路４のリセット端子Ｒ2 とクロック信号選択回路１
とに入力されており、さらに７段目のＤフリップフロッ
プ５7 のクロック信号出力ＯＵＴ7 が第２のフリップフ
ロップ回路４のセット端子Ｓ2 に入力されている。した
がって、出力Ｐ1 がＬレベルに切り換わることによって
出力Ｐ2 がＨレベルに切り換わるとともに、クロック信
号選択回路１で選択されるクロック信号ＣＬＫもクロッ
ク信号ＣＬＫ2 に切り換わる。
のクロック信号出力ＯＵＴ3 は、第２のフリップフロッ
プ回路４のリセット端子Ｒ2 とクロック信号選択回路１
とに入力されており、さらに７段目のＤフリップフロッ
プ５7 のクロック信号出力ＯＵＴ7 が第２のフリップフ
ロップ回路４のセット端子Ｓ2 に入力されている。した
がって、出力Ｐ1 がＬレベルに切り換わることによって
出力Ｐ2 がＨレベルに切り換わるとともに、クロック信
号選択回路１で選択されるクロック信号ＣＬＫもクロッ
ク信号ＣＬＫ2 に切り換わる。
【００１４】次に、分周回路２にはクロック信号ＣＬＫ
2 が入力され、クロック信号ＣＬＫ（すなわちクロック
信号ＣＬＫ2 ）のクロックパルスが最初の立ち上がりか
ら２の（３−１）乗すなわち２の２乗番目のクロックパ
ルスの立ち上がり時に３段目のＤフリップフロップ５3
のクロック信号出力ＯＵＴ3 がＨレベルに切り換わると
出力Ｐ1 がＬレベルに切り換わる。出力Ｐ1 及びＰ2 が
共にＬレベルになるとクロック信号選択回路１からはク
ロック信号が出力されなくなり、パルス信号発生回路の
動作は停止する。
2 が入力され、クロック信号ＣＬＫ（すなわちクロック
信号ＣＬＫ2 ）のクロックパルスが最初の立ち上がりか
ら２の（３−１）乗すなわち２の２乗番目のクロックパ
ルスの立ち上がり時に３段目のＤフリップフロップ５3
のクロック信号出力ＯＵＴ3 がＨレベルに切り換わると
出力Ｐ1 がＬレベルに切り換わる。出力Ｐ1 及びＰ2 が
共にＬレベルになるとクロック信号選択回路１からはク
ロック信号が出力されなくなり、パルス信号発生回路の
動作は停止する。
【００１５】上記構成では、トリガ信号ＴＲＧが入力さ
れてからクロック信号ＣＬＫ1 によって７段目のＤフリ
ップフロップ５7 のクロック信号出力ＯＵＴ7 がＨレベ
ルに切り換わるまでの期間においては、出力Ｐ1 のみが
Ｈレベルとなり、出力Ｐ1 がＬレベルに切り換わると、
分周回路２に入力されるクロック信号ＣＬＫをクロック
信号ＣＬＫ2 に切り換わるとともに出力Ｐ2 がＨレベル
になり、クロック信号ＣＬＫ2 によって３段目のＤフリ
ップフロップ５3 のクロック信号出力ＯＵＴ3がＨレベ
ルに切り換わるまでの期間においては、出力Ｐ2 のみが
Ｈレベルとなる。そして、出力Ｐ2 がＬレベルとなれば
クロック信号選択回路１からのクロック信号の出力を停
止する。すなわち、トリガ信号ＴＲＧにより異なるパル
ス幅の出力Ｐ1 及びＰ2 を連続して１パルスずつ出力す
ることができるのである。
れてからクロック信号ＣＬＫ1 によって７段目のＤフリ
ップフロップ５7 のクロック信号出力ＯＵＴ7 がＨレベ
ルに切り換わるまでの期間においては、出力Ｐ1 のみが
Ｈレベルとなり、出力Ｐ1 がＬレベルに切り換わると、
分周回路２に入力されるクロック信号ＣＬＫをクロック
信号ＣＬＫ2 に切り換わるとともに出力Ｐ2 がＨレベル
になり、クロック信号ＣＬＫ2 によって３段目のＤフリ
ップフロップ５3 のクロック信号出力ＯＵＴ3がＨレベ
ルに切り換わるまでの期間においては、出力Ｐ2 のみが
Ｈレベルとなる。そして、出力Ｐ2 がＬレベルとなれば
クロック信号選択回路１からのクロック信号の出力を停
止する。すなわち、トリガ信号ＴＲＧにより異なるパル
ス幅の出力Ｐ1 及びＰ2 を連続して１パルスずつ出力す
ることができるのである。
【００１６】なお、出力Ｐ1 ，Ｐ2 の周期は、第１及び
第２のフリップフロップ回路３，４のセット端子Ｓ1 ，
Ｓ2 及びリセット端子Ｒ1 ，Ｒ2 に入力される分周回路
２を構成するＤフリップフロップ５1 〜５8 のクロック
信号出力ＯＵＴ1 〜ＯＵＴ7に応じて適当に選ぶことが
できる。
第２のフリップフロップ回路３，４のセット端子Ｓ1 ，
Ｓ2 及びリセット端子Ｒ1 ，Ｒ2 に入力される分周回路
２を構成するＤフリップフロップ５1 〜５8 のクロック
信号出力ＯＵＴ1 〜ＯＵＴ7に応じて適当に選ぶことが
できる。
【００１７】
【発明の効果】本発明は、外部からのトリガ信号によっ
て２つの異なる周期のクロック信号に各々同期しパルス
幅の異なる２つのパルス信号を１パルスだけ連続して出
力するパルス信号発生回路において、外部トリガ信号に
よって周期の異なる２つのクロック信号の一方を選択し
て出力するクロック信号選択部と、選択されたクロック
信号を段階的に複数の異なる周期に分周する分周回路
と、上記分周回路で分周されたクロック信号がリセット
端子に入力され外部トリガ信号がセット端子に入力され
る第１のフリップフロップ回路と、上記第１のフリップ
フロップ回路のリセット端子に入力される分周されたク
ロック信号がセット端子に入力され上記分周回路で分周
され第１のフリップフロップ回路のリセット端子に入力
されるクロック信号よりも前段で分周された周期の短い
クロック信号がリセット端子に入力される第２のフリッ
プフロップ回路とを備え、第１及び第２のフリップフロ
ップ回路から出力信号を取り出し、上記クロック信号選
択部は第１のフリップフロップ回路の出力と第２のフリ
ップフロップ回路の出力との反転に同期してクロック信
号を切り換えるようにしたので、外部からのトリガ信号
が入力されてから第１のフリップフロップ回路のリセッ
ト端子に分周されたクロック信号が入力されるまでの期
間に第１のフリップフロップ回路から出力されるパルス
信号と、第１のフリップフロップ回路のリセット端子に
分周されたクロック信号が入力されて第１のフリップフ
ロップ回路の出力と第２のフリップフロップ回路の出力
とが反転してから第２のフリップフロップ回路に第１の
フリップフロップ回路のリセット端子に上記分周された
クロック信号よりも前段で分周されたクロック信号が入
力されるまでの期間に第２のフリップフロップ回路から
出力されるパルス信号とで、カウンタを使わずにパルス
幅の異なる連続したパルス信号を形成することができ、
カウンタを使わないためにカウンタのリセットに伴うタ
イミング調整用の遅延素子が不必要となり、回路のゲー
ト数を減少させることができて安定した動作が可能とな
るという効果がある。さらに、ゲート数を減少させるこ
とによって、ＩＣ化する場合にも集積度を上げてチップ
サイズの小型化が図れるとともにコストダウンも図れる
という効果がある。
て２つの異なる周期のクロック信号に各々同期しパルス
幅の異なる２つのパルス信号を１パルスだけ連続して出
力するパルス信号発生回路において、外部トリガ信号に
よって周期の異なる２つのクロック信号の一方を選択し
て出力するクロック信号選択部と、選択されたクロック
信号を段階的に複数の異なる周期に分周する分周回路
と、上記分周回路で分周されたクロック信号がリセット
端子に入力され外部トリガ信号がセット端子に入力され
る第１のフリップフロップ回路と、上記第１のフリップ
フロップ回路のリセット端子に入力される分周されたク
ロック信号がセット端子に入力され上記分周回路で分周
され第１のフリップフロップ回路のリセット端子に入力
されるクロック信号よりも前段で分周された周期の短い
クロック信号がリセット端子に入力される第２のフリッ
プフロップ回路とを備え、第１及び第２のフリップフロ
ップ回路から出力信号を取り出し、上記クロック信号選
択部は第１のフリップフロップ回路の出力と第２のフリ
ップフロップ回路の出力との反転に同期してクロック信
号を切り換えるようにしたので、外部からのトリガ信号
が入力されてから第１のフリップフロップ回路のリセッ
ト端子に分周されたクロック信号が入力されるまでの期
間に第１のフリップフロップ回路から出力されるパルス
信号と、第１のフリップフロップ回路のリセット端子に
分周されたクロック信号が入力されて第１のフリップフ
ロップ回路の出力と第２のフリップフロップ回路の出力
とが反転してから第２のフリップフロップ回路に第１の
フリップフロップ回路のリセット端子に上記分周された
クロック信号よりも前段で分周されたクロック信号が入
力されるまでの期間に第２のフリップフロップ回路から
出力されるパルス信号とで、カウンタを使わずにパルス
幅の異なる連続したパルス信号を形成することができ、
カウンタを使わないためにカウンタのリセットに伴うタ
イミング調整用の遅延素子が不必要となり、回路のゲー
ト数を減少させることができて安定した動作が可能とな
るという効果がある。さらに、ゲート数を減少させるこ
とによって、ＩＣ化する場合にも集積度を上げてチップ
サイズの小型化が図れるとともにコストダウンも図れる
という効果がある。
【図１】実施例を示す概略ブロック図である。
【図２】同上の分周回路を示すものであり、（ａ）はブ
ロック図、（ｂ）は分周回路の動作を表すタイムチャー
トである。
ロック図、（ｂ）は分周回路の動作を表すタイムチャー
トである。
【図３】同上の具体回路の一例を示す回路構成図であ
る。
る。
【図４】同上の動作を表すタイムチャートである。
【図５】従来例を示す概略ブロック図である。
【図６】同上の動作を表すタイムチャートである。
１ クロック信号選択回路 ２ 分周回路 ３ 第１のフリップフロップ回路 ４ 第２のフリップフロップ回路 ＴＲＧ トリガ信号 Ｐ1 ，Ｐ2 出力 ＣＬＫ1 ，ＣＬＫ2 クロック信号 Ｓ1 ，Ｓ2 第１及び第２のフリップフロップ回路のセ
ット端子 Ｒ1 ，Ｒ2 第１及び第２のフリップフロップ回路のリ
セット端子
ット端子 Ｒ1 ，Ｒ2 第１及び第２のフリップフロップ回路のリ
セット端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】次に、分周回路２にはクロック信号ＣＬＫ
2 が入力され、クロック信号ＣＬＫ（すなわちクロック
信号ＣＬＫ2 ）のクロックパルスが最初の立ち上がりか
ら２の（３−１）乗すなわち２の２乗番目のクロックパ
ルスの立ち上がり時に３段目のＤフリップフロップ５3
のクロック信号出力ＯＵＴ3 がＨレベルに切り換わると
出力Ｐ2 がＬレベルに切り換わる。出力Ｐ1 及びＰ2 が
共にＬレベルになるとクロック信号選択回路１からはク
ロック信号が出力されなくなり、パルス信号発生回路の
動作は停止する。
2 が入力され、クロック信号ＣＬＫ（すなわちクロック
信号ＣＬＫ2 ）のクロックパルスが最初の立ち上がりか
ら２の（３−１）乗すなわち２の２乗番目のクロックパ
ルスの立ち上がり時に３段目のＤフリップフロップ５3
のクロック信号出力ＯＵＴ3 がＨレベルに切り換わると
出力Ｐ2 がＬレベルに切り換わる。出力Ｐ1 及びＰ2 が
共にＬレベルになるとクロック信号選択回路１からはク
ロック信号が出力されなくなり、パルス信号発生回路の
動作は停止する。
Claims (1)
- 【請求項１】 外部からのトリガ信号によって２つの異
なる周期のクロック信号に各々同期しパルス幅の異なる
２つのパルス信号を１パルスだけ連続して出力するパル
ス信号発生回路において、外部トリガ信号によって周期
の異なる２つのクロック信号の一方を選択して出力する
クロック信号選択部と、選択されたクロック信号を段階
的に複数の異なる周期に分周する分周回路と、上記分周
回路で分周されたクロック信号がリセット端子に入力さ
れ外部トリガ信号がセット端子に入力される第１のフリ
ップフロップ回路と、上記第１のフリップフロップ回路
のリセット端子に入力される分周されたクロック信号が
セット端子に入力され上記分周回路で分周され第１のフ
リップフロップ回路のリセット端子に入力されるクロッ
ク信号よりも前段で分周された周期の短いクロック信号
がリセット端子に入力される第２のフリップフロップ回
路とを備え、第１及び第２のフリップフロップ回路から
出力信号を取り出し、上記クロック信号選択部は第１の
フリップフロップ回路の出力と第２のフリップフロップ
回路の出力との反転に同期してクロック信号を切り換え
ることを特徴とするパルス信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22890693A JPH0786889A (ja) | 1993-09-14 | 1993-09-14 | パルス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22890693A JPH0786889A (ja) | 1993-09-14 | 1993-09-14 | パルス信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786889A true JPH0786889A (ja) | 1995-03-31 |
Family
ID=16883713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22890693A Withdrawn JPH0786889A (ja) | 1993-09-14 | 1993-09-14 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786889A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064524A (ko) * | 2002-01-28 | 2003-08-02 | 엘지이노텍 주식회사 | 데이터 전송의 타이밍 동기 회로 |
| KR100866134B1 (ko) * | 2006-12-28 | 2008-10-31 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
-
1993
- 1993-09-14 JP JP22890693A patent/JPH0786889A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064524A (ko) * | 2002-01-28 | 2003-08-02 | 엘지이노텍 주식회사 | 데이터 전송의 타이밍 동기 회로 |
| KR100866134B1 (ko) * | 2006-12-28 | 2008-10-31 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |