JPH0193169A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH0193169A JPH0193169A JP62250254A JP25025487A JPH0193169A JP H0193169 A JPH0193169 A JP H0193169A JP 62250254 A JP62250254 A JP 62250254A JP 25025487 A JP25025487 A JP 25025487A JP H0193169 A JPH0193169 A JP H0193169A
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- Granted
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、電力用半導体素子に関し、特にＳｒサイリス
タ、ＧＴＯＳ ＩＧＢＴ、ＭＯ８’７”−トサイリスタ
等のサイリスタ構造を有する素子のアノード短縮構造に
工夫を加え、順方向電圧降下を犠牲にすることなしに、
ターンオフ時間を短縮化したアノード短縮構造を有する
半導体装置に関し、産業上、各種電力変換成器の高周波
化、高効率化に寄与するものである。
タ、ＧＴＯＳ ＩＧＢＴ、ＭＯ８’７”−トサイリスタ
等のサイリスタ構造を有する素子のアノード短縮構造に
工夫を加え、順方向電圧降下を犠牲にすることなしに、
ターンオフ時間を短縮化したアノード短縮構造を有する
半導体装置に関し、産業上、各種電力変換成器の高周波
化、高効率化に寄与するものである。
従来サイリスタ構造を基本とする電力用半導体素子にお
いてはアノード領域近傍の少数キャリアの蓄積効果によ
りターンオフ時間の特にテイル時間が決定されるため、
ターン詞フ時間の短縮化の手段としてはアノード短縮構
造の導入及び、もしくは重金属拡散もしくは放射線照射
による欠陥の導入によるライフタイム制御が行なわれて
いた。
いてはアノード領域近傍の少数キャリアの蓄積効果によ
りターンオフ時間の特にテイル時間が決定されるため、
ターン詞フ時間の短縮化の手段としてはアノード短縮構
造の導入及び、もしくは重金属拡散もしくは放射線照射
による欠陥の導入によるライフタイム制御が行なわれて
いた。
しかるに重金属拡散あるいは放射線照射によるライフタ
イム制御ではターンオフ時間は短縮化されるが、順方向
電圧降下が上界するというトレードオフ関係が存在する
。一方、ＧＴＯにおいて行なわれることの多いアノード
短縮構造においては、アノード短縮による電子電流の吸
いだしの効率を上げるためにアノードの知略率が３０％
〜５０％にも達しており、必然的に順方向電圧降下の上
昇ももたらしている。
イム制御ではターンオフ時間は短縮化されるが、順方向
電圧降下が上界するというトレードオフ関係が存在する
。一方、ＧＴＯにおいて行なわれることの多いアノード
短縮構造においては、アノード短縮による電子電流の吸
いだしの効率を上げるためにアノードの知略率が３０％
〜５０％にも達しており、必然的に順方向電圧降下の上
昇ももたらしている。
本発明者らは、アノード短縮構造に静電誘導効果をＶＡ
極的に利用する構造を導入することで順方向電圧降下■
卯とターンオフ時間ｔ ｏＨ−の間のトレードオフ関係
が従来のアノード短縮もしくはライフタイム制御に比べ
良好でターンオフ時間を一桁以上短縮できることを見出
した〔本発明の概要〕 本発明はサイリスタ構造を有するデバイス、例えばＧＴ
Ｏ１ＳＩサイリスタ、ＩＧＢＴ、ＭＯＳゲートサイリス
タ等においてアノード側に短縮構造を設け、そのアノー
ド部分と短縮部分の間に静電誘導効果によるショート構
造を導入することで、ターンオフ時間ｔ ｏｉｂと順方
向電圧降下Ｖ。７との間のトレードオフ関係の良好な電
力用半導体素子を提供するものである。
極的に利用する構造を導入することで順方向電圧降下■
卯とターンオフ時間ｔ ｏＨ−の間のトレードオフ関係
が従来のアノード短縮もしくはライフタイム制御に比べ
良好でターンオフ時間を一桁以上短縮できることを見出
した〔本発明の概要〕 本発明はサイリスタ構造を有するデバイス、例えばＧＴ
Ｏ１ＳＩサイリスタ、ＩＧＢＴ、ＭＯＳゲートサイリス
タ等においてアノード側に短縮構造を設け、そのアノー
ド部分と短縮部分の間に静電誘導効果によるショート構
造を導入することで、ターンオフ時間ｔ ｏｉｂと順方
向電圧降下Ｖ。７との間のトレードオフ関係の良好な電
力用半導体素子を提供するものである。
第１図は、埋め込みゲート形ＳＩサイリスタを例に本発
明の新形アノードショートを行なった実施例であり、同
時に第１図は埋め込みゲート型ＳＩサイリスタを例に静
電誘導（Ｓｒ）形アノード短縮”−ト構造の動作説明を
行なう図面である。即ち、第１図において１はｎ十カソ
ード領域２はｐ＋ゲート３とｎ÷カソード１間の高低°
抗ｎ″″エビ層を示す。３はｐ＋ゲートであり、電極は
紙面に示されない周辺領域で取られている。４はｎ−高
抵抗層であり、ｐ４″ゲート３及びｐ＋アノード６間に
あって本素子の耐圧を決定する部分である。ｎ十領域５
が本発明の８１形７ノードシヨート構造のアノードショ
ート部分である。即ち、ｐ＋デアノード６とｎ＋アノー
ドショート部５はアノード電極８によって短縮されてい
る。しかも第１図の実施例の場合、ｎ＋ショート部分５
の接合深さはｐ中アノード部６に比べ浅く形成され、ｐ
＋ゲート３に挾まれたチャンネル部分の直下に形成され
ている。９はｐ＋ゲートからの空乏層の広がる様子を示
しており、１０はｐ＋アノード６及びｎ＋ショート部５
がロー高抵抗層４へ形成する空乏層の広がる様子を示し
ている。
明の新形アノードショートを行なった実施例であり、同
時に第１図は埋め込みゲート型ＳＩサイリスタを例に静
電誘導（Ｓｒ）形アノード短縮”−ト構造の動作説明を
行なう図面である。即ち、第１図において１はｎ十カソ
ード領域２はｐ＋ゲート３とｎ÷カソード１間の高低°
抗ｎ″″エビ層を示す。３はｐ＋ゲートであり、電極は
紙面に示されない周辺領域で取られている。４はｎ−高
抵抗層であり、ｐ４″ゲート３及びｐ＋アノード６間に
あって本素子の耐圧を決定する部分である。ｎ十領域５
が本発明の８１形７ノードシヨート構造のアノードショ
ート部分である。即ち、ｐ＋デアノード６とｎ＋アノー
ドショート部５はアノード電極８によって短縮されてい
る。しかも第１図の実施例の場合、ｎ＋ショート部分５
の接合深さはｐ中アノード部６に比べ浅く形成され、ｐ
＋ゲート３に挾まれたチャンネル部分の直下に形成され
ている。９はｐ＋ゲートからの空乏層の広がる様子を示
しており、１０はｐ＋アノード６及びｎ＋ショート部５
がロー高抵抗層４へ形成する空乏層の広がる様子を示し
ている。
本発明のＳｔ形デアノードショートはｐ＋アノード６と
ｎ−層４との間の拡散電位によって決まるｎ−層４中へ
広がる空乏ｗ！Ｊ（その幅をＷ、とする）が隣り合うｐ
＋アノード間で互いに接するか、完全につながっていて
、ｎ−１−ショート部分５の前面の０−チャンネル部分
（ｐ÷アノードとｐ＋アノード間に挾まれたｎ−５１部
分）にポテンシャルバリヤが形成される構造である。ｎ
−チャンネル部分近傍のポテンシャル分布の様子を第２
図に示す。第２図（ａ ）はＳＩ形アノードショート構
造の単位構造部分の断面であり、各部は第１図の実施例
と同一の数字で示されている。第２図（ｂ）はポテンシ
ャル分布の様子である。ｐ”Ｅ６及びｎ“Ｅｏはそれぞ
れｐ＋デアノード６とｎ＋ショート部５の伝導帯を示し
、Ｉ）”Ｅｖ及びｎ＋−Ｅｖはそれぞれｐ＋デアノード
６とｎ＋ショート部５の充満帯を示している。第２図（
ａ ）で米中はｎ中ショート部分前面のポテンシャルバ
リヤの鞍部点を示している。第２図（ｂ）において実線
から点線になるに従って、ザイリスタがターンオフして
いく様子を示している。隣り口つｐ アノード部分６に
よってｎ−チャンネル部分が空乏化され、その空乏層が
接するか、完全につながった構造となっているため電子
が最も蓄積されやすい位置はＧ”よりもｎ−層の内側に
あることが第２図（ｂ ）よりわかる。Ｇ 点に対する
電子のバリヤ高さを７１″′とし、一方ｐ＋アノード部
６からｎ−層へ向けて注入される正孔のバリヤ高さをν
葦とすると、〉Ｐ崇＞１）−であることが容易にわかる
。従って、シーを越える電子がｎ＋ショート部５へ流出
すると、ポテンシャルは点線のように変化し、ｐ＋デア
ノード６の正孔に対するポテンシャルも点線のように上
昇することがわかる。即ち、わずかの電子がｎ＋クシヨ
ー８５へ流出するだけで圧倒的に多数の正孔注入を企め
ることができる構造となっている。ターンオフして行く
ときのアノード側フック動作での利得Ｇ 、＋ｐは近似
的にで表すことができる。ここで９．、ｕＰは流出する
電子、注入される正孔の速度、ｎ”はポテンシャルに蓄
積された電子密度、ｐＡはｐ＋アノード部分の不純物密
度である。ＳＩ形デアノードショート構造は電子は２次
元的にｎ＋ショート部に集められるからｖ−ｐｃ ”の
変化も大きく、その分だけヤＰ啼の変化も大きい。従っ
てターンオフゲインが高く、正孔注入を止めやすく、テ
イル時間も短縮され、ターオフ時間ｔ ｄＦと順方向電
圧降下ｖ ｏｈ との間のトレードオフの良好な電力用
半導体素子が１ｑられるわけである。
ｎ−層４との間の拡散電位によって決まるｎ−層４中へ
広がる空乏ｗ！Ｊ（その幅をＷ、とする）が隣り合うｐ
＋アノード間で互いに接するか、完全につながっていて
、ｎ−１−ショート部分５の前面の０−チャンネル部分
（ｐ÷アノードとｐ＋アノード間に挾まれたｎ−５１部
分）にポテンシャルバリヤが形成される構造である。ｎ
−チャンネル部分近傍のポテンシャル分布の様子を第２
図に示す。第２図（ａ ）はＳＩ形アノードショート構
造の単位構造部分の断面であり、各部は第１図の実施例
と同一の数字で示されている。第２図（ｂ）はポテンシ
ャル分布の様子である。ｐ”Ｅ６及びｎ“Ｅｏはそれぞ
れｐ＋デアノード６とｎ＋ショート部５の伝導帯を示し
、Ｉ）”Ｅｖ及びｎ＋−Ｅｖはそれぞれｐ＋デアノード
６とｎ＋ショート部５の充満帯を示している。第２図（
ａ ）で米中はｎ中ショート部分前面のポテンシャルバ
リヤの鞍部点を示している。第２図（ｂ）において実線
から点線になるに従って、ザイリスタがターンオフして
いく様子を示している。隣り口つｐ アノード部分６に
よってｎ−チャンネル部分が空乏化され、その空乏層が
接するか、完全につながった構造となっているため電子
が最も蓄積されやすい位置はＧ”よりもｎ−層の内側に
あることが第２図（ｂ ）よりわかる。Ｇ 点に対する
電子のバリヤ高さを７１″′とし、一方ｐ＋アノード部
６からｎ−層へ向けて注入される正孔のバリヤ高さをν
葦とすると、〉Ｐ崇＞１）−であることが容易にわかる
。従って、シーを越える電子がｎ＋ショート部５へ流出
すると、ポテンシャルは点線のように変化し、ｐ＋デア
ノード６の正孔に対するポテンシャルも点線のように上
昇することがわかる。即ち、わずかの電子がｎ＋クシヨ
ー８５へ流出するだけで圧倒的に多数の正孔注入を企め
ることができる構造となっている。ターンオフして行く
ときのアノード側フック動作での利得Ｇ 、＋ｐは近似
的にで表すことができる。ここで９．、ｕＰは流出する
電子、注入される正孔の速度、ｎ”はポテンシャルに蓄
積された電子密度、ｐＡはｐ＋アノード部分の不純物密
度である。ＳＩ形デアノードショート構造は電子は２次
元的にｎ＋ショート部に集められるからｖ−ｐｃ ”の
変化も大きく、その分だけヤＰ啼の変化も大きい。従っ
てターンオフゲインが高く、正孔注入を止めやすく、テ
イル時間も短縮され、ターオフ時間ｔ ｄＦと順方向電
圧降下ｖ ｏｈ との間のトレードオフの良好な電力用
半導体素子が１ｑられるわけである。
本発明の実施例は、埋め込みゲート形Ｓ■サイリスクに
限らず、平面形ＳＩサイリスクであってもよい。もちろ
ん接合形のみならずＭＯＳ形であってもよい。またＧＴ
Ｏ，ＩＧＢＴ、ＭＣＴ等においても有効である。
限らず、平面形ＳＩサイリスクであってもよい。もちろ
ん接合形のみならずＭＯＳ形であってもよい。またＧＴ
Ｏ，ＩＧＢＴ、ＭＣＴ等においても有効である。
ｐ＋アノード間の寸法ピッチし＠電子の拡散距１ｌｉｔ
Ｌ 、の２倍以下となるべく配置されかつｎ”ショー
ト部分の前面に両側のｐ＋アノード部からの空乏層の広
がりによってボテフシ１ｒルバリヤが形成され、蓄積電
子のポテンシャルバリヤｖ−）１．’に対しｐ中アノー
ド６の正孔が注入される時に持つポテンシャルバリヤｖ
Ｌ−Ｐ′ｅが大きくなされていることが有効である。あ
るいは、ｐ＋アノードから広がる空乏層幅Ｗｐ （ｐ＋
アノード６とｎ−ｍ４間の拡散電位によって決定される
）の２倍と同程度か、狭いｎ−チャンネル部分がｐ＋ア
ノード間に形成されていればよい。通常ＳＩサイリスタ
の場合このようなアノード側の寸法ピッチは、カソード
間のゲート形成の寸法ピッチと同程度である。一方、現
状としてＧＴＯの場合にはカソード側に比べＳｌ形アノ
ードショートを導入すればアノード側は寸法ピッチは微
細になるであろう。しかし、ＧＴＯにおいても本発明の
ＳＩ形アノードショートは有効である。
Ｌ 、の２倍以下となるべく配置されかつｎ”ショー
ト部分の前面に両側のｐ＋アノード部からの空乏層の広
がりによってボテフシ１ｒルバリヤが形成され、蓄積電
子のポテンシャルバリヤｖ−）１．’に対しｐ中アノー
ド６の正孔が注入される時に持つポテンシャルバリヤｖ
Ｌ−Ｐ′ｅが大きくなされていることが有効である。あ
るいは、ｐ＋アノードから広がる空乏層幅Ｗｐ （ｐ＋
アノード６とｎ−ｍ４間の拡散電位によって決定される
）の２倍と同程度か、狭いｎ−チャンネル部分がｐ＋ア
ノード間に形成されていればよい。通常ＳＩサイリスタ
の場合このようなアノード側の寸法ピッチは、カソード
間のゲート形成の寸法ピッチと同程度である。一方、現
状としてＧＴＯの場合にはカソード側に比べＳｌ形アノ
ードショートを導入すればアノード側は寸法ピッチは微
細になるであろう。しかし、ＧＴＯにおいても本発明の
ＳＩ形アノードショートは有効である。
さらに、本発明のアノードショートの形成位置は、第１
図の実施例ではチャンネル部分の下側に正確に入ってい
る例を示したが、必ずしもその必要はなく、電子もしく
は正孔の走行時間によって決まるキャリアの横方向の広
がり分稈度の余裕はある。しかし、あくまでＬ＜２Ｌ〜
とし、ｎ＋ショート部分の前面にボテンシ！・ルバリャ
が形成されていることが望ましいことは前述の如くであ
る。人容最の場合には素子は放射状パターン、インボリ
ュート形パターンあるいは六角形もしくは三角形をＩＩ
とするパターンとして形成されることが多いが、本発明
による８１形アノードシヨート構造もｐ＋アノード間ピ
ッチはＬ＜２ＬＬとし、従ってｎ＋ショート部分のピッ
チもＬ＜２１．とする必要がある。あるいはｐ“（６）
ｎ−（４）接合間の拡散電位によって広がる空乏層幅Ｗ
Ｐによって素子のアノード側のｎ−１３が空乏化されて
いることが望ましい。
図の実施例ではチャンネル部分の下側に正確に入ってい
る例を示したが、必ずしもその必要はなく、電子もしく
は正孔の走行時間によって決まるキャリアの横方向の広
がり分稈度の余裕はある。しかし、あくまでＬ＜２Ｌ〜
とし、ｎ＋ショート部分の前面にボテンシ！・ルバリャ
が形成されていることが望ましいことは前述の如くであ
る。人容最の場合には素子は放射状パターン、インボリ
ュート形パターンあるいは六角形もしくは三角形をＩＩ
とするパターンとして形成されることが多いが、本発明
による８１形アノードシヨート構造もｐ＋アノード間ピ
ッチはＬ＜２ＬＬとし、従ってｎ＋ショート部分のピッ
チもＬ＜２１．とする必要がある。あるいはｐ“（６）
ｎ−（４）接合間の拡散電位によって広がる空乏層幅Ｗ
Ｐによって素子のアノード側のｎ−１３が空乏化されて
いることが望ましい。
本発明はＳｔに限るものではなく、ＧａＡｓ：ｒｎｐあ
るいはへテロ接合を含む他の半導体材料を用いてもよい
ことはもちろ／ｖである。
るいはへテロ接合を含む他の半導体材料を用いてもよい
ことはもちろ／ｖである。
本発明のＳＩ形アノードショートの効果を調べるため第
３図に未ｔＡ−Ｆの６種類の構造の素子を試作しターン
オフ時間ｔ ｏ＋−ｈと順方向電圧降下■ｏえのトレー
ドオフ関係を調べた。第３図の素子はすべて同一基板（
厚さ３５０μｍ、抵抗率２００Ω・ｃｍ）を使用し、電
流定格１０Ａ級素子、耐圧１２００Ｖ級として比較した
ｊ ｏｊＦ−は１０％〜９０％ととして定義している。
３図に未ｔＡ−Ｆの６種類の構造の素子を試作しターン
オフ時間ｔ ｏ＋−ｈと順方向電圧降下■ｏえのトレー
ドオフ関係を調べた。第３図の素子はすべて同一基板（
厚さ３５０μｍ、抵抗率２００Ω・ｃｍ）を使用し、電
流定格１０Ａ級素子、耐圧１２００Ｖ級として比較した
ｊ ｏｊＦ−は１０％〜９０％ととして定義している。
第３図において第３図（ａ）ＡＭ４造は本発明によるＳ
Ｉ形アノードショートを示し、特にｎ＋クシヨー８５は
チャンネルの直下に配置されている例である。ｐ十ゲー
ト３のピッチは３３μｍである。従ってｐ アノード６
も３３μｍピッチで配置されている。ｐ アノード６の
深さは約１３μｍ〜１５μ＋ｎ、ｎ＋ショート５の深さ
は３μＩ１１〜６μｍである。第３図（ｂ）Ｂ構造は第
３図（ａ ）でｎ“ショート部５を入れない例、第３図
（ｃ）Ｃ構造はｐ＋アノード６が互いに両側から接し、
ｎ ンヨート部５の前面にｐベース部分が存在する例で
ある。第３図（ｄ）Ｄ構造は第３図（Ｃ）でｎ中ショー
ト部５の拡散を行なわない波形構造例、第３図（ｅ）Ｅ
構造は従来形アノード構造例であり、第３図（ｆ）Ｆ構
造はカソードストライプ方向に３本アノードショート部
分が約１５０μｍピッチで入っている例である。第３図
（ａ）Ａ構造の本発明に対し、第３図（ｂ ）乃至（ｆ
＞のＢ乃至Ｆ構造との比較としてターンオフ時間ｔ Ｏ
ｆＦヒ、順方向電圧降下ｖ ｏｈのトレードオフを調べ
た結果を第４図に示す。第４図中にＡ乃至Ｆの構造上の
差を（０，Δ、口、・、ム、■）のプロットで示してい
る。本発明によるＡ＠３Ｂの場合、他の従来例と比べｔ
疹 ｖｏｘのトレードオフ関係が良好となることがわ
かる。待にＥ、Ｆ構造に比べｔ ＯｆＦは明らかに一桁
以上短縮されており、それに対して順方向電圧降下■０
ルの上昇は２倍以内である。１２００Ｖ系、１７００Ｖ
系、１８００Ｖ系（７）ＩＧＢＴにおいてＳｔ形ノアノ
ードショートはなくライフタイム制御を行なった場合の
曲線が同時に示されているが、Ｌ ｏｆｆ −Ｖ Ｏｐ
ｙのトレードオフ関係は８１形アノ一ドシヨートＩｌｊ
ｍによるＳｌサイリスタの方が良好であることがわかる
。
Ｉ形アノードショートを示し、特にｎ＋クシヨー８５は
チャンネルの直下に配置されている例である。ｐ十ゲー
ト３のピッチは３３μｍである。従ってｐ アノード６
も３３μｍピッチで配置されている。ｐ アノード６の
深さは約１３μｍ〜１５μ＋ｎ、ｎ＋ショート５の深さ
は３μＩ１１〜６μｍである。第３図（ｂ）Ｂ構造は第
３図（ａ ）でｎ“ショート部５を入れない例、第３図
（ｃ）Ｃ構造はｐ＋アノード６が互いに両側から接し、
ｎ ンヨート部５の前面にｐベース部分が存在する例で
ある。第３図（ｄ）Ｄ構造は第３図（Ｃ）でｎ中ショー
ト部５の拡散を行なわない波形構造例、第３図（ｅ）Ｅ
構造は従来形アノード構造例であり、第３図（ｆ）Ｆ構
造はカソードストライプ方向に３本アノードショート部
分が約１５０μｍピッチで入っている例である。第３図
（ａ）Ａ構造の本発明に対し、第３図（ｂ ）乃至（ｆ
＞のＢ乃至Ｆ構造との比較としてターンオフ時間ｔ Ｏ
ｆＦヒ、順方向電圧降下ｖ ｏｈのトレードオフを調べ
た結果を第４図に示す。第４図中にＡ乃至Ｆの構造上の
差を（０，Δ、口、・、ム、■）のプロットで示してい
る。本発明によるＡ＠３Ｂの場合、他の従来例と比べｔ
疹 ｖｏｘのトレードオフ関係が良好となることがわ
かる。待にＥ、Ｆ構造に比べｔ ＯｆＦは明らかに一桁
以上短縮されており、それに対して順方向電圧降下■０
ルの上昇は２倍以内である。１２００Ｖ系、１７００Ｖ
系、１８００Ｖ系（７）ＩＧＢＴにおいてＳｔ形ノアノ
ードショートはなくライフタイム制御を行なった場合の
曲線が同時に示されているが、Ｌ ｏｆｆ −Ｖ Ｏｐ
ｙのトレードオフ関係は８１形アノ一ドシヨートＩｌｊ
ｍによるＳｌサイリスタの方が良好であることがわかる
。
ＳＩ形アノードショート構造による１ ２００Ｖ−１０
Ａ級素子でオフ臨界電圧上昇率ｄ ＄ ／ｄｔｉｌｌｉ
４ ｆｉを調べた所、第５図に示すように９５００Ｖ／
μＳまで確認されている。第５図にはゲート外付は抵抗
Ｒ６ｒとゲート・カソード間バイアスＶＣ１Ｋを変化さ
せてｄ＄／ｄｔ値をプロットしたものであり、測定方法
は第５図中に示されるようにＧＴＯにおける方法と同様
に行なった。本発明によるＳＩ形アノードショート構造
によって、ターンオフ時間ｔ ｏＨと順方向電圧降下Ｖ
ｏ）ｔ／のトレードオフの良好な８１サイリスタが得
られることが埋め込みゲート構造で確認されたが、構造
的にはこれに限るものではなく、平面ゲート形、切り込
みゲート形、ＭＩＳゲー形のＳｌサイリスタであっても
同様であり、また他のＧＴＯｌＩＧＢＴ、ＭＣＴにおい
ても同様の考え方をアノードショートに適用すれば、充
分な効果が期待されることは明らかである。平面的な配
置が重要であるが、チャンネルに正確に投影されている
必要はなく、キャリアの走行時間による横方向の広がり
分程度の余裕は存在する。ｐ中アノード間ピッチが２１
）？、以下従ってｎ士ショート間のピッチも２１７以下
に配置され、ｐ アノード間に空乏層が接するか、完全
に重なり合うようになされ、ｎ＋ショート部分前面にポ
テンシャルバリヤが存在するように寸法、及び不純物密
度が選ばれていればよい。高抵抗層をｎ−４としたが、
ｐ−であってもよく、アノード近傍だけｐ−形となって
いても上記ポテンシャルバリヤが形成されていれば前述
の如ぎ同様の動作が期待されるため、ターンオフ時間が
短縮され、しかもターンオフ時に正孔注入が阻止されや
すいためティルミ流も低減化される。本発明のアノード
ショート構造を適用し、さらにＡｌｌ 、ｐｔ 、 Ｆ
ｅ等の重金属拡散、あるいは電子線、プロトン等のライ
フタイム制御とを併用してもよいことはもちろんである
。
Ａ級素子でオフ臨界電圧上昇率ｄ ＄ ／ｄｔｉｌｌｉ
４ ｆｉを調べた所、第５図に示すように９５００Ｖ／
μＳまで確認されている。第５図にはゲート外付は抵抗
Ｒ６ｒとゲート・カソード間バイアスＶＣ１Ｋを変化さ
せてｄ＄／ｄｔ値をプロットしたものであり、測定方法
は第５図中に示されるようにＧＴＯにおける方法と同様
に行なった。本発明によるＳＩ形アノードショート構造
によって、ターンオフ時間ｔ ｏＨと順方向電圧降下Ｖ
ｏ）ｔ／のトレードオフの良好な８１サイリスタが得
られることが埋め込みゲート構造で確認されたが、構造
的にはこれに限るものではなく、平面ゲート形、切り込
みゲート形、ＭＩＳゲー形のＳｌサイリスタであっても
同様であり、また他のＧＴＯｌＩＧＢＴ、ＭＣＴにおい
ても同様の考え方をアノードショートに適用すれば、充
分な効果が期待されることは明らかである。平面的な配
置が重要であるが、チャンネルに正確に投影されている
必要はなく、キャリアの走行時間による横方向の広がり
分程度の余裕は存在する。ｐ中アノード間ピッチが２１
）？、以下従ってｎ士ショート間のピッチも２１７以下
に配置され、ｐ アノード間に空乏層が接するか、完全
に重なり合うようになされ、ｎ＋ショート部分前面にポ
テンシャルバリヤが存在するように寸法、及び不純物密
度が選ばれていればよい。高抵抗層をｎ−４としたが、
ｐ−であってもよく、アノード近傍だけｐ−形となって
いても上記ポテンシャルバリヤが形成されていれば前述
の如ぎ同様の動作が期待されるため、ターンオフ時間が
短縮され、しかもターンオフ時に正孔注入が阻止されや
すいためティルミ流も低減化される。本発明のアノード
ショート構造を適用し、さらにＡｌｌ 、ｐｔ 、 Ｆ
ｅ等の重金属拡散、あるいは電子線、プロトン等のライ
フタイム制御とを併用してもよいことはもちろんである
。
本発明は、埋め込みゲート形Ｓ■ザイリスタでその効果
が確認されたが、他のサイリスタ構造を有する電力用半
導体素子にも適用でき、その工業的価値は極めて高い。
が確認されたが、他のサイリスタ構造を有する電力用半
導体素子にも適用でき、その工業的価値は極めて高い。
小電力・低周波のスイッチングレギュレータ等への応用
のみならず、１００ｋＨ２〜数ＭＨｚまで高効率に動作
することが期待でき、光制御電力用半導体素子への適用
も期待できることから、中電力、大電力分野にも適用可
能であり、その工業的価値は高いものがある。
のみならず、１００ｋＨ２〜数ＭＨｚまで高効率に動作
することが期待でき、光制御電力用半導体素子への適用
も期待できることから、中電力、大電力分野にも適用可
能であり、その工業的価値は高いものがある。
第１図は本発明の実施例として埋め込みゲート形ＳＩサ
イリスタを例とした断面構造例であり、同時に動作説明
図となっている。第２図は本発明のＳＩ形デアノードシ
ョート構造動作説明のための図で、（ａ ）はアノード
近傍の断面図、（ｂ）はポテンシャル分布、第３図＜ａ
＞乃至（ｆ）は本発明の効果を確認するために試作し
た各種アノード構造の異なるＳ■ザイリスタの断面図で
、＜ａ ＞は本発明の実施例（第１図）に対応する図、
第４図はターンオフ時間ｔｏ仔と順方向電圧降下Ｖ ｏ
ｓ−の関係を示す図、第５図は本発明のＳＩ形デアノー
ドショート構造適用した１２００Ｖ−１０Ａ級Ｓｌサイ
リスタのｄ″７．ＪＬ＝ ／ ｄ を耐量の測定結果で
ある。 １・・・カソード電極、２・・・ｎ−形エピタキシャル
成長層、３・・・ゲート領域、４・・・高抵抗層、５・
・・ｎ＋アノードショート部、６・・・ｐ＋アノード部
、７・・・カソード電極、８・・・アノード電極、１２
・・・ゲート電極 尊１ 図 Ｍ２図 ４３図 手 続 補 正 書 （方式）特許庁長官 小
川 邦 夫 殿 １、事件の表示 昭和６２年特許願第２５０２５４号 ２、発明の名称 電力用半導体素子 ３、補正をする者 事件との関係 特許出願人 ４、補正命令の日付く発送臼） 昭和６２年１２月２２日 ５、補正の対象 「明細書の発明の詳細な説明の欄」 ［図面（第３図（補正））」 （１）図 面 １通 １、本願明細書第１０頁第１０行記載の「第３図に」を
［第３図（ａ ）乃至（ｆ）に」と補正する。 ２、図面第３図を添付図面の如く補正する。 審３箇
イリスタを例とした断面構造例であり、同時に動作説明
図となっている。第２図は本発明のＳＩ形デアノードシ
ョート構造動作説明のための図で、（ａ ）はアノード
近傍の断面図、（ｂ）はポテンシャル分布、第３図＜ａ
＞乃至（ｆ）は本発明の効果を確認するために試作し
た各種アノード構造の異なるＳ■ザイリスタの断面図で
、＜ａ ＞は本発明の実施例（第１図）に対応する図、
第４図はターンオフ時間ｔｏ仔と順方向電圧降下Ｖ ｏ
ｓ−の関係を示す図、第５図は本発明のＳＩ形デアノー
ドショート構造適用した１２００Ｖ−１０Ａ級Ｓｌサイ
リスタのｄ″７．ＪＬ＝ ／ ｄ を耐量の測定結果で
ある。 １・・・カソード電極、２・・・ｎ−形エピタキシャル
成長層、３・・・ゲート領域、４・・・高抵抗層、５・
・・ｎ＋アノードショート部、６・・・ｐ＋アノード部
、７・・・カソード電極、８・・・アノード電極、１２
・・・ゲート電極 尊１ 図 Ｍ２図 ４３図 手 続 補 正 書 （方式）特許庁長官 小
川 邦 夫 殿 １、事件の表示 昭和６２年特許願第２５０２５４号 ２、発明の名称 電力用半導体素子 ３、補正をする者 事件との関係 特許出願人 ４、補正命令の日付く発送臼） 昭和６２年１２月２２日 ５、補正の対象 「明細書の発明の詳細な説明の欄」 ［図面（第３図（補正））」 （１）図 面 １通 １、本願明細書第１０頁第１０行記載の「第３図に」を
［第３図（ａ ）乃至（ｆ）に」と補正する。 ２、図面第３図を添付図面の如く補正する。 審３箇
Claims (1)
- 高抵抗半導体基板に対してそれぞれ形成された第１の
導電型のアノード領域と、前記アノード領域に隣接した
第２の導電型のショート領域と、前記アノード領域及び
ショート領域を短縮するアノード電極から形成された構
造を有する電力用半導体素子において前記ショート領域
は前記アノード領域によって平面的に挟まれるか囲まれ
ていて、かつ前記アノード領域より高抵抗半導体基板へ
広がる空乏層が、互いに複数のアノード領域間でつなが
っていてかつ前記ショート領域の前面の高抵抗半導体基
板領域を空乏化するべく、前記複数のアノード領域間の
寸法ピッチを前記アノード領域に対する少数キャリアの
拡散距離の２倍以下となされたことを特徴とする電力用
半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250254A JP2632322B2 (ja) | 1987-10-02 | 1987-10-02 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250254A JP2632322B2 (ja) | 1987-10-02 | 1987-10-02 | 電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193169A true JPH0193169A (ja) | 1989-04-12 |
| JP2632322B2 JP2632322B2 (ja) | 1997-07-23 |
Family
ID=17205145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250254A Expired - Fee Related JP2632322B2 (ja) | 1987-10-02 | 1987-10-02 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632322B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0565350A2 (en) * | 1992-04-07 | 1993-10-13 | Toyo Denki Seizo Kabushiki Kaisha | Semiconductor device with a buffer structure |
| US5461242A (en) * | 1992-11-06 | 1995-10-24 | Toyo Denki Seizo Kabushiki Kaisha | Insulated gate static induction thyristor with a split gate type shorted cathode structure |
| WO1999062123A1 (de) * | 1998-05-28 | 1999-12-02 | Infineon Technologies Ag | Leistungsdioden-struktur |
| WO2000002250A1 (de) * | 1998-07-07 | 2000-01-13 | Infineon Technologies Ag | Vertikales halbleiterbauelement mit reduziertem elektrischem oberflächenfeld |
| US6787420B2 (en) | 1998-11-12 | 2004-09-07 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| US6815766B2 (en) | 1999-01-11 | 2004-11-09 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| US6900109B2 (en) | 1999-10-20 | 2005-05-31 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device with a vertical drain drift layer of the alternating-conductivity-type |
| US7002205B2 (en) | 2000-02-09 | 2006-02-21 | Fuji Electric Device Technology Co., Ltd. | Super-junction semiconductor device and method of manufacturing the same |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
Citations (3)
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| JPS5133987A (ja) * | 1974-09-18 | 1976-03-23 | Hitachi Ltd | Handotaisochi |
| JPS5272188A (en) * | 1975-12-12 | 1977-06-16 | Toshiba Corp | Gate turn-off thyristor |
| JPS5681978A (en) * | 1979-12-07 | 1981-07-04 | Hitachi Ltd | Thyristor |
-
1987
- 1987-10-02 JP JP62250254A patent/JP2632322B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| EP0565350A3 (ja) * | 1992-04-07 | 1994-12-28 | Toyo Electric Mfg Co Ltd | |
| EP0771034A3 (en) * | 1992-04-07 | 1997-05-14 | Toyo Denki Seizo Kabushiki Kaisha | Semiconductor device with a buffer structure |
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| US6847091B2 (en) | 1998-07-07 | 2005-01-25 | Infineon Technologies Ag | Vertical semiconductor component having a reduced electrical surface field |
| WO2000002250A1 (de) * | 1998-07-07 | 2000-01-13 | Infineon Technologies Ag | Vertikales halbleiterbauelement mit reduziertem elektrischem oberflächenfeld |
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| US7002205B2 (en) | 2000-02-09 | 2006-02-21 | Fuji Electric Device Technology Co., Ltd. | Super-junction semiconductor device and method of manufacturing the same |
| US7042046B2 (en) | 2000-02-09 | 2006-05-09 | Fuji Electric Device Technology Co., Ltd. | Super-junction semiconductor device and method of manufacturing the same |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2632322B2 (ja) | 1997-07-23 |
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