JP5637175B2 - 半導体装置 - Google Patents

Description

本発明は、縦型のＩＧＢＴ素子と、該ＩＧＢＴ素子に逆並列に接続された縦型の還流ダイオード素子とが、同一の半導体基板に構成された半導体装置に関する。

従来、例えば特許文献１，２に示されるように、縦型の還流ダイオード素子（以下、単にＦＷＤ素子と示す）と縦型のＩＧＢＴ素子とが同一の半導体基板に構成された、すなわちＦＷＤ素子がＩＧＢＴ素子に内蔵された逆導通型半導体素子（ＲＣ−ＩＧＢＴ素子）が提案されている。

このＲＣ−ＩＧＢＴ素子は、ＦＷＤ素子のアノード電極とＩＧＢＴ素子のエミッタ電極が共通電極とされ、ＦＷＤ素子のカソード電極とＩＧＢＴ素子のコレクタ電極とが共通電極とされており、例えばインバータ回路に組み入れられ、負荷をＰＷＭ制御するものとして知られている。

特開２００５−５７２３５号公報 特開２００８−５３６４８号公報

ところで、ＲＣ−ＩＧＢＴ素子をインバータ回路に組み入れた場合、ＩＧＢＴ素子のゲート電極に入力される駆動信号は、原則上下アームに位相反転した信号となる。したがって、誘導性負荷の場合（負荷にインダクタンス成分がある場合）、ＦＷＤ素子がフリーホイール動作するタイミングでも、ＩＧＢＴ素子のゲート電極に駆動信号が入力される。すなわち、同一の半導体基板に構成されたＦＷＤ素子とＩＧＢＴ素子の動作が同時に起こる。また、ＩＧＢＴ素子を完全にオンさせるには、通常、ゲート電極に閾値電圧の２〜３倍で、定格ゲート・エミッタ間電圧以下の電圧、一般に１５Ｖ程度、を印加する。すなわち、インバータ回路に組み入れたＲＣ−ＩＧＢＴ素子では、ゲート電圧１５Ｖ程度が印加された状態（ＩＧＢＴ素子の動作状態）で、ＦＷＤ素子を動作させる必要がある。

一方、ＲＣ−ＩＧＢＴ素子では、特許文献１（例えば図２８参照）及び特許文献２（例えば図１６参照）に示されるように、コレクタ領域とカソード領域、換言すればＩＧＢＴ素子の領域（以下、単にＩＧＢＴ領域と示す）とＦＷＤ素子の領域（以下、単にＦＷＤ領域と示す）とを、半導体基板の厚さ方向に垂直な一方向（以下、単に一方向と示す）において交互に設けることで、ＩＧＢＴ素子及びＦＷＤ素子が動作するときに、それぞれ均一に動作させる（電流分布を均一として電流集中を抑制する）ことができる。また、上記一方向において、各ＦＷＤ領域の幅を狭くするほど、順方向動作時の電流分布を均一化させ、ＦＷＤ素子の性能を向上することができる。

そこで、本発明者は、一方向においてＩＧＢＴ領域とＦＷＤ領域とを交互に設けた上記構成について、デバイスシミュレーションを用いてさらに精査した。その結果、ゲート電圧を１５Ｖ程度とすると、ＦＷＤ領域の幅によってはＦＷＤ素子が順方向動作しにくくなり、特に順方向電圧Ｖｆが、順方向電流Ｉｆの小電流域において局所的に大きくなる（スナップバックを生じる）ことを新たに見出した。このスナップバックは、低温側ほど顕著であった。このように、順方向電圧Ｖｆとしてスパイク様のスナップバックを生じると、回路が誤動作する恐れが生じる。また、スナップバックの分、順方向電圧Ｖｆが大きくなり、ひいてはＤＣ損失が増加することとなる。

本発明は上記問題点に鑑み、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板に備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することのできる半導体装置を提供することを目的とする。

上記目的を達成する為に請求項１に記載の半導体装置は、第１主面及び第２主面を有する第１導電型の半導体基板に、ゲート電極を第１主面側に有する縦型のＩＧＢＴ素子と、該ＩＧＢＴ素子に逆並列に接続された縦型の還流ダイオード素子（以下、ＦＷＤ素子と示す）と、が構成されている。半導体基板は、ＩＧＢＴ素子及びＦＷＤ素子が構成されたメイン領域と、該半導体基板の厚さ方向に垂直な方向においてメイン領域を取り囲む環状の外周領域を有している。半導体基板の第１主面側表層におけるメイン領域全域には、第２導電型の複数のベース領域が一方向に沿って並設されており、並設されたベース領域の端部（一方向の端部又は一方向と厚さ方向に垂直な方向の端部）は、外周領域に位置している。また、複数のベース領域のうち、メイン領域内における少なくとも一部の表層には、ＩＧＢＴ素子を構成する、半導体基板よりも不純物濃度の高い第１導電型の複数の第１領域が選択的に設けられている。また、ベース領域の少なくとも一部及び第１領域と電気的に接続された第１電極が設けられている。一方、半導体基板の第２主面側表層には、ＩＧＢＴ素子を構成する第２導電型の第２領域、及び、ＦＷＤ素子を構成する、半導体基板よりも不純物濃度の高い第１導電型の第３領域が、一方向において互いに隣接しつつ交互に設けられている。第１主面側表層に第１領域が設けられたベース領域には、ＩＧＢＴ素子のオン動作時に、第１領域に隣接して第１導電型のチャネルが選択的に設けられる。ベース領域は、外周領域に、ベース領域の端部から所定の領域であって最も近いチャネルまでの間に位置し、第１電極と電気的に接続された第８領域を含み、半導体基板の第２主面側表層における外周領域には、第８領域に対応して、第３領域が設けられている。そして、半導体基板における第１主面側表層において、１つのチャネルから一方向にて隣り合うチャネルまでの領域のうち、第３領域に対向するとともに、第１電極と電気的に接続されたベース領域を少なくとも１つ含む領域が第４領域とされるとともに、第８領域を含み、外周領域に位置するベース領域の端部から、一方向又は一方向と厚さ方向とに垂直な方向において最も近いチャネルまでの間の領域が第９領域とされ、第９領域におけるベース領域の端部から最も近いチャネルまでの幅が、第４領域における一方向に沿う幅の１／２よりも長いことを特徴とする。

特に、請求項２に記載のように、複数のベース領域の端部は、一方向において外周領域に位置しており、第８領域は、一方向において、並設された複数のベース領域の端部から所定の領域であって最も近いチャネルまでの間に位置しており、第９領域は、半導体基板における第１主面側表層において、並設された複数のベース領域の一方向における端部から最も近いチャネルまでの間の領域であり、第９領域における一方向に沿う幅が、第４領域における一方向に沿う幅の１／２よりも長い構成とすると良い。

これによれば、並設された複数のベース領域の端部を軸として、一方向にミラー反転すると、第９領域が、後述する幅広領域（幅の広いＦＷＤ領域１９ｂ）に相当する領域となる。したがって、本発明によれば、ＦＷＤ素子のスナップバックを抑制することができる。また、第４領域が、後述する幅狭領域（幅の狭いＦＷＤ領域１９ａ）に相当するので、この第４領域により、半導体基板においてＦＷＤ素子の順方向動作時の電流分布を均一化させ、ＦＷＤ素子の性能を向上することができる。

このように本発明によれば、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板に備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することができる。

なお、請求項１，２に係る発明は、ベース領域を外周領域まで延ばすとともに、外周領域に位置し、ＦＷＤ素子として機能する第８領域に対応して第３領域を設けることで、外周領域の一部をスナップバック抑制のためのＦＷＤ素子として機能させるようにしたものである。したがって、請求項２とは異なり、複数のベース領域の端部が、一方向と厚さ方向とに垂直な方向において外周領域に位置する構成においても、請求項２に係る発明と同様の効果を期待することができる。

また、請求項２に記載の発明においては、請求項３に記載のように、複数のベース領域として、第１領域を有さず、第１電極に接続されない浮遊状態の第７領域をさらに含み、第９領域が、第７領域を、一方向におけるメイン領域との境界領域として、メイン領域と第８領域との間に含む構成とすると良い。第９領域が第７領域を含むので、第９領域から半導体基板へのホール注入量を低減することができる。これにより、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。また、第９領域は、第７領域をメイン領域との境界領域として含んでいるため、順方向電圧Ｖｆのスナップバックを効果的に抑制することができる。

また、請求項４に記載のように、第９領域の幅が８５μｍ以上とされた構成とすると、後述する幅広領域（幅の広いＦＷＤ領域１９ｂ）を１７０μｍ以上とする構成同様、順方向電圧Ｖｆのスナップバックを、より効果的に抑制する（例えば０．１Ｖ以下とする）ことができる。

請求項５に記載のように、ベース領域は、第１主面側から設けたトレンチ内に絶縁膜を介して導電材料を埋め込んでなる複数のトレンチゲートにより、一方向に沿って並設された複数の領域に区画され、トレンチゲートは、側面部位に隣接して第１領域が設けられた、ＩＧＢＴ素子を構成するトレンチ構造のゲート電極を含む構成を採用することができる。

また、請求項６に記載のように、第８領域には、第１電極とのコンタクトとして、第１主面側から設けたトレンチ内に導電材料を埋め込んでなるトレンチコンタクトが設けられた構成とすると良い。これによれば、トレンチコンタクト（トレンチ）により、第９領域が含む第８領域を構成する上記ベース領域において、表面側の一部（高濃度部分の一部）が取り除かれている。したがって、トレンチコンタクトの存在しない構成に比べて、半導体基板へのホール注入量を低減することができる。これにより、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。

また、請求項７に記載のように、外周領域は、前記メイン領域よりも第１主面に沿う大きさが小さいセンス領域を含み、センス領域には、還流ダイオード素子に流れる電流に比例した電流が流れるセンス素子が形成され、センス素子に接続されるとともに還流ダイオード素子に流れる電流を検出するためのセンス抵抗と、外部から入力される駆動信号を通過させてＩＧＢＴ素子のゲート電極に入力するものであって、還流ダイオード素子に電流が流れていることを判定するためのダイオード電流検知閾値を有しており、センス抵抗の両端の電位差を入力してこの電位差とダイオード電流検知閾値とを比較し、還流ダイオード素子が動作時か非動作時であるかを判定するとともに、電位差がダイオード電流検知閾値よりも小さいとき、還流ダイオード素子が動作時であると判定し、駆動信号の通過を停止してＩＧＢＴ素子をオフする一方、電位差がダイオード電流検知閾値よりも大きいとき、還流ダイオード素子が非動作時であると判定し、駆動信号の通過を許可してＩＧＢＴ素子をオンするフィードバック手段と、を備える構成としてもよい。

上記した各発明によれば、ＦＷＤ素子の順方向電圧Ｖｆのスナップバックを抑制することができる。換言すれば、ＦＷＤ素子の線形性を向上することができる。センス素子にはＦＷＤ素子の流れる電流に比例した電流が流れるので、上記により、センス素子の出力（検出結果）の線形性も向上することができる。これにより、センス素子による検出結果に基づくゲート電極への駆動信号の入力状態制御を、精度良く行うことができる。すなわち、上記した各発明の構成は、センス素子によるフィードバック制御に好適である。

デバイスシミュレーションに用いた半導体装置のモデルの概略構成を示す断面図である。 スナップバックを説明するための順方向電圧Ｖｆと順方向電流Ｉｆとの関係を示す図である。 チャネル間距離Ｌ１を説明するための拡大断面図である。 チャネル間距離Ｌ１とスナップバック電圧との関係を示す図である。 第１実施形態に係る半導体装置の概略構成を示す平面図である。 図５のＶＩ−ＶＩ線に沿う断面図である。 ＩＧＢＴ領域とＦＷＤ領域の配置を示す模式的な平面図である。 変形例を示す断面図である。 変形例を示す断面図である。 第２実施形態に係る半導体装置において、メイン領域と外周領域との境界付近の概略構成を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す平面図である。 図１１に示す半導体装置を用いたフィードバック回路の一例を示す図である。 センス抵抗の両端の電位差Ｖｓ、ダイオード電流検知閾値Ｖｔｈ１、過電流検知閾値Ｖｔｈ２、及びフィードバック部の出力の関係を示す図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。 その他変形例を示す断面図である。 その他変形例を示す平面図である。 図１９のＸＸ−ＸＸ線に沿う断面図である。 図１９のＸＸＩ−ＸＸＩ線に沿う断面図である。

先ず、本発明の実施形態について説明する前に、本発明者が本発明を創作するに至った経緯を説明する。図１は、デバイスシミュレーションに用いた半導体装置のモデルの概略構成を示す断面図である。図２は、スナップバックを説明するための順方向電圧Ｖｆと順方向電流Ｉｆとの関係を示す図である。図３は、チャネル間距離Ｌ１を説明するための拡大断面図である。図３では、ＩＧＢＴ素子のオン状態を示している。図４は、チャネル間距離Ｌ１とスナップバック電圧との関係を示す図である。図２，図４は、デバイスシミュレーションの結果を示している
なお、以下においては、半導体基板の厚さ方向を単に厚さ方向と示す。また、半導体基板の第１主面側において、複数のベース領域が並設された方向と、半導体基板の第２主面側において、ＩＧＢＴ素子を構成する第２領域とＦＷＤ素子を構成する第３領域とが互いに隣接して交互に設けられた並設方向が同方向であり、この方向、すなわち半導体基板の厚さ方向に垂直な一方向を、単に一方向と示すものとする。

先ず、デバイスシミュレーションに用いた半導体装置の構成について簡単に説明する。図１に示す半導体装置１００は、半導体基板１０として、厚さが１３５μｍ、不純物濃度が１×１０^１４ｃｍ^−３程度とされたｎ導電型（ｎ−）の単結晶バルクシリコン基板を有している。半導体基板１０の第１主面側表層には、深さが４μｍ、不純物濃度が２×１０^１７ｃｍ^−３程度とされたｐ導電型（ｐ）のベース領域１１が形成されている。このベース領域１１には、該ベース領域１１を貫通し、底部が半導体基板１０に達するトレンチ（溝）が選択的に形成されるとともに、トレンチ内壁上に形成された絶縁膜（図示略）を介してトレンチ内に導電材料（例えば不純物濃度が１×１０^２０ｃｍ^−３程度のポリシリコン）が充填されて、トレンチ構造のゲート電極１２が複数形成されている。各ゲート電極１２は、厚さ方向と一方向に垂直な方向とに延び、且つ、一方向に沿って所定ピッチで繰り返し形成されている。このようにストライプ状に設けられたゲート電極１２により、ベース領域１１は、一方向に沿って並設され、互いに電気的に分離された複数のベース領域１３〜１５に区画されている。

第５領域としてのベース領域１３の第１主面側表層には、半導体基板１０よりも不純物濃度の高い第１領域として、ゲート電極１２（トレンチ内の絶縁膜）の側面部位に隣接するｎ導電型（ｎ＋）のエミッタ領域１６と、ｐ導電型（ｐ＋）のベースコンタクト領域１７とが、それぞれ選択的に形成されている。なお、エミッタ領域１６は、深さ０．５μｍ程度、不純物濃度が１×１０^２０ｃｍ^−３程度であり、ベースコンタクト領域１７は、深さ１．０μｍ程度、不純物濃度が３×１０^１９ｃｍ^−３程度である。

第６領域としてのベース領域１４の第１主面側表層には、エミッタ領域１６は形成されず、ｐ導電型（ｐ＋）のベースコンタクト領域１７が選択的に形成されている。また、第７領域としてのベース領域１５は、第１主面側表層に、エミッタ領域１６やベースコンタクト領域１７などの高濃度領域が存在しておらず、ゲート電極１２やエミッタ電極（図示略）とも電気的に接続されないフローティング領域（浮遊電位の領域）となっている。

なお、エミッタ領域１６とベースコンタクト領域１７は、ともにエミッタ電極（アノード電極を兼ねる）と電気的に接続されており、ベース領域１３は主としてＩＧＢＴ素子（チャネルが形成される領域）として機能する領域、ベース領域１４はＦＷＤ素子（アノード）として機能する領域となっている。

そして、半導体基板１０の第１主面側表層のうち、図１に示すように、一方向において、ベース領域１３及びベース領域１５が交互に形成されるとともに、両端にベース領域１３を有する領域１８が、主としてＩＧＢＴ素子の動作をする１つの単位領域（セル領域）、すなわち上記したＩＧＢＴ領域１８となっている。

また、半導体基板１０の第１主面側表層のうち、ベース領域１３を含まず且つカソード領域２１と対向するベース領域１４を含み、一方向において、ＩＧＢＴ領域１８と交互に並設された領域が、主としてＦＷＤ素子の動作をする１つの単位領域、すなわち上記したＦＷＤ領域１９となっている。

一方、半導体基板１０の第２主面側表層には、第２領域としてのｐ導電型（ｐ＋）のコレクタ領域２０と、第３領域としてのｎ導電型（ｎ＋）のカソード領域２１とが、それぞれ選択的に形成されており、コレクタ領域２０とカソード領域２１とは、一方向に沿って互いに隣接しつつ交互に形成されている。コレクタ領域２０は、ＩＧＢＴ領域１８のうち、少なくともベース領域１３に対向して設けられ、図１に示す例では、ベース領域１５とも対向することで、ＩＧＢＴ領域１８全体に対向して設けられている。一方、カソード領域２１は、ベース領域１４に対向して設けられ、図１に示す例では、第４領域としてのＦＷＤ領域１９全体に対向して設けられている。そして、コレクタ領域２０及びカソード領域２１は、ともにコレクタ電極（カソード電極を兼ねる）と電気的に接続されている。なお、コレクタ領域２０とカソード領域２１は、ともに深さ０．５μｍ程度、不純物濃度が７×１０^１７ｃｍ^−３程度である。

本発明者は、このようなモデルを用いてデバイスシミュレーションを行った。その結果、ＩＧＢＴ素子をオン状態とすべくゲート電圧（ゲート電極１２に印加する電圧）を例えば１５Ｖとすると、ＦＷＤ領域１９の一方向に沿う幅によっては、ＦＷＤ素子が順方向動作しにくくなり、特に図２に実線で示すように、順方向電圧Ｖｆが、順方向電流Ｉｆの小電流域において局所的に大きくなる（スナップバックを生じる）ことを新たに見出した。これはインバータ回路に適用され、ＩＧＢＴ素子とＦＷＤ素子の動作が同時に起こるＲＣ−ＩＧＢＴ素子に特有の課題である。このように、順方向電圧Ｖｆとしてスパイク様のスナップバックを生じると、回路が誤動作する恐れが生じる。また、スナップバックの分、順方向電圧Ｖｆが大きくなり、ひいてはＤＣ損失が増加することとなる。なお、図２の破線は、ゲート電圧が０Ｖの場合を示している。図２に示すように、破線で示す０Ｖではスナップバックが確認されなかった。

また、本発明者は、デバイスシミュレーションにより、スナップバックを生じる主要因がチャネルの影響にあることを確認した。具体的には、ＩＧＢＴ素子をオン状態とすべくゲート電圧を１５Ｖ程度と高くすると、第１主面側表層にエミッタ領域１６が設けられたベース領域１１（ベース領域１３）において、一部の導電型がｎに反転し、エミッタ領域１６に隣接してチャネルが形成される。ＲＣ−ＩＧＢＴ素子では、このチャネルの影響（ゲート電極１２の電界の影響）により、ＦＷＤ素子のアノードとして機能すべきベース領域１１の部位（図１に示すモデルではベース領域１４）のうち、アノードとして機能する部分の幅が狭くなる。これにより、ベース領域１１（ベース領域１４）からのホールの注入が起こりにくくなってＦＷＤ素子が順方向動作しにくくなる。この結果、順方向電流Ｉｆの小電流域（数Ａ〜数十Ａの領域）において、順方向電圧Ｖｆにスナップバックが生じるものと考えられる。

そこで、本発明者は、デバイスシミュレーションにより、図３に示すＦＷＤ領域１９の幅、換言すれば、間にＦＷＤ領域１９を挟む２つのチャネル２２の内―内間の距離Ｌ１（以下、単にチャネル間距離Ｌ１と示す）と、スナップバックとの関係について精査した。なお、図３に示す構成では、ＦＷＤ領域１９を構成する２つのベース領域１４を間に挟む、トレンチ構造の２つのゲート電極１２の外−外間の距離が、上記距離Ｌ１と等しくなっている。精査の結果、図４に示すように、半導体基板１０の温度が低いほど、スナップバック電圧ΔＶ（図２参照）が大きくなることが明らかとなった。また、チャネル間距離Ｌ１を長くするほど、スナップバック電圧ΔＶを低減できることを見出した。さらには、チャネル間距離Ｌ１を１７０μｍ以上とすると、温度に関係なく、スナップバック電圧ΔＶを０．１Ｖ以下にできることを見出した。本発明は、この知見に基づくものであり、以下、本発明の実施の形態を図に基づいて説明する。なお、上記した図２では、チャネル間距離Ｌ１が約２０μｍの場合の結果を示している。また、温度が１５０℃の場合、チャネル間距離Ｌ１が４０μｍ以上の測定ポイントにおいて、スナップバックは確認されなかったため、図４においては、４０μｍ未満の２つの測定ポイントの結果のみを示している。また、図４において、実線は−４０℃、破線は２５℃、二点鎖線は１５０℃を示している。

（第１実施形態）
図５は、第１実施形態に係る半導体装置の概略構成を示す平面図である。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。図７は、ＩＧＢＴ領域とＦＷＤ領域の配置を示す模式的な平面図である。

本実施形態に係る半導体装置は、第１主面及び第２主面を有する第１導電型の半導体基板に、ゲート電極を第１主面側に有する縦型のＩＧＢＴ素子と、該ＩＧＢＴ素子に逆並列に接続された縦型のＦＷＤ素子と、が構成された半導体装置であり、例えばＥＨＶ用インバータモジュールに使われるパワースイッチング素子として用いられる。なお、以下においては、上記図１及び図３に示した要素と同一の要素には、同一の符号を付与するものとする。また、上記同様、半導体基板の厚さ方向を単に厚さ方向と示し、該厚さ方向に垂直な方向を垂直方向、該垂直方向のうちのベース領域１１の並設方向（第２領域と第３領域の並設方向）を単に一方向と示す。さらには、ＩＧＢＴ素子としてｎチャネル型、すなわち第１導電型をｎ導電型、第２導電型をｐ導電型とする例を示す。

図５に示すように、半導体基板１０には、ＩＧＢＴ素子と、ＦＷＤ素子の少なくとも一部とがそれぞれ構成されたメイン領域３０と、垂直方向においてメイン領域３０を取り囲む環状の外周領域５０が構成されており、外周領域５０には、図示しないゲートパッドなどが形成された領域５１（破線で囲まれた領域）と、メイン領域３０及び領域５１を取り囲む、耐圧を確保するための耐圧領域５２が構成されている。本実施形態では、ＩＧＢＴ素子だけでなく、ＦＷＤ素子も、メイン領域３０内のみに構成されている。

メイン領域３０における半導体基板１０の構成は、上記した図１及び図３と基本的に同じ構成となっている。主に異なる点は、ＦＷＤ領域１９として、一方向における幅の異なる２種類のＦＷＤ領域１９ａ，１９ｂを有する点と、半導体基板１０の第２主面側表層に形成されたコレクタ領域２０及びカソード領域２１に隣接して、第１主面側にフィールドストップ層２３が形成されている点である。

本実施形態でも、図６に示す半導体基板１０として、ｎ導電型（ｎ−）の単結晶バルクシリコン基板を採用しており、半導体基板１０の第１主面側表層には、ｐ導電型（ｐ）のベース領域１１（ｐウェル）が形成されている。このベース領域１１は、厚さ方向と一方向に垂直な方向とに延び、一方向に沿って並設された複数のゲート電極１２により、一方向に並設され、互いに電気的に分離された複数のベース領域１３〜１５に区画されている。

なお、各ゲート電極１２は、共通の信号線（図示略）とそれぞれ接続されており、この信号線を介して、各ゲート電極１２に駆動信号が入力（所定電圧が印加）されるようになっている。すなわち、各ゲート電極１２は互いに同電位となっている。また、本実施形態では、ゲート電極１２が、一方向に沿って所定ピッチ（同一ピッチ）で繰り返し形成されており、一方向における各ベース領域１３〜１５の幅が一定となっている。

第５領域としてのベース領域１３は、第１主面側表層に、半導体基板１０よりも不純物濃度の高い第１領域として、ゲート電極１２（トレンチ内の絶縁膜）の側面部位に隣接するｎ導電型（ｎ＋）のエミッタ領域１６が選択的に形成されるとともに、ｐ導電型（ｐ＋）のベースコンタクト領域１７も選択的に形成されている。

第６領域としてのベース領域１４は、第１主面側表層に、エミッタ領域１６は形成されておらず、ｐ導電型（ｐ＋）のベースコンタクト領域１７が選択的に形成されている。また、第７領域としてのベース領域１５は、第１主面側表層に、エミッタ領域１６やベースコンタクト領域１７などの高濃度領域が形成されておらず、ゲート電極１２や、第１電極としてのエミッタ電極（図示略）とも電気的に接続されないフローティング領域（浮遊電位の領域）となっている。

なお、各エミッタ領域１６と各ベースコンタクト領域１７は、ともに共通のエミッタ電極（アノード電極を兼ねる）と電気的に接続されており、ベース領域１３は主としてＩＧＢＴ素子（チャネルが形成される領域）として機能する領域、ベース領域１４はＦＷＤ素子（アノード）として機能する領域となっている。

一方、半導体基板１０の第２主面側表層には、ＩＧＢＴ素子を構成する第２領域としてのｐ導電型（ｐ＋）のコレクタ領域２０と、半導体基板１０よりも不純物濃度が高く、ＦＷＤ素子を構成する第３領域としてのｎ導電型（ｎ＋）のカソード領域２１とが、それぞれ選択的に形成されている。本実施形態でも、コレクタ領域２０はベース領域１３，１５と対向しており、カソード領域２１はベース領域１４と対向している。コレクタ領域２０とカソード領域２１とは、少なくともメイン領域３０において、一方向に沿って互いに隣接しつつ交互に形成されている。

そして、半導体基板１０の第１主面側表層において、１つのチャネル２２（図３参照）から一方向において隣り合うチャネル２２までの領域のうち、第３領域としてのカソード領域２１に対向するとともに、第１電極としてのエミッタ電極（図示略）と電気的に接続されたベース領域を少なくとも１つ含む領域が、主としてＦＷＤ素子の動作をする１つの単位領域、すなわち上記したＦＷＤ領域１９となっている。本実施形態では、ＦＷＤ領域１９が、第１電極としてのエミッタ電極（図示略）と電気的に接続されたベース領域として、表層にエミッタ領域１６を有するベース領域１３を含まず、表層にベースコンタクト領域１７を有するベース領域１４を含んでいる。より詳しくは、ベース領域１１として、ベース領域１４のみを含んでいる。

また、半導体基板１０の第１主面側表層において、１つのチャネル２２（図３参照）から一方向において隣り合うチャネル２２までの領域のうち、ベース領域１４を含まず、表層にエミッタ領域１６を有するベース領域１３を、ベース領域１１のうちのＦＷＤ領域１９との境界領域として含む領域が、主としてＩＧＢＴ素子の動作をする１つの単位領域（セル領域）、すなわち上記したＩＧＢＴ領域１８となっている。本実施形態では、ＩＧＢＴ領域１８が、一方向において、ベース領域１３及びベース領域１５が交互に形成されるとともに、両端にベース領域１３を有する領域となっている。

なお、実際には、ＩＧＢＴ素子として、ＦＷＤ領域１９において、一方向の両端にそれぞれ位置するゲート電極１２（ＩＧＢＴ領域１８において、一方向の両端に位置するベース領域１３を区画するゲート電極１２）も含まれる。しかしながら、本実施形態では、１つのチャネル２２から一方向において隣り合うチャネル２２までの領域のうち、カソード領域２１に対向するとともに、図示しないエミッタ電極と電気的に接続されたベース領域（図６ではベース領域１４）を少なくとも１つ含む領域の幅に特徴があるので、２つのチャネル間を単位領域とし、ベース領域１３を含む側を主としてＩＧＢＴ素子の動作をするＩＧＢＴ領域１８、ベース領域１４を含む側を主としてＦＷＤ素子の動作をするＦＷＤ領域１９としている。

そして、ＩＧＢＴ領域１８とＦＷＤ領域１９とは、一方向において、交互に設けられている。本実施形態では、一方向において、複数のＩＧＢＴ領域１８の各幅が均一となっており、一例として、両端のベース領域１３と、該ベース領域１３に挟まれた１つのベース領域１５の計３つのベース領域１３，１５により、各ＩＧＢＴ領域１８がそれぞれ構成されている。

一方、第４領域としてのＦＷＤ領域１９は、ベース領域１４のみにより構成されており、複数のＦＷＤ領域１９のうち、一部のＦＷＤ領域１９ｂが、ＦＷＤ領域１９ｂより数の多い他のＦＷＤ領域１９ａよりも、一方向に沿う幅の広い領域となっている。

幅狭領域としてのＦＷＤ領域１９ａは、ＦＷＤ領域１９の大部分を占めている。本実施形態では、各ＦＷＤ領域１９ａが、ベース領域１１として、１つのベース領域１４のみを含んでおり、詳しくは、一方向において、ゲート電極１２、ベース領域１４、ゲート電極１２が順に設けられて構成されている。

一方、幅広領域としてのＦＷＤ領域１９ｂは、ＦＷＤ領域１９の第１主面側の面積のうち、数％程度（例えば３〜５％）を占めている。本実施形態では、各ＦＷＤ領域１９ｂが、ベース領域１１として、隣り合う２つのベース領域１４のみを含んでおり、詳しくは、一方向において、ゲート電極１２、ベース領域１４、ゲート電極１２、ベース領域１４、ゲート電極１２が順に設けられて構成されている。

なお、ベース領域１４に対向して設けられるカソード領域２１も、一部のカソード領域２１ｂが、該カソード領域２１ｂより数の多い他のカソード領域２１ａよりも、一方向に沿う幅の広い領域となっている。図６に示すように、幅広領域としてのカソード領域２１ｂがＦＷＤ領域１９ｂと対向し、幅狭領域としてのカソード領域２１ａがＦＷＤ領域１９ａと対向している。

また、本実施形態においても、図６に示すように、幅広領域としてのＦＷＤ領域１９ｂの幅、換言すれば、間にＦＷＤ領域１９ｂを挟む２つのチャネル２２（図６では図示略、図３参照）の内―内間のチャネル間距離Ｌ２に、上記したチャネル間距離Ｌ１の結果が反映されている。なお、本実施形態でも、ＦＷＤ領域１９ｂを構成する２つのベース領域１４を間に挟む、トレンチ構造の２つのゲート電極１２の外−外間の距離が、上記距離Ｌ２と等しくなっている。

具体的には、チャネル間距離Ｌ２（ＦＷＤ領域１９ｂの幅）が、ＦＷＤ領域１９ａを挟む２つのチャネル２２（図示略）のチャネル間距離（ＦＷＤ領域１９ａの幅）よりも長くなっている。さらに、チャネル間距離Ｌ２は、１７０μｍ以上となっている。なお、本実施形態では、一方向において、各ベース領域１３〜１５の幅が一定であるので、ＦＷＤ領域１９ａの幅がＦＷＤ領域１９ｂの幅の約半分となっている。厳密には、１つのベース領域１４と１つのゲート電極１２の分、ＦＷＤ領域１９ｂが、ＦＷＤ領域１９ａよりも幅広となっている。

そして、図７に示すように、ＩＧＢＴ領域１８とＦＷＤ領域１９（１９ａ，１９ｂ）が一方向において交互に配置され、幅の広い側から、ＩＧＢＴ領域１８、ＦＷＤ領域１９ｂ、ＦＷＤ領域１９ａの順となっている。また、幅狭領域としてのＦＷＤ領域１９ａの方が、幅広領域としてのＦＷＤ領域１９ｂよりも多く、これにより、ＦＷＤ領域１９ａが、ＦＷＤ領域１９の大部分を占めている。

また、本実施形態においては、図６に示すように、半導体基板１０の第２主面側表層に形成されたコレクタ領域２０及びカソード領域２１に対し第１主面側に隣接して、半導体基板１０よりも高濃度であってエミッタ領域１６よりも低濃度のｎ導電型（ｎ）のフィールドストップ層２３が形成されている。上記したように、トレンチ構造のゲート電極１２を有するＩＧＢＴ素子を備えた半導体装置１００において、空乏層を止めるフィールドストップ層２３を設けると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０（半導体装置１００）の厚さを薄くすることができる。これにより、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＩＧＢＴ素子のＳＷ損失（ＡＣ損失）を低減することができる。

このように構成される半導体装置１００は、周知の半導体プロセスを用いて形成することができる。したがって、その説明は割愛する。

次に、半導体基板１０に構成されたＩＧＢＴ素子の動作について説明する。図示しないエミッタ電極とコレクタ電極との間に所定のコレクタ電圧を、エミッタ電極とゲート電極１２との間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）と、表層にエミッタ領域１６を有するベース領域１３にｎ導電型のチャネル（図３参照）が形成される。このチャネルを通じて、エミッタ電極より半導体基板１０に電子が注入される。そして、注入された電子により、コレクタ領域２０と半導体基板１０が順バイアスされ、これによりコレクタ領域２０からホールが注入されて半導体基板１０の抵抗が大幅に下がり、ＩＧＢＴ素子の電流容量が増大する。このとき、上記したように、複数のベース領域１１のうち、表層にエミッタ領域１６を有するベース領域１３のみがＩＧＢＴ素子として動作し、ベース領域１４，１５はＩＧＢＴ素子として動作しない。また、エミッタ電極とゲート電極１２との間に印加されていたゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、ｎ導電型に反転していたチャネルがｐ導電型に戻り、エミッタ電極からの電子の注入が止まる。この注入停止により、コレクタ領域２０からのホールの注入も止まる。その後、半導体基板１０に蓄積されていたキャリア（電子とホール）が、それぞれエミッタ電極とコレクタ電極から排出されるか、又は、互いに再結合して消滅する。

次に、半導体基板１０に構成されたＦＷＤ素子の動作について説明する。上記したように、エミッタ電極がアノード電極も兼ねており、エミッタ電極と電気的に接続されたベース領域１１の一部領域、主としてベース領域１４がＦＷＤ素子のアノード領域として機能する。そして、エミッタ電極と半導体基板１０との間にアノード電圧（順バイアス）を印加し、アノード電圧が閾値を超えると、アノード領域と半導体基板１０が順バイアスされ、ＦＷＤ素子が導通する。具体的には、負荷Ｌに蓄積されたエネルギーにより、上記したＩＧＢＴ素子にコレクタ電圧が印加されると、上記アノード領域とカソード領域２１（半導体基板１０も含む）との間に形成されるＦＷＤ素子が導通し、電流が流れる。なお、エミッタ電極と半導体基板１０との間に逆バイアスを印加すると、アノード領域より空乏層が半導体基板１０側へ伸びることで、逆方向耐圧を保持することができる。

次に、本実施形態に係る半導体装置１００の特徴部分の効果について説明する。本実施形態では、第４領域としてのＦＷＤ領域１９のうち、一部のみを、一方向に沿う幅の広いＦＷＤ領域１９ｂとし、ＦＷＤ領域１９ｂより数の多いＦＷＤ領域１９ａを、ＦＷＤ領域１９ｂよりも幅の狭い領域としている。換言すれば、間にＦＷＤ領域１９を挟むチャネル対のうち、一部のみを、一方向におけるチャネル間距離の長い対とし、距離の長い一部のチャネル対よりも数の多い残りのチャネル対を、距離の長いチャネル対よりも一方向におけるチャネル間距離の短い対としている。

これによれば、ＦＷＤ領域１９ｂに含まれるベース領域１４と、該ＦＷＤ領域１９ｂを挟む２つのチャネル２２との各距離の少なくとも一方が、ＦＷＤ領域１９ａに含まれるベース領域１４と２つのチャネル２２との各距離よりも長くなる。また、順方向電圧Ｖｆのスナップバックは順方向電流Ｉｆの小電流域のみで生じる。したがって、上記のように、複数のＦＷＤ領域１９の一部のみを幅の広いＦＷＤ領域１９ｂとすることで、順方向電圧Ｖｆのスナップバックを抑制することができる。

特に本実施形態では、幅広領域としてのＦＷＤ領域１９ｂの幅、換言すれば、ＦＷＤ領域１９ｂを間に挟む２つのチャネル間距離Ｌ２、を１７０μｍ以上としている。したがって、上記したように（図２など参照）、順方向電圧Ｖｆのスナップバックを、より効果的に抑制する（例えば０．１Ｖ以下とする）ことができる。

また、幅広領域としてのＦＷＤ領域１９ｂよりも数の多い、換言すればＦＷＤ素子（アノード）のうちの大部分を占める各ＦＷＤ領域１９ａを幅狭領域とする。したがって、大電流域では、ＦＷＤ素子の大部分を占める幅の狭い各ＦＷＤ領域１９ａが動作するので、半導体基板１０においてＦＷＤ素子の順方向動作時の電流分布を均一化させ、ＦＷＤ素子の性能を向上することができる。

以上から、本実施形態に係る半導体装置１００によれば、ＲＣ−ＩＧＢＴ素子を備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することができる。

また、本実施形態では、ベース領域１３〜１５を振り分けることで、ＩＧＢＴ素子とＦＷＤ素子の比率を自由に設定することができる。特に本実施形態では、トレンチ構造のゲート電極１２によりベース領域１１（ｐウェル）を区画しているため、ベース領域１３〜１５を振り分けやすい。

なお、ＩＧＢＴ領域１８は、表層にエミッタ領域１６及びベースコンタクト領域１７を有するベース領域１３のみによって構成されても良い。しかしながら、本実施形態に示すように、ベース領域１３とともにフローティング状態のベース領域１５を含む構成とすると良い。これによれば、ＩＧＢＴ素子の動作時に、ベース領域１５を介してキャリアが吸い出されないので、半導体基板１０にキャリアを蓄積することができる。すなわち、ＩＧＢＴ領域１８が、ベース領域１１として、ベース領域１３のみを含む構成に比べて、ＩＧＢＴ素子のオン電圧を低減することができる。

本実施形態では、ＦＷＤ領域１９のうち、幅の広いＦＷＤ領域１９ｂが、ベース領域１１として、同一幅の２つのベース領域１４を含む例を示した。しかしながら、ＦＷＤ領域１９ｂを構成するベース領域１４の個数は特に限定されるものはない。例えば３つ以上からなる構成としても良い。

また、ＦＷＤ領域１９ｂが、ベース領域１１として、他のベース領域１４よりも、一方向に沿う幅の広い１つのベース領域１４のみを含む構成としても良い。図８に示す例では、全てのＦＷＤ領域１９（１９ａ，１９ｂ）が、ベース領域１１として、１つのベース領域１４のみを含んでおり、ＦＷＤ領域１９ａを構成するベース領域１４ａよりも、ＦＷＤ領域１９ｂを構成するベース領域１４ｂのほうが、一方向に沿う幅が広くなっている。そして、この幅広のベース領域１４により、ＦＷＤ領域１９ｂが幅広領域となっている。このような構成とすると、ＦＷＤ領域１９ｂにおいて、両端のゲート電極１２の間に他のゲート電極１２が存在する構成に比べて、半導体基板１０の第１主面側表層において、ＦＷＤ素子（アノード）として機能するベース領域１４の面積を、ゲート電極１２が無い分、大きくすることができる。すなわち、ＦＷＤ素子の順方向電圧（Ｖｆ）を低減することができる。図８は変形例を示す断面図であり、図６に対応している。

また、本実施形態では、ＦＷＤ領域１９（１９ａ，１９ｂ）が、ベース領域１１として、ベース領域１４のみを含む例を示した。しかしながら、ＦＷＤ領域１９は、ベース領域１３を含まず、少なくともベース領域１４を含んでいれば良い。すなわち、ベース領域１４とともに、ベース領域１５により、ＦＷＤ領域１９が構成されても良い。

例えば図９に示す例では、幅の広いＦＷＤ領域１９ｂが、ベース領域１１として、１つのベース領域１４と、該ベース領域１４を挟む２つのベース領域１５とを含んでいる。すなわち、各ベース領域１５が、ＦＷＤ領域１９ｂに含まれるベース領域１１のうち、ＩＧＢＴ領域１８との境界領域となっている。図９は、変形例を示す拡大断面図である。図９では、詳しくは、ＦＷＤ領域１９ｂが、一方向において、ゲート電極１２、ベース領域１５、ゲート電極１２、ベース領域１４、ゲート電極１２、ベース領域１５、ゲート電極１２が順に設けられて構成されている。

図６や図８に示したように、ＦＷＤ領域１９ｂが、ベース領域１１として、ベース領域１４のみを含む構成とすると、ＦＷＤ素子の順方向動作時に、半導体基板１０へのホール注入量が増加する。これに対し、図９に示す構成では、ＦＷＤ領域１９ｂが、ベース領域１１として、ベース領域１５も含むので、ＦＷＤ領域１９ｂから半導体基板１０へのホール注入量を低減することができる。これにより、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。

また、図９に示す構成では、ＦＷＤ領域１９ｂが、フローティング状態のベース領域１５を、ベース領域１１のうちの、ＩＧＢＴ領域１８との境界領域として含んでおり、これにより、ＦＷＤ素子のアノードとして機能するベース領域１４が、両側のチャネル２２（図示略）と遠ざけられた構成となっている。したがって、順方向電圧Ｖｆのスナップバックを効果的に抑制することができる。

なお、図９では、ＩＧＢＴ領域１８と隣接するベース領域１１をベース領域１５としているが、ベース領域１４をＩＧＢＴ領域１８と隣接する領域としても良い。ただし、ベース領域１１であって、エミッタ電極と接続された領域（表層にベースコンタクト領域１７を有する領域）のうち、チャネルに近い部位は上記したチャネルの影響を受ける。したがって、図９に示すように、ＩＧＢＴ領域１８と隣接するベース領域１１をフローティング状態のベース領域１５とし、ＩＧＢＴ領域１８から離れた対置にアノードとして機能するベース領域１４が位置する構成とすると良い。また、ＦＷＤ素子（アノード）としての面積を稼ぐのであれば、上記したようにベース領域１５を含まない構成とすることが好ましい。

（第２実施形態）
次に、本発明の第２実施形態を、図１０に基づいて説明する。図１０は、第２実施形態に係る半導体装置において、メイン領域と外周領域との境界付近の概略構成を示す断面図である。図１０に示す断面図は、図５に示すＸ−Ｘ線の断面に相当する。

第２実施形態に係る半導体装置は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態では、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制するために、半導体基板１０の第１主面側表層のメイン領域３０において、１つのチャネル２２から一方向において隣り合うチャネル２２までの領域のうち、ベース領域１４を少なくとも１つ含むＦＷＤ領域１９のうち、一部のみを幅の広い幅広領域としてのＦＷＤ領域１９ｂとし、残りを幅の狭い幅狭領域としてのＦＷＤ領域１９ａとする例を示した。さらには、ＦＷＤ領域１９ｂの幅（チャネル間距離Ｌ２）を、１７０μｍ以上とする例を示した。

これに対し、本実施形態では、一方向に並設された複数のベース領域１１が、半導体基板１０のメイン領域３０だけでなく、外周領域５０の一部まで延びており、ベース領域１１のうち、外周領域５０に位置する部位を利用してＦＷＤ素子のスナップバックを抑制するようにした点を特徴とする。

図１０に示す半導体装置１００において、メイン領域３０の構成は、第１実施形態（図６）とほぼ同じである。すなわち、半導体基板１０における第１主面側表層において、１つのチャネル２２（図１０では省略）から一方向にて隣り合うチャネル２２までの領域のうち、第３領域としてのカソード領域２１に対向するとともに、第１電極としてのエミッタ電極と電気的に接続されたベース領域１１（例えばベース領域１４）を少なくとも１つ含む領域がＦＷＤ領域１９となっている。異なる点は、ＦＷＤ領域１９（第４領域）として、１つのベース領域１４を含む幅の狭いＦＷＤ領域１９ａのみを有する点である。そして、メイン領域３０では、半導体基板１０の第１主面側表層において、ＩＧＢＴ領域１８と、幅狭領域としてのＦＷＤ領域１９ａとが、一方向に沿って交互に設けられている。

一方向において、メイン領域３０の端部はＩＧＢＴ領域１８（ベース領域１３）となっており、このＩＧＢＴ領域１８よりも外側が外周領域５０となっている。一方向に沿って並設された複数のベース領域１１は、メイン領域３０だけでなく、半導体基板１０の第１主面側表層の外周領域５０まで延びており、並設された複数のベース領域１１の端部２４ａ（以下、外周端２４ａと示す）が、外周領域５０に位置している。図１０に示す例では、ベース領域１１（pウェル）が、一方向において、メイン領域３０端部のＩＧＢＴ領域１８より外側まで延設されており、その外周端２４ａが外周領域５０に位置している。

そして、ベース領域１１が、外周領域５０に、複数のベース領域１１の外周端２４ａから所定の領域であって最も近いチャネル２２（図１０では省略、図３参照）までの間に位置し、エミッタ電極と電気的に接続された第８領域としての端部領域２４を含んでいる。そして、半導体基板１０における第１主面側表層において、複数のベース領域１１の外周端２４ａから最も近いチャネル２２までの間の領域が、第９領域としてのＦＷＤ領域１９ｃとなっている。

図１０に示す例では、ベース領域１１における外周領域５０の部位に、メイン領域３０端部のＩＧＢＴ領域１８（ベース領域１３）に隣り合ってフローティング状態のベース領域１５（第７領域）が設けられている。このベース領域１５を区画するゲート電極１２のうち、一方向における外側（ベース領域１３との間のゲート電極１２とは反対側のゲート電極１２）が、複数のゲート電極１２のうち、一方向における端部のゲート電極１２となっている。また、この端部のゲート電極１２によりベース領域１５と区画された外周端２４ａまでの端部領域２４には、第１主面側表層にベースコンタクト領域１７が形成されて、図示しないエミッタ電極と電気的に接続されている。

また、半導体基板１０の第２主面側表層における外周領域５０には、第８領域としての端部領域２４に対応して、第３領域としてのカソード領域２１ｃが設けられている。図１０に示す構成では、カソード領域２１ｃが、端部領域２４の直下に形成されている。このように、ＦＷＤ領域１９ｃは、カソード領域２１ｃに対応し、アノードとして機能する端部領域２４を、フローティング状態のベース領域１５とともに含んでいる。

そして、ＦＷＤ領域１９ｃにおける一方向に沿う幅、換言すれば、一方向において、間にアノードとして機能する端部領域２４を含む、ベース領域１１の外周端２４ａから最も近いチャネルまでの距離Ｌ３が、第４領域としてのＦＷＤ領域１９ａにおける一方向に沿う幅の１／２よりも長くなっている。より詳しくは、上記距離Ｌ３が、８５μｍ以上となっている。

なお、図１０に示す符号５２ａは、半導体基板１０の第１主面側表層であってベース領域１１の設けられていない外周領域５０の部位に、メイン領域３０や領域５１（図５参照）を取り囲むように環状に設けられたｐ導電型のガードリングであり、このガードリング５２ａなどにより耐圧領域５２が構成されている。

次に、本実施形態に係る半導体装置１００の特徴部分の効果について説明する。上記したように、本実施形態では、半導体基板１０の第１主面側表層のうち、ベース領域１１の外周端２４ａから最も近いチャネル２２までの領域であり、端部領域２４を含むＦＷＤ領域１９ｃの幅が、端部領域２４以外にアノードとして機能するベース領域１１（図１０ではベース領域１４）を含むＦＷＤ領域１９（図１０ではＦＷＤ領域１９ａ）の幅の１／２よりも、長くなっている。

ここで、一方向において、ベース領域１１の外周端２４ａを軸としてミラー反転すると、最外周のチャネルと該チャネルの鏡像との間には、ベース領域１３は存在せず、ベースコンタクト領域１７と接続された端部領域２４、該端部領域２４の鏡像、フローティング状態のベース領域１５及びゲート電極１２とこれらの鏡像、が存在することとなる。また、上記距離Ｌ３とミラー反転した構造側の距離Ｌ３との和（２×Ｌ３）が、第１実施形態で示したチャネル間距離Ｌ２と等しくなる。したがって、第１実施形態に示した効果と同様、ＦＷＤ領域１９ｃ（端部領域２４）により、順方向電圧Ｖｆのスナップバックを抑制することができる。

特に本実施形態では、上記した距離Ｌ３を、８５μｍ以上としている。上記のごとく、距離Ｌ３とミラー反転した構造側の距離Ｌ３との和が、チャネル間距離Ｌ２と等しくなるため、第１実施形態に示した効果と同様、順方向電圧Ｖｆのスナップバックを、より効果的に抑制する（例えば０．１Ｖ以下とする）ことができる。

また、メイン領域３０では、ＩＧＢＴ領域１８とＦＷＤ領域１９ａ、換言すればコレクタ領域２０とカソード領域２１、が交互に設けられているので、ＩＧＢＴ素子及びＦＷＤ素子をそれぞれ均一に動作させることができる。特に大電流域では、ＦＷＤ素子（アノード）の大部分を占める幅の狭い各ＦＷＤ領域１９ａが動作するので、半導体基板１０においてＦＷＤ素子の順方向動作時の電流分布を均一化させ、ＦＷＤ素子の性能を向上することができる。

以上から、本実施形態に係る半導体装置１００においても、ＲＣ−ＩＧＢＴ素子を備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することができる。

また、本実施形態では、ＦＷＤ領域１９ｃが、ベース領域１１として、端部領域２４とともにベース領域１５を含んでおり、ベース領域１５が、ＦＷＤ領域１９ｃを構成するベース領域１１のうち、ＩＧＢＴ領域１８との境界領域となっている。したがって、第１実施形態の図９に示した構成同様の効果により、ＦＷＤ領域１９ｃから半導体基板１０へのホール注入量を低減することができる。これにより、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。

また、図１０に示す構成では、ＦＷＤ領域１９ｃが、フローティング状態のベース領域１５を、ベース領域１１のうちの、ＩＧＢＴ領域１８との境界領域として含んでおり、これにより、ＦＷＤ素子のアノードとして機能する端部領域２４が、チャネル２２（図示略）と遠ざけられた構成となっている。したがって、順方向電圧Ｖｆのスナップバックを効果的に抑制することができる。

なお、図１０では、ＩＧＢＴ領域１８と隣接するベース領域１１をベース領域１５としているが、端部領域２４をＩＧＢＴ領域１８と隣接する領域としても良い。ただし、ベース領域１１であって、エミッタ電極と接続された領域（表層にベースコンタクト領域１７を有する領域）のうち、チャネルに近い部位は上記したチャネルの影響を受ける。したがって、図１０に示すように、ＩＧＢＴ領域１８と隣接するベース領域１１をフローティング状態のベース領域１５とし、ＩＧＢＴ領域１８から離れた対置にアノードとして機能する端部領域２４が位置する構成とすると良い。また、ＦＷＤ素子（アノード）としての面積を稼ぐのであれば、ベース領域１５を含まない構成とすることが好ましい。

また、半導体基板１０の第１主面側表層において、ＩＧＢＴ領域１８と交互に設けられるＦＷＤ領域１９として、大部分を占める幅の狭いＦＷＤ領域１９ａとともに、ＦＷＤ領域１９ｂとＦＷＤ領域１９ｃを備える構成としても良い。すなわち、メイン領域３０の構成に、第１実施形態の図６に例示した構成を採用しても良い。この場合も、ＦＷＤ領域１９ｃの幅を、ＦＷＤ領域１９ａの幅の１／２よりも長くすれば良い。

（第３実施形態）
次に、本発明の第３実施形態を、図１１〜１３に基づいて説明する。図１１は、第３実施形態に係る半導体装置の概略構成を示す平面図であり、図５に対応している。図１２は、図１１に示す半導体装置を用いたフィードバック回路の一例を示す図である。図１３は、センス抵抗の両端の電位差Ｖｓ、ダイオード電流検知閾値Ｖｔｈ１、過電流検知閾値Ｖｔｈ２、及びフィードバック部の出力の関係を示す図である。

第３実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

本実施形態では、図１１に示すように、メイン領域３０を取り囲む外周領域５０のうち、領域５１に、メイン領域３０よりも基板表面の大きさが小さいセンス領域５１ａ（図１１の破線で囲まれた領域）を有している。領域５１を除く部分の構成としては、上記実施形態の構成を採用することができる。また、領域５１のうちのセンス領域５１ａには、ＦＷＤ素子に流れる電流に比例した電流が流れるセンス素子（図１１ではＦＷＤ専用センス素子５３）が形成されている。そして、このセンス素子による検出結果に基づき、ＦＷＤ素子の動作時にはＩＧＢＴ素子のゲート電極１２への駆動信号の入力が停止され、ＦＷＤ素子の非動作時にはゲート電極１２へ駆動信号が入力されるようにフィードバック制御される点を特徴とする。

図１１に示すように本実施形態では、ＦＷＤ素子と同様に構成され、ＦＷＤ素子に流れる電流に比例した電流が流れるＦＷＤ専用センス素子５３と、ＩＧＢＴ素子と同様に構成され、ＩＧＢＴ素子に流れる電流に比例した電流が流れるＩＧＢＴ専用センス素子５４が、センス領域５１ａにそれぞれ個別に形成されている。具体的には、ＦＷＤ専用センス素子５３の面積が、ＦＷＤ素子の面積の１／１０００程度となっており、ＩＧＢＴ専用センス素子５４の面積が、ＩＧＢＴ素子の面積の１／１０００程度となっている。これらセンス素子５３，５４の構成については、例えば本出願人による特願２００７−２６８３２８号などに記載されているので、詳細な説明は割愛する。

なお、図１１に示す符号５５はゲート電極１２に駆動信号を入力するためのゲートパッド、符号５６はエミッタセンス用のパッド、符号５７はＩＧＢＴ専用センス素子５４のエミッタ領域と接続されたＩＧＢＴセンス用パッド、符号５８はＦＷＤ専用センス素子５３のアノード領域と接続されたＦＷＤセンス用パッドである。

次に、このように構成される半導体装置１００を用いたゲート駆動信号のフィードバック回路について説明する。このようなフィードバック回路は、インバータ回路の一部（上下アームの一方）として構成されており、本出願人による特願２００７−２２９９５９号や特願２００７−２６８３２８号などに記載されたものと同じであるので参照されたい。なお、図１２においては、一例として、センス抵抗がＩＧＢＴ専用センス素子５４とＦＷＤ専用センス素子５３とで兼用とされる例を示している。

図１２に示すように、フィードバック回路は、図１１に示した半導体装置１００と、ＡＮＤ回路１０１と、センス抵抗１０２と、フィードバック部１０３とを有している。

ＡＮＤ回路１０１は、入力される全ての信号がＨｉレベルのとき、Ｈｉレベルの信号を出力するロジック回路である。このＡＮＤ回路１０１には、半導体装置１００（ＩＧＢＴ素子２５及びＩＧＢＴ専用センス素子５４）を駆動するための外部からのＰＷＭゲート信号（駆動信号に相当）とフィードバック部１０３の出力とが入力されるようになっている。なお、ＰＷＭゲート信号は外部のＰＷＭ信号発生回路等で生成され、ＡＮＤ回路１０１の入力端子に入力されるようになっている。

このＡＮＤ回路１０１は、ゲート抵抗１０４を介して半導体装置１００におけるゲートパッド５５と電気的に接続されている。そして、ＩＧＢＴ素子２５とＩＧＢＴ専用センス素子５４におけるゲート電圧の制御は、ゲート抵抗１０４を介してＡＮＤ回路１０１から供給されるＰＷＭゲート信号によって行われるようになっている。例えば、ＡＮＤ回路１０１の通過を許可されたＰＷＭゲート信号がＨｉレベルの信号であればＩＧＢＴ素子２５をオンして駆動することができ、ＰＷＭゲート信号がＬｏｗレベルの信号であればＩＧＢＴ素子２５をオフして駆動を停止させることができる。また、ＰＷＭゲート信号がＡＮＤ回路１０１の通過を停止された場合には、ＩＧＢＴ素子２５及びＩＧＢＴ専用センス素子５４は駆動されない。

また、ＩＧＢＴ素子２５のコレクタには図示しない負荷や電源等が接続され、ＩＧＢＴ素子２５のコレクタ−エミッタ間にメイン電流が流れるようになっている。また、ＩＧＢＴ専用センス素子５４のコレクタ電極は、ＩＧＢＴ素子２５のコレクタ電極と共通化されており、ＩＧＢＴ専用センス素子５４のエミッタ領域は、パッド５７を介してセンス抵抗１０２の一端に接続されている。センス抵抗１０２の他端は、パッド５６を介してＩＧＢＴ素子２５のエミッタ領域１６（例えば図６参照）に接続されている。これにより、ＩＧＢＴ専用センス素子５４のエミッタ領域から流れる電流検出用のセンス電流、すなわちＩＧＢＴ素子２５に流れるメイン電流に比例する電流がセンス抵抗１０２を流れ、センス抵抗１０２の両端の電位差Ｖｓがフィードバック部１０３にフィードバックされるようになっている。

フィードバック部１０３は、例えばオペアンプ等の回路が組み合わされて構成されるものであり、ＦＷＤ素子２６に電流が流れているか否か、ＩＧＢＴ素子２５に過剰電流が流れているか否かを判定し、判定結果にしたがってＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を許可又は停止させるものである。このため、フィードバック部１０３は、ＦＷＤ素子２６に電流が流れていることを判定するために用いるダイオード電流検知閾値Ｖｔｈ１と、ＩＧＢＴ素子２５に過剰電流が流れていることを判定するためにも用いる過電流検知閾値Ｖｔｈ２とを有している。なお、本実施形態においては、Ｖｔｈ１，Ｖｔｈ２が電圧値となっている。

なお、ＩＧＢＴ素子２５が正常に駆動される場合（ＦＷＤ素子２６に電流が流れない場合）、ＩＧＢＴ専用センス素子５４からセンス抵抗１０２に電流が流れる。これにより、ＩＧＢＴ素子２５のエミッタ領域１６の電位を基準とすると、センス抵抗１０２の両端の電位差Ｖｓは正の値となる。逆に、ＦＷＤ素子２６に電流が流れる場合、センス抵抗１０２からＦＷＤ専用センス素子５３に電流が流れる。これにより、ＩＧＢＴ素子２５のエミッタ領域１６の電位を基準とすると、センス抵抗１０２の両端の電位差Ｖｓは負の値となる。したがって、ＦＷＤ素子２６に電流が流れていることを検出するためのダイオード電流検知閾値Ｖｔｈ１を負の値とする。また、ＩＧＢＴ素子２５に過剰電流が流れる場合、ＩＧＢＴ専用センス素子５４からセンス抵抗１０２に流れるセンス電流の値はより大きくなる、すなわち、センス抵抗１０２の両端の電位差Ｖｓが正の値でより大きくなるので、過電流検知閾値Ｖｔｈ２を正の値とする。

このようなフィードバック部１０３は、ＩＧＢＴ素子２５を駆動する場合、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を許可する出力をする一方、センス抵抗１０２の両端の電位差Ｖｓを入力し、図１３に示すように、該電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さい場合、若しくは、該電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きい場合に、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止させる出力をする。

例えば通常時においては、ＰＷＭ信号発生回路等の外部回路にてＩＧＢＴ素子２５（及びＩＧＢＴ専用センス素子５４）を駆動するための駆動信号としてＰＷＭゲート信号が生成され、ＡＮＤ回路１０１に入力される。他方、ＦＷＤ素子２６はオフになっており、ＦＷＤ専用センス素子５３にも電流は流れない。このため、センス抵抗１０２のうち、ＩＧＢＴ専用センス素子５４のエミッタ領域（パッド５７）に接続される一端側の電位がＩＧＢＴ素子２５のエミッタ領域１６（パッド５６）に接続される他端側よりも高くなり、センス抵抗１０２の両端の電位差Ｖｓは正の値となる。

したがって、図１３に示すように、電位差Ｖｓは負のダイオード電流検知閾値Ｖｔｈ１よりも大きいため、フィードバック部１０３にてＦＷＤ素子２６に電流が流れていないと判定される。これにより、フィードバック部１０３の出力は、図１３に示されるようにＨｉレベルとされ、ＡＮＤ回路１０１に入力される。そして、ＡＮＤ回路１０１にＨｉレベルのＰＷＭゲート信号及びフィードバック部１０３からの出力が入力されると、ＰＷＭゲート信号は、ＡＮＤ回路１０１の通過が許可され、ゲート抵抗１０４を介してＩＧＢＴ素子２５及びＩＧＢＴ専用センス素子５４のゲート電極に入力され、ＩＧＢＴ素子２５及びＩＧＢＴ専用センス素子５４がオンする。こうして、ＩＧＢＴ素子２５及びＩＧＢＴ専用センス素子５４が駆動され、ＩＧＢＴ素子２５のコレクタ電極若しくはエミッタ電極に接続された図示しない負荷に電流が流れる。

ＦＷＤ素子２６に電流が流れる場合、センス抵抗１０２のうちＦＷＤ素子２６のアノード領域（パッド５６）に接続された一端側の電位が、ＦＷＤ専用センス素子５３のアノード領域（パッド５８）に接続された他端側の電位よりも高くなる。すなわち、センス抵抗１０２の両端の電位差は負となる。

このため、図１３に示すように、電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さくなった場合、フィードバック部１０３にてＦＷＤ素子２６に電流が流れていると判定される。これにより、フィードバック部１０３の出力は、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１０１に入力される。

したがって、ＡＮＤ回路１０１からＩＧＢＴ素子２５を駆動する信号が入力されないため、ＩＧＢＴ素子２５の駆動が停止される（ゲート信号がゼロとなる）。すなわち、ＦＷＤ素子２６の順方向動作時にＩＧＢＴ素子２５が動作しない。

また、ＩＧＢＴ素子２５に過剰電流が流れる場合、ＩＧＢＴ専用センス素子５４からセンス抵抗１０２に流れるセンス電流も過剰電流に比例して大きくなる。これにより、センス抵抗１０２の両端の電位差Ｖｓは、ＩＧＢＴ素子２５が正常に動作する際の電位差Ｖｓよりも高くなる。

したがって、図１３に示すように、電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きくなった場合、フィードバック部１０３にてＩＧＢＴ素子２５に過剰電流が流れていると判定される。これにより、フィードバック部１０３の出力は、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１０１に入力される。

したがって、ＡＮＤ回路１０１からＩＧＢＴ素子２５を駆動する信号が入力されないため、ＩＧＢＴ素子２５の駆動が停止される。すなわち、ＩＧＢＴ素子２５に流れる過剰電流によってＩＧＢＴ素子２５が破壊されるのを抑制することができる。

このように、本実施形態では、ＦＷＤ素子２６に流れる電流に比例した電流が流れるセンス素子（ＦＷＤ専用センス素子５３）を備え、センサ素子による検出結果に基づき、ＦＷＤ素子２６の動作時にはＩＧＢＴ素子２５のゲート電極１２への駆動信号の入力が停止され、ＦＷＤ素子２６の非動作時にはゲート電極１２へ駆動信号が入力されるようにフィードバック制御される回路に適用される半導体装置１００において、ＩＧＢＴ素子２５及びＦＷＤ素子２６の構成を、上記第１実施形態又は第２実施形態に示した構成としている。すなわち、ＦＷＤ素子２６の順方向電圧Ｖｆのスナップバックを抑制する構成としている。換言すれば、ＦＷＤ素子２６の線形性を向上する構成としている。

ＦＷＤ専用センス素子５３には、ＦＷＤ素子２６に流れる電流に比例した電流が流れるので、上記により、ＦＷＤ専用センス素子５３の出力の線形性も向上することができる。これにより、ＦＷＤ専用センス素子５３の検出結果に基づくゲート電極１２へのＰＷＭゲート信号（駆動信号）の入力状態制御を、精度良く行うことができる。このように、上記した各実施形態の構成は、センス素子（ＦＷＤ専用センス素子５３）によるフィードバック制御に適用される半導体装置１００の構成として好適である。

なお、本実施形態では、半導体基板１０のセンス領域５１ａにおいて、ＦＷＤ専用センス素子５３と、ＩＧＢＴ専用センス素子５４が個別に形成される例を示した。しかしながら、ＩＧＢＴ素子２５に流れる電流とＦＷＤ素子２６に流れる電流の両方を、１つのセンス素子にて検出する構成としても良い。

また、本実施形態では、半導体装置１００が、センス素子として、ＩＧＢＴ専用センス素子５４とＦＷＤ専用センス素子５３を有する例を示した。しかしながら、半導体装置１００は、センス素子として少なくともＦＷＤ専用センス素子５３を有していれば良い。

また、本実施形態では、フィードバック回路において、ＩＧＢＴ専用センス素子５４とＦＷＤ専用センス素子５３とで、一端側にそれぞれ接続されるセンス抵抗１０２が共通化される例を示した。しかしながら、ＩＧＢＴ専用センス素子５４とＦＷＤ専用センス素子５３とでセンス抵抗を分けた構成としても良い。

また、本実施形態では、本実施形態においては、センス抵抗１０２が、ＩＧＢＴ専用センス素子５４のエミッタ側、及び、ＦＷＤ専用センス素子５３のアノード側に接続される例を示した。しかしながら、ＩＧＢＴ専用センス素子５４のコレクタ側にセンス抵抗が接続され、ＦＷＤ専用センス素子５３のカソード側にセンス抵抗が接続された構成も可能である。

また、本実施形態では、ＩＧＢＴ専用センス素子５４のエミッタ領域と接続されたＩＧＢＴセンス用のパッド５７と、ＦＷＤ専用センス素子５３のアノード領域と接続されたＦＷＤセンス用のパッド５８が、それぞれ別個に設けられる例を示した。しかしながら、両パッド５７，５８が１つのセンス用パッドとして共通化された構成としても良い。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態では、ベースコンタクト領域１７により、ベース領域１１としての、ベース領域１４や端部領域２４がエミッタ電極と電気的に接続される例を示した。しかしながら、図１４及び図１５に示すように、エミッタ電極とのコンタクトとして、半導体基板１０の第１主面側からトレンチコンタクト２７が形成された構成としても良い。このトレンチコンタクト２７は、半導体基板１０の第１主面側からベース領域１１よりも浅い深さをもってベース領域１１内に形成したトレンチ内に、タングステン（Ｗ）などの導電材料を埋め込んでなるトレンチ構造のコンタクト領域である。このトレンチコンタクト２７は、上記したｐ導電型（ｐ＋）を貫通して形成されている。それ以外の構成は、第１実施形態及び第２実施形態に示した構成（図６及び図１０参照）と同じである。このようなトレンチコンタクト２７は、周知の半導体プロセスにより形成することができる。

このようにトレンチコンタクト２７（該トレンチコンタクト２７を形成する際のトレンチ）を設けると、ベースコンタクト領域１７（アノード領域として機能するベース領域１４及び端部領域２４）の第１主面側の一部、すなわちベース領域１１の高濃度部分の一部が取り除かれる。これにより、トレンチコンタクト２７の存在しない構成に比べて、ＦＷＤ素子の動作時に、上記ベースコンタクト領域１７（ベース領域１４，端部領域２４）から半導体基板１０側へのホールの注入量が減少する。したがって、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。

特に、図１４及び図１５に示す例では、スナップバックを抑制すべく、ＦＷＤ領域１９ｂを構成するベース領域１４やＦＷＤ領域１９ｃを構成する端部領域２４にトレンチコンタクト２７を設けている。これらＦＷＤ領域１９ｂ，１９ｃを有すると、ＦＷＤ領域１９ａのみの構成に比べて、ＦＷＤ素子の順方向動作時に、半導体基板１０へのホール注入量が増加することも考えられる。これに対し、上記したようにトレンチコンタクト２７を設けると、ホール注入量を抑制することができる。なお、図１４及び図１５では、幅狭であるＦＷＤ領域１９ａのベース領域１４にもトレンチコンタクト２７を設けているが、少なくともＦＷＤ領域１９ｂを構成するベース領域１４やＦＷＤ領域１９ｃを構成する端部領域２４にトレンチコンタクト２７が設けられれば良い。図１４及び図１５は、その他変形例を示す断面図であり、図１４は図６に、図１５は図１０に対応している。

なお、図示しないが、電子線やヘリウム線などの放射線を照射することにより、例えば半導体基板１０におけるベース領域１１との境界近傍に、低ライフタイム層が形成された構成としても良い。これによれば、ベース領域１１直下のキャリア密度を低下させることができる。したがって、ＦＷＤ素子の動作時に、アノード領域として機能するベース領域１１近傍のキャリア密度が小さくなり、ひいてはリカバリー電流Ｉｒｒの値を小さくしてＳＷ損失を低減することができる。

本実施形態では、半導体装置１００がフィールドストップ層２３を備える例を示した。しかしながら、フィールドストップ層２３を有さない構成としても良い。

本実施形態では、特許請求の範囲に記載の第１導電型をｎ導電型、第２導電型をｐ導電型とする例を示した。しかしながら、第１導電型をｐ導電型、第２導電型をｎ導電型（ｐチャネルのＩＧＢＴ素子を有する構成）としても良い。

本実施形態では、半導体基板１０の主面側表層において、ベース領域１１として、エミッタ領域１６が形成されず、ベースコンタクト領域１７が形成されたベース領域１４を少なくとも含む領域を、第４領域としてのＦＷＤ領域１９とする例を示した。しかしながら、図１６に示すように、メイン領域３０において、ベース領域１３が一方向に沿って連続して設けられ、ベース領域１３がＦＷＤ素子のアノードとしての役割も果たす構成についても、上記した特徴を適用することができる。

図１６では、ベース領域１３のうち、大部分が一方向に沿う幅の狭い幅狭領域１３ａとされ、幅狭領域１３ａよりも数の少ない一部の領域１３ｂが、幅狭領域１３ａよりも幅の広い幅広領域となっている。そして、各ベース領域１３において、チャネル２２に挟まれる部分が、第４領域としてのＦＷＤ領域１９となっており、幅広領域１３ｂの該当部分がＦＷＤ領域１９ｂ、幅狭領域１３ａの該当部分がＦＷＤ領域１９ａとなっている。さらに、幅広領域１３ｂの幅、すなわち、幅広領域１３ｂ（ＦＷＤ領域１９ｂ）を挟む２つのチャネル２２の内−内の距離Ｌ４が、１７０μｍ以上となっている。このような構成としても、ＲＣ−ＩＧＢＴ素子を備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することができる。図１６は、その他変形例を示す断面図である。

本実施形態では、トレンチ構造のゲート電極１２を有するＩＧＢＴ素子の例を示した。しかしながら、プレーナ構造のゲート電極１２を有する構成についても、上記した特徴を適用することができる。

例えば図１７に示す例では、半導体基板１０の第１主面側表層に、厚さ方向と一方向に垂直な方向とに延びたベース領域１１としてのｐウェルが、一方向において、互いに離間しつつ複数形成されている。一方向において並設された複数のベース領域１１の各表層には、ベースコンタクト領域１７と該領域１７を一方向において挟む態様でエミッタ領域１６が形成されている。また、一方向において、互いに隣り合うベース領域１１の、対向するエミッタ領域１６間を跨ぐように、第１主面上には図示しない絶縁膜を介してプレーナ構造のゲート電極１２がそれぞれ形成されている。そして、複数のベース領域１１のうち、大部分のベース領域１１ａが一方向に沿う幅が狭い領域とされ、残りのごく一部のベース領域１１ｂがベース領域１１ａよりも幅の広い領域となっている。

これらベース領域１１ａ，１１ｂにおいて、チャネル２２（図示略）に挟まれる部分が、第４領域としてのＦＷＤ領域１９となっており、幅の広いベース領域１１ｂの該当部分が幅広領域としてのＦＷＤ領域１９ｂ、幅の狭いベース領域１１ａの該当部分が幅狭領域としてのＦＷＤ領域１９ａとなっている。ベース領域１１ｂでは、表層に形成されたエミッタ領域１６にそれぞれ隣接して図示しないチャネルが形成されるが、このチャネル間の距離Ｌ５、換言すればＦＷＤ領域１９ｂの一方向に沿う幅が、１７０μｍ以上となっている。このような構成としても、ＲＣ−ＩＧＢＴ素子を備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することができる。

図１７に示す例では、エミッタ領域１６も有するベース領域１１の一部をアノードとして機能させる構成、すなわち図１６に示す構成においてゲート電極１２をプレーナ構造に置き換えた構成となっている。これに対し、図１８に示すように、アノードとして機能する専用の領域を有する構成、すなわち図６に示す構成においてゲート電極１２をプレーナ構造に置き換えた構成としても良い。

図１８に示す例でも、半導体基板１０の第１主面側表層に、厚さ方向及び一方向に垂直な方向に延びたベース領域１１としてのｐウェルが、一方向において、互いに離間しつつ複数形成されている。一方向に並設された複数のベース領域１１は、表層にベースコンタクト領域１７と該領域１７を一方向において挟む態様でエミッタ領域１６が形成されたベース領域１１ａと、ベースコンタクト領域１７のみが形成されたベース領域１１ｃ，１１ｄを含んでいる。半導体基板１０の第１主面側表層において、２つのチャネル２２（図示略）間に、ベース領域１１として、ベース領域１１ａを含む領域がＩＧＢＴ領域１８、ベース領域１１ｃ，１１ｄを含む領域が、ＦＷＤ領域１９となっている。これらＩＧＢＴ領域１８及びＦＷＤ領域１９は、一方向に沿って交互に設けられている。

また、互いに隣り合うベース領域１１を跨いでプレーナ構造のゲート電極１２がそれぞれ形成されている。そして、ベースコンタクト領域１７のみが形成されたベース領域１１ｃ，１１ｄのうち、大部分を占めるベース領域１１ｃが一方向に沿う幅が狭い領域とされ、残りのごく一部のベース領域１１ｄがベース領域１１ｃよりも幅の広い領域となっている。そして、ベース領域１１ｃを含む領域が幅狭領域としてのＦＷＤ領域１９ａ、ベース領域１１ｄを含む領域が幅広領域としてのＦＷＤ領域１９ｂとなっている。

ＦＷＤ領域１９ｂの一方向に沿う幅は、ＦＷＤ領域１９ａの一方向に沿う幅よりも広くされてなっており、さらには、ＦＷＤ領域１９ｂの一方向に沿う幅、すなわち、ベース領域１１ｄを間に挟む、隣り合うチャネル間の距離Ｌ６が、１７０μｍ以上となっている。このような構成としても、ＲＣ−ＩＧＢＴ素子を備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することができる。なお、図１７及び図１８では、フィールドストップ層２３のない構成を示したが、フィールドストップ層２３を有する構成としても良い。図１７及び図１８は、その他変形例を示す断面図である。

なお、図１８では、幅広領域としてのＦＷＤ領域１９ｂに含まれるベース領域１１ｄの幅を、幅狭領域としてのＦＷＤ領域１９ａに含まれるベース領域１１ｃやＩＧＢＴ領域１８に含まれるベース領域１１ａの幅よりも広くする例を示した。しかしながら、本実施形態で示したように、重要なのは、ＦＷＤ素子として機能するベース領域１１の部分を、該ベース領域１１に近い位置のチャネル２２からできるだけ遠ざける点にある。したがって、例えばベース領域１１ｄの幅を、他のベース領域１１ａ，１１ｃと同じ幅とした場合でも、ベース領域１１ａ，１１ｄ間の距離を調整することで、ＦＷＤ領域１９ｂを幅広領域とすることができる。

また、第２実施形態（図１０参照）では、複数のベース領域１１（１３〜１５）が並設された一方向において、ベース領域１１（ｐウェル）が外周領域５０まで延設され、一方向において、ベース領域１１の端部（外周端２４ａ）から最も近いチャネルまでの間に第８領域としての端部領域２４が形成されている。また、半導体基板１０の第２主面には、端部領域２４に対応して、カソード領域２１ｃが形成されている。そして、半導体基板１０の第１主面側表層において、端部領域２４を含み、一方向においてベース領域１１の外周端２４ａから最も近いチャネルまでの間の領域である第９領域としてＦＷＤ領域１９ｃの幅（一方向に沿う外周端２４ａからチャネルまでの距離）が、メイン領域３０におけるＦＷＤ領域１９ａの一方向に沿う幅の１／２よりも長くされた例を示した。しかしながら、スナップバックを抑制すべく、外周領域５０に構成されるＦＷＤ素子は、上記例に限定されるものではない。

図１９は、その他変形例を示す平面図である。図１９は、図５に破線で示すＸＩＸ領域に相当する。図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。図２１は、図１９のＸＸＩ−ＸＸＩ線に沿う断面図である。図１９〜図２１に示す例では、一方向に垂直な方向に長い矩形ループ状に形成された複数のゲート電極１２が、一方向に並設されて、ベース領域１１（ｐウェル）が一方向において区画されている。

メイン領域３０では、図示しないコレクタ領域２０に対向するベース領域１１のうち、矩形ループのゲート電極１２に囲まれたベース領域１１が浮遊電位のベース領域１５とされ、隣り合うゲート電極１２間のベース領域１１が第１主面側表層にエミッタ領域１６とベースコンタクト領域１７の形成されたベース領域１３となっている。そして、ベース領域１３を一方向における端部とし、ベース領域１３とベース領域１５とが一方向に交互に設けられてＩＧＢＴ領域１８が構成されている。

また、カソード領域２１ａに対向する全てのベース領域１１（矩形ループのゲート電極１２に囲まれたベース領域１１及び隣り合うゲート電極１２間のベース領域１１の全て）が、第１主面側表層にベースコンタクト領域１７の形成されたベース領域１４となっている。そして、半導体基板１０の第１主面側表層において、これらベース領域１４を含み、一方向において隣り合うチャネル（図示略）間の領域が、ＦＷＤ領域１９ａとなっている。

また、半導体基板１０の第１主面側表層のうち、一方向に垂直な方向においてメイン領域３０に隣り合う外周領域５０の部分にも、ベース領域１１（ｐウェル）が延設されて、ｐ導電型の端部領域２４が構成されている。この端部領域２４は、隣り合うゲート電極１２の間に位置するベース領域１１（ベース領域１３とベース領域１４の一部）と電気的に接続（一体化）されている。また、上記した各ベースコンタクト領域１７が、一方向に垂直な方向において、外周領域５０まで延設され、隣り合うゲート電極１２の間に位置するベース領域１１（ベース領域１３とベース領域１４の一部）の第１主面側表層に設けられたベースコンタクト領域１７が、端部領域２４のベースコンタクト領域１７も兼ねている。すなわち、図１９〜２１に示す例では、第９領域としてのＦＷＤ領域１９ｃが、第８領域としての端部領域２４のみを含んでいる。

そして、半導体基板１０の第１主面側表層において、ベース領域１１（端部領域２４）の外周端２４ａから、最も近いチャネルまでの領域である第９領域としてのＦＷＤ領域１９ｃの、一方向に垂直な方向に沿う幅Ｌ３（外周端２４ａから最も近いチャネルまでの、一方向に垂直な方向に沿う距離）が、ＦＷＤ領域１９ａの一方向に沿う幅Ｌ７の１／２の長さよりも長くなっている。さらには、幅Ｌ３が８５μｍ以上となっている。

このような構成においても、ベース領域１１のうち、エミッタ電極と電気的に接続され、外周領域５０に位置する端部領域２４が、該端部領域２４に対向するカソード領域２１ｃとともに、第２実施形態（図１０）に示した端部領域２４及びカソード領域２１ｃ同様、ＦＷＤ素子として機能する。したがって、ＦＷＤ素子のスナップバックを抑制することができる。また、ＦＷＤ領域１９ａが幅狭領域に相当するので、このＦＷＤ領域１９ａにより、半導体基板１０においてＦＷＤ素子の順方向動作時の電流分布を均一化させ、ＦＷＤ素子の性能を向上することができる。すなわち、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板１０に備える構成において、ＦＷＤ素子を均一に動作させるとともに、ＦＷＤ素子のスナップバックを抑制することができる。

なお、図１９〜２１では、ＦＷＤ領域１９ａを構成するベース領域１１として、第１主面側表層にベースコンタクト領域１７を有するベース領域１４のみを採用する例を示した。しかしながら、メイン領域３０におけるＩＧＢＴ領域１８の構成や、ＦＷＤ領域１９ａの構成は上記例に限定されるものではない。例えば、ＦＷＤ領域１９ａがベース領域１４とベース領域１５を含む構成としても良い。また、ＩＧＢＴ領域１８やＦＷＤ領域１９ａを構成するベース領域１１の数も上記例に限定されるものではない。また、端部領域２４専用のベースコンタクト領域１７を設けても良い。

本実施形態では、ベース領域１１（ｐウェル）を一方向に並設された複数のベース領域１３〜１５（及び端部領域２４）とすべく、ゲート電極１２を、一方向に沿って所定ピッチで繰り返し形成されたストライプパターンとする例を示した。しかしながら、ゲート電極１２の配置は上記例に限定されるものではない。一方向に沿って所定ピッチで繰り返し形成されていれば良い。例えば、主面に沿う平面形状が、正方形や六角形などの多角形や、円形のゲート電極１２を、一方向に沿って所定ピッチで繰り返し配置したものでも良い。

本実施形態では、メイン領域３０において、ＦＷＤ領域１９ａ，１９ｂに含まれるゲート電極１２のうち、一方向における端部のゲート電極１２の直下の位置に、コレクタ領域２０とカソード領域２１ａ，２１ｂの境界が設定される例を示した。しかしながら、コレクタ領域２０とカソード領域２１ａ，２１ｂの境界は、上記例に限定されるものではない。半導体基板１０の第１主面側表層のメイン領域３０において、１つのチャネルから一方向にて隣り合うチャネルまでの領域であって、カソード領域２１ａ，２１ｂと対向し、且つ、エミッタ電極と電気的に接続されたベース領域１４を少なくとも１つ含む領域が、第４領域としてのＦＷＤ領域１９ａ，１９ｂである。したがって、例えば、ＩＧＢＴ領域１８における一方向の端部のベース領域１１の直下に、カソード領域２１ａ，２１ｂが位置する構成としても良い。また、一方向において隣り合う２つのチャネル間に、５つのベース領域１１が形成され、そのうちの両端のベース領域１１直下にコレクタ領域２０が位置し、両端に挟まれた２つのベース領域１１（ベース領域１４）の直下にカソード領域１９（１９ａ，１９ｂ）が位置する構成としても良い。

１０・・・半導体基板
１１・・・ベース領域
１２・・・ゲート電極（トレンチゲート）
１３・・・ベース領域
１４・・・ベース領域
１５・・・ベース領域（第７領域）
１６・・・エミッタ領域（第１領域）
１８・・・ＩＧＢＴ領域（ＩＧＢＴ素子のセル領域）
１９・・・ＦＷＤ領域（第４領域）
１９ａ・・・（幅の狭い）ＦＷＤ領域
１９ｂ・・・（幅の広い）ＦＷＤ領域
２０・・・コレクタ領域（第２領域）
２１・・・カソード領域（第３領域）

Claims (7)

1. 第１主面及び第２主面を有する第１導電型の半導体基板に、ゲート電極を前記第１主面側に有する縦型のＩＧＢＴ素子と、該ＩＧＢＴ素子に逆並列に接続された縦型の還流ダイオード素子と、が構成された半導体装置であって、
   前記半導体基板は、前記ＩＧＢＴ素子及び前記還流ダイオード素子が構成されたメイン領域と、該半導体基板の厚さ方向に垂直な方向において前記メイン領域を取り囲む環状の外周領域を有し、
   前記半導体基板の第１主面側表層に、前記半導体基板の厚さ方向に垂直な一方向において並設されて前記メイン領域全域に位置しつつ、端部が前記外周領域に位置する第２導電型の複数のベース領域と、
   複数の前記ベース領域のうち、前記メイン領域内における少なくとも一部の表層に選択的に設けられた、前記ＩＧＢＴ素子を構成する、前記半導体基板よりも不純物濃度の高い第１導電型の複数の第１領域と、
   前記ベース領域の少なくとも一部及び前記第１領域と電気的に接続された第１電極と、
   前記半導体基板の第２主面側表層に、前記一方向において互いに隣接しつつ交互に設けられた、前記ＩＧＢＴ素子を構成する第２導電型の第２領域、及び、前記還流ダイオード素子を構成する、前記半導体基板よりも不純物濃度の高い第１導電型の第３領域と、を備え、
   第１主面側表層に前記第１領域が設けられたベース領域には、前記ＩＧＢＴ素子のオン動作時に、前記第１領域に隣接して第１導電型のチャネルが選択的に設けられ、
   前記ベース領域は、前記外周領域に、前記ベース領域の端部から所定の領域であって最も近い前記チャネルまでの間に位置し、前記第１電極と電気的に接続された第８領域を含み、
   前記半導体基板の第２主面側表層における外周領域には、前記第８領域に対応して、前記第３領域が設けられ、
   前記半導体基板における第１主面側表層において、１つの前記チャネルから前記一方向にて隣り合う前記チャネルまでの領域のうち、前記第３領域に対向するとともに、前記第１電極と電気的に接続された前記ベース領域を少なくとも１つ含む領域が第４領域とされるとともに、前記第８領域を含み、前記外周領域に位置する前記ベース領域の端部から、前記一方向又は前記一方向と前記厚さ方向とに垂直な方向において最も近い前記チャネルまでの間の領域が第９領域とされ、
   前記第９領域における前記ベース領域の端部から最も近い前記チャネルまでの幅が、前記第４領域における前記一方向に沿う幅の１／２よりも長いことを特徴とする半導体装置。
2. 前記複数のベース領域の端部は、前記一方向において前記外周領域に位置しており、
   前記第８領域は、前記一方向において、並設された複数の前記ベース領域の端部から所定の領域であって最も近い前記チャネルまでの間に位置しており、
   前記第９領域は、前記半導体基板における第１主面側表層において、並設された複数の前記ベース領域の前記一方向における端部から最も近い前記チャネルまでの間の領域であり、
   前記第９領域における前記一方向に沿う幅が、前記第４領域における前記一方向に沿う幅の１／２よりも長いことを特徴とする請求項１に記載の半導体装置。
3. 複数の前記ベース領域として、前記第１領域を有さず、前記第１電極に接続されない浮遊状態の第７領域をさらに含み、
   前記第９領域は、前記第７領域を、前記一方向における前記メイン領域との境界領域として、前記メイン領域と前記第８領域との間に含むことを特徴とする請求項２に記載の半導体装置。
4. 前記第９領域の幅が８５μｍ以上とされていることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
5. 前記ベース領域は、前記第１主面側から設けたトレンチ内に絶縁膜を介して導電材料を埋め込んでなる複数のトレンチゲートにより、前記一方向に沿って並設された複数の領域に区画され、
   前記トレンチゲートは、側面部位に隣接して前記第１領域が設けられた、前記ＩＧＢＴ素子を構成するトレンチ構造の前記ゲート電極を含むことを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
6. 前記第８領域には、前記第１電極とのコンタクトとして、第１主面側から設けたトレンチ内に導電材料を埋め込んでなるトレンチコンタクトが設けられていることを特徴とする請求項１〜５いずれか１項に記載の半導体装置。
7. 前記外周領域は、前記メイン領域よりも前記第１主面に沿う大きさが小さいセンス領域を含み、
   前記センス領域には、前記還流ダイオード素子に流れる電流に比例した電流が流れるセンス素子が形成され、
   前記センス素子に接続されるとともに前記還流ダイオード素子に流れる電流を検出するためのセンス抵抗と、
   外部から入力される駆動信号を通過させて前記ＩＧＢＴ素子のゲート電極に入力するものであって、前記還流ダイオード素子に電流が流れていることを判定するためのダイオード電流検知閾値を有しており、前記センス抵抗の両端の電位差を入力してこの電位差と前記ダイオード電流検知閾値とを比較し、前記還流ダイオード素子が動作時か非動作時であるかを判定するとともに、前記電位差が前記ダイオード電流検知閾値よりも小さいとき、前記還流ダイオード素子が動作時であると判定し、前記駆動信号の通過を停止して前記ＩＧＢＴ素子をオフする一方、前記電位差が前記ダイオード電流検知閾値よりも大きいとき、前記還流ダイオード素子が非動作時であると判定し、前記駆動信号の通過を許可して前記ＩＧＢＴ素子をオンするフィードバック手段と、を備えることを特徴とする請求項１〜６いずれか１項に記載の半導体装置。

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