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DE102021117642B4 - Halbleitervorrichtung - Google Patents

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DE102021117642B4
DE102021117642B4 DE102021117642.5A DE102021117642A DE102021117642B4 DE 102021117642 B4 DE102021117642 B4 DE 102021117642B4 DE 102021117642 A DE102021117642 A DE 102021117642A DE 102021117642 B4 DE102021117642 B4 DE 102021117642B4
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semiconductor layer
control electrodes
gate
layers
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Katsumi Satoh
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Mitsubishi Electric Corp
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  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Halbleitervorrichtung, aufweisend:
- ein Halbleitersubstrat (1), welches eine erste und eine zweite Hauptfläche aufweist, die einander zugewandt sind;
- eine erste Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, welche zwischen der ersten Hauptfläche und der zweiten Hauptfläche des Halbleitersubstrats (1) bereitgestellt ist;
- eine zweite Halbleiterschicht (3) eines zweiten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht (2) und der ersten Hauptfläche bereitgestellt ist;
- eine Vielzahl dritter Halbleiterschichten (4) eines ersten Leitfähigkeitstyps, welche auf einer Fläche der zweiten Halbleiterschicht (3) selektiv bereitgestellt ist;
- eine vierte Halbleiterschicht (5) eines zweiten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht (2) und der zweiten Hauptfläche bereitgestellt ist;
- eine Vielzahl fünfter Halbleiterschichten (6) eines ersten Leitfähigkeitstyps, welche auf einer Fläche der vierten Halbleiterschicht (5) selektiv bereitgestellt ist;
- eine erste Hauptelektrode (14), welche auf der ersten Hauptfläche bereitgestellt ist und mit der zweiten und den dritten Halbleiterschichten (3, 4) verbunden ist;
- eine zweite Hauptelektrode (15), welche auf der zweiten Hauptfläche bereitgestellt und mit der vierten und den fünften Halbleiterschichten (5, 6) verbunden ist;
- eine Vielzahl erster Steuerelektroden (8), welche jeweils leitende Zustände und nichtleitende Zustände zwischen der ersten Halbleiterschicht (2) und der Vielzahl dritter Halbleiterschichten (4) in Übereinstimmung mit elektrischen Signalen schaltet; und
- eine Vielzahl zweiter Steuerelektroden (11), welche jeweils leitende Zustände und nichtleitende Zustände zwischen der ersten Halbleiterschicht (2) und der Vielzahl fünfter Halbleiterschichten (6) in Übereinstimmung mit elektrischen Signalen schaltet, wobei:
- die Vielzahl erster Steuerelektroden (8) Streifenformen aufweist, welche sich in einer Draufsicht in eine erste Richtung erstrecken,
- die Vielzahl zweiter Steuerelektroden (11) Streifenformen aufweist, welche sich in einer Draufsicht in eine zweite Richtung erstrecken,
- eine Summe von Längen (G1W) in der ersten Richtung von Grenzen zwischen der zweiten Halbleiterschicht (3) und der Vielzahl dritter Halbleiterschichten (4) auf einer Fläche des Halbleitersubstrats (1), welche der Vielzahl erster Steuerelektroden (8) zugewandt ist, als eine erste Gate-Gesamtbreite (ZG1W) festgelegt ist,
- eine Summe von Längen (G2W) in der zweiten Richtung von Grenzen zwischen der vierten Halbleiterschicht (5) und der Vielzahl fünfter Halbleiterschichten (6) auf einer Fläche des Halbleitersubstrats (1), welche der Vielzahl zweiter Steuerelektroden (11) zugewandt ist, als eine zweite Gesamtbreite (ZG2W) festgelegt ist,
- ein Gate-Breitenverhältnis (∑G2W/∑G1W), welches erhalten wird, indem die zweite Gesamtbreite (ΣG2W durch die erste Gate-Gesamtbreite (ΣG1W) dividiert wird, gleich oder höher als 1,0 ist,
- die Vielzahl erster Steuerelektroden (8) eine Graben-Gate-Struktur aufweist,
- eine Region auf der ersten Hauptflächenseite des Halbleitersubstrats (1) durch Gräben (7) der Vielzahl erster Steuerelektroden (8) in eine Vielzahl von Mesa-Abschnitten unterteilt ist,
- die Vielzahl von Mesa-Abschnitten Zellabschnitte beinhalten, welche die mit der ersten Hauptelektrode (14) verbundene dritte Halbleiterschicht (4) und Dummy-Zellabschnitte enthält, welche die mit der ersten Hauptelektrode (14) verbundene dritte Halbleiterschicht (4) nicht enthalten oder welche die dritte Halbleiterschicht (4) nicht enthalten, und
- ein Abstand zwischen benachbarten Zellabschnitten 1/40 bis 1/20 eines kürzesten Abstands von der zweiten Halbleiterschicht (3) zur vierten Halbleiterschicht (5) entspricht.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung.
  • Hintergrund
  • In dem IGBT ist eine Emitterelektrode (Kathode) auf einer Fläche bereitgestellt, und eine Kollektorelektrode (Anode) ist auf einer Rückseite bereitgestellt. Es wurde ein IGBT mit einer Doppel-Gate-Struktur vorgeschlagen, in welchem eine erste Gate-Elektrode auf einer Fläche bereitgestellt ist und eine zweite Gate-Elektrode auf einer Rückseite bereitgestellt ist (siehe zum Beispiel die japanische Patentanmeldung JP S64- 057 674 A ).
  • Beim Ausschalten wird an der zweiten Gate-Elektrode ein Signal angelegt, um einen Kanal auszubilden, welcher eine N-Basisschicht und eine N-Kollektorschicht in der Nähe der zweiten Gate-Elektrode verbindet. Darüber hinaus fungieren eine P-Basisschicht und die N-Basisschicht als PN-Diode. Auf diese Weise wird ein Strompfad von einer Emitterelektrode, welcher eine Emitterschicht, die P-Basisschicht, die N-Basisschicht, eine Rückseitenkanalregion, die N-Kollektorschicht und eine Kollektorelektrode umfasst, zur Kollektorelektrode ausgebildet. Überschusselektronen, die in der N-Basisschicht angesammelt sind, werden durch diesen Pfad abgeführt, so dass es möglich ist, einen Ausschaltschaltverlust erheblich zu reduzieren, ohne eine EIN-Spannung zu opfern.
  • Falls eine parasitäre Diode, die in diesen IGBT mit der Doppel-Gate-Struktur integriert ist, mit einer ausreichenden Erregungsfunktion ausgestattet werden kann, arbeitet die parasitäre Diode auf ähnliche Weise wie eine Freilaufdiode, die mit dem IGBT antiparallel verbunden ist. Infolgedessen ist es möglich, die Kapazität der Freilaufdiode kleiner zu machen oder die Freilaufdiode zu eliminieren.
  • Die US 2018 / 0 083 129 A1 betrifft eine Halbleitervorrichtung aufweisend eine erste Elektrode, einen ersten Halbleiterbereich, der auf der ersten Elektrode angeordnet und elektrisch mit dieser verbunden ist, einen zweiten Halbleiterbereich, der auf dem ersten Halbleiterbereich angeordnet ist und eine geringere Trägerkonzentration als der erste Halbleiterbereich aufweist, einen dritten Halbleiterbereich, der auf dem zweiten Halbleiterbereich angeordnet ist, einen vierten Halbleiterbereich, der auf dem dritten Halbleiterbereich angeordnet ist, einen fünften Halbleiterbereich, der auf dem zweiten Halbleiterbereich angeordnet und in einer Richtung von dem dritten Halbleiterbereich getrennt ist, eine Gate-Elektrode, die auf dem zweiten Halbleiterbereich angeordnet ist, dem dritten Halbleiterbereich über eine Isolierschicht in der Richtung zugewandt ist und zwischen dem dritten und vierten Halbleiterbereich positioniert ist, eine zweite Elektrode, die auf dem vierten Halbleiterbereich angeordnet und elektrisch mit diesem verbunden ist, und eine dritte Elektrode, die auf dem fünften Halbleiterbereich angeordnet, von der zweiten Elektrode getrennt und elektrisch mit dem fünften Halbleiterbereich verbunden ist.
  • Die US 2020 / 0 303 526 A1 zeigt eine Halbleitervorrichtung aufweisend erste und zweite Elektroden, erste und zweite Gate-Elektroden und eine Halbleiterschicht mit ersten und zweiten Ebenen, wobei die Halbleiterschicht einen ersten Halbleiterbereich eines ersten Leitfähigkeitstyps mit einem ersten Abschnitt, einem zweiten Abschnitt mit einer höheren Trägerkonzentration als der erste Abschnitt und einem dritten Abschnitt mit einer niedrigeren Trägerkonzentration als der zweite Abschnitt umfasst; einen zweiten Halbleiterbereich eines zweiten Leitfähigkeitstyps zwischen dem ersten Halbleiterbereich und der ersten Ebene und der ersten Gate-Elektrode zugewandt; einen dritten Halbleiterbereich eines ersten Leitfähigkeitstyps zwischen dem zweiten Halbleiterbereich und der ersten Ebene und in Kontakt mit der ersten Elektrode; einen vierten Halbleiterbereich eines zweiten Leitfähigkeitstyps zwischen dem ersten Halbleiterbereich und der zweiten Ebene und der zweiten Gate-Elektrode zugewandt; und einen fünften Halbleiterbereich eines ersten Leitfähigkeitstyps zwischen dem vierten Halbleiterbereich und der zweiten Ebene.
  • Die US 2017 / 0 117 383 A1 beschreibt ein Verfahren zum Ausbilden eines Halbleiterbauelements, aufweisen das Ausbilden einer elektrischen Struktur auf einer Hauptoberfläche eines Halbleitersubstrats und das Ausführen einer anodischen Oxidation einer Rückseitenoberflächenregion einer Rückseitenoberfläche des Halbleitersubstrats, um eine Oxidschicht auf der Rückseitenoberfläche des Halbleitersubstrats zu bilden.
  • Die US 4 980 743 A betrifft MIS-Feldeffekttransistoren und verbesserte MOSFETs mit Leitfähigkeitsmodulation. Ein derartiger MOSFET umfasst eine halbleitende Drain-Schicht, eine auf einer Pufferschicht gebildete Basisschicht vom N-Leitfähigkeitstyp (N- Basisschicht) und eine Basisschicht (P-Basisschicht) vom P-Leitfähigkeitstyp. Die P-Basisschicht wird durch Diffusion in einer Halbleiterschicht vom N-Typ gebildet, die als die N-Basisschicht dient. Eine hochdotierte Schicht vom N-Typ (N+- Schicht) ist auf der P-Basisschicht gebildet, um einen Kanalbereich des MOSFET festzulegen. Eine Gate- Elektrodenschicht bedeckt „isolierend“ die N-Basisschicht und den Kanalbereich, und eine Source-Elektrodenschicht schließt die P-Basisschicht und die N+-Source-Schicht kurz. Wenn eine positive Spannung an die Gate-Elektrode angelegt wird, wird der Kanalbereich invertiert, so dass Träger (Elektronen) von der N+-Source-Schicht in die N-Basisschicht injiziert werden. Wenn die Elektronen in die Drain-Schicht durch die Pufferschicht eintreten, wird der PN-Übergang des MOSFET in Durchlassrichtung vorgespannt, und als Ergebnis wird der MOSFET angeschaltet. Wenn eine Null- oder negative Spannung an die Gate-Elektrode angelegt wird, verschwindet die invertierte Schicht im Kanalbereich und folglich verschwindet der Kanal. Als Ergebnis wird der MOSFET abgeschaltet.
  • Die US 2014 / 0 339 600 A1 offenbart bei einer Halbleitervorrichtung eine Trench-Gate-MOS-Struktur, die auf einer Hauptoberfläche eines Halbleitersubstrats ausgebildet ist, das als ein n--Driftbereich ausgebildet wird. Ein n-Schalenbereich ist in dem n--Driftbereich derart vorgesehen, dass er in Kontakt mit einer Oberfläche eines p-Basisbereichs in der Nähe des die Trench-Gate-MOS-Struktur bildenden n--Driftbereichs kommt. Der n-Schalenbereich hat eine höhere Dotierstoffkonzentration als der n--Driftbereich. Die wirksame Dosis von Dotierstoffen vom n-Typ in dem n-Schalenbereich ist gleich oder kleiner 5,0 × 1012 cm-2. Der n--Driftbereich hat eine Widerstandsfähigkeit, die verhindert, dass eine Verarmungsschicht, die sich von einem p-Kollektorbereich auf der anderen Hauptoberfläche ausbreitet, wenn eine Sperr-Nennspannung mit einem Emitter als eine positive Elektrode angelegt wird, entweder den n-Schalenbereich oder die Sohle eines ersten Grabens erreicht, je nachdem, welche/r dem p-Kollektorbereich näher ist als der/die andere.
  • Zusammenfassung
  • Der IGBT mit der Doppel-Gate-Struktur im Stand der Technik ist jedoch auf eine Reduzierung eines Ausschaltverlustes des IGBTs fokussiert und ist nicht auf eine volle Verwendung von Funktionen der parasitären Diode fokussiert. Folglich ist eine Erregungsfähigkeit der parasitären Diode nicht hoch. Darüber hinaus ist es erforderlich, die N-Basisschicht dicker auszubilden, wenn eine Stehspannung höher wird. Dicken von N-Basisschichten eines IGBTs in der Größenordnung von 1000 V, eines IGBTs in der Größenordnung von 3000 V und eines IGBTs in der Größenordnung von 6000 V, entsprechen jeweils zum Beispiel ungefähr 120 Mikrometern, ungefähr 350 Mikrometern, und ungefähr 650 Mikrometern. Infolgedessen wird ein Strompfad länger, wenn die Stehspannung höher wird, und folglich weist die Diode eine geringere Erregungsleistung auf. Daher war es nicht möglich, die Kapazität der Freilaufdiode, welche mit dem IGBT antiparallel verbunden ist, kleiner zu machen oder die Freilaufdiode zu eliminieren.
  • Die vorliegende Erfindung wurde umgesetzt, um die oben beschriebenen Probleme zu lösen und sie ist dahingehend ausgerichtet, eine Halbleitervorrichtung bereitzustellen, die in der Lage ist, eine Erregungsleistung einer parasitären Diode zu verbessern.
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der jeweiligen abhängigen Ansprüche.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist auf: ein Halbleitersubstrat mit einer ersten und einer zweiten Hauptfläche, welche einander zugewandt sind; eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, welche zwischen der ersten Hauptfläche und der zweiten Hauptfläche des Halbleitersubstrats bereitgestellt ist; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht und der ersten Hauptfläche bereitgestellt ist; eine Vielzahl dritter Halbleiterschichten eines ersten Leitfähigkeitstyps, welche auf einer Fläche der zweiten Halbleiterschicht selektiv bereitgestellt ist; eine vierte Halbleiterschicht eines zweiten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht und der zweiten Hauptfläche bereitgestellt ist; eine Vielzahl fünfter Halbleiterschichten eines ersten Leitfähigkeitstyps, welche auf einer Fläche der vierten Halbleiterschicht selektiv bereitgestellt ist; eine erste Hauptelektrode, welche auf der ersten Hauptfläche bereitgestellt ist und mit den zweiten und dritten Halbleiterschichten verbunden ist; eine zweite Hauptelektrode, welche auf der zweiten Hauptfläche bereitgestellt und mit den vierten und fünften Halbleiterschichten verbunden ist; eine Vielzahl erster Steuerelektroden, welche jeweils leitende Zustände und nicht leitende Zustände zwischen der ersten Halbleiterschicht und der Vielzahl dritter Halbleiterschichten in Übereinstimmung mit elektrischen Signalen schaltet; eine Vielzahl zweiter Steuerelektroden, welche jeweils leitende Zustände und nicht leitende Zustände zwischen der ersten Halbleiterschicht und der Vielzahl fünfter Halbleiterschichten in Übereinstimmung mit elektrischen Signalen schaltet, wobei die Vielzahl erster Steuerelektroden Streifenformen aufweist, welche sich in einer Draufsicht in eine erste Richtung erstrecken, wobei die Vielzahl zweiter Steuerelektroden Streifenformen aufweist, welche sich in einer Draufsicht in eine zweite Richtung erstrecken, wobei eine Summe von Längen in der ersten Richtung von Grenzen zwischen der zweiten Halbleiterschicht und der Vielzahl dritter Halbleiterschichten auf einer Fläche des Halbleitersubstrats, welche der Vielzahl erster Steuerelektroden zugewandt ist, auf eine erste Gate-Gesamtbreite festgelegt ist, wobei eine Summe von Längen in der zweiten Richtung von Grenzen zwischen der vierten Halbleiterschicht und der Vielzahl fünfter Halbleiterschichten auf einer Fläche des Halbleitersubstrats, welche der Vielzahl zweiter Steuerelektroden zugewandt ist, auf eine zweite Gate-Gesamtbreite festgelegt ist, und wobei ein Gate-Breitenverhältnis, welches erhalten wird, indem die zweite Gate-Gesamtbreite durch die erste Gate-Gesamtbreite dividiert wird, gleich oder größer als 1,0 ist. Erfindungsgemäß weist die Vielzahl erster Steuerelektroden eine Graben-Gate-Struktur auf. Eine Region auf der ersten Hauptflächenseite des Halbleitersubstrats ist durch Gräben der Vielzahl erster Steuerelektroden in eine Vielzahl von Mesa-Abschnitten unterteilt ist. Die Vielzahl von Mesa-Abschnitten weist Zellabschnitte auf, welche die mit der ersten Hauptelektrode verbundene dritte Halbleiterschicht und Dummy-Zellabschnitte aufweist, welche die mit der ersten Hauptelektrode verbundene dritte Halbleiterschicht nicht enthalten oder welche die dritte Halbleiterschicht nicht enthalten. Ein Abstand zwischen benachbarten Zellabschnitten entspricht 1/40 bis 1/20 eines kürzesten Abstands von der zweiten Halbleiterschicht zur vierten Halbleiterschicht.
  • In der vorliegenden Offenbarung erstreckt sich die Vielzahl erster Steuerelektroden in einer Draufsicht in eine erste Richtung, die Vielzahl zweiter Steuerelektroden erstreckt sich in einer Draufsicht in eine zweite Richtung. Eine Summe von Längen in der ersten Richtung von Grenzen zwischen der zweiten Halbleiterschicht und der Vielzahl dritter Halbleiterschichten auf einer Fläche des Halbleitersubstrats, welche den Flächen der Vielzahl erster Steuerelektroden zugewandt ist, ist als eine erste Gate-Gesamtbreite festgelegt. Eine Summe von Längen in der zweiten Richtung von Grenzen zwischen der vierten Halbleiterschicht und der Vielzahl fünfter Halbleiterschichten auf einer Fläche des Halbleitersubstrats, welche der Vielzahl zweiter Steuerelektroden zugewandt ist, ist als eine zweite Gate-Gesamtbreite festgelegt. Ein Gate-Breitenverhältnis, welches erhalten wird, indem die zweite Gate-Gesamtbreite durch die erste Gate-Gesamtbreite dividiert wird, ist gleich oder größer als 1,0. Daher ist es möglich, eine Erregungsleistung der parasitären Diode zu verbessern.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden anhand der nachfolgenden Beschreibung deutlicher.
  • Kurze Beschreibung der Figuren
    • 1 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht.
    • 2 ist eine Draufsicht der Halbleitervorrichtung gemäß der ersten Ausführungsform von der Emitterseite betrachtet.
    • 3 ist eine Draufsicht der Halbleitervorrichtung gemäß der ersten Ausführungsform von der Kollektorseite betrachtet.
    • 4 ist eine vergrößerte Draufsicht einer Region, die mittels einer gestrichelten Linie in 2 eingeschlossen ist.
    • 5 ist eine Querschnittsansicht eines Abschnittes um die Emitterschicht herum, entlang I-I' in 4.
    • 6 ist eine vergrößerte Draufsicht einer Region, die mittels einer gestrichelten Linie in 3 eingeschlossen ist.
    • 7 ist eine vergrößerte Draufsicht einer Region, die mittels einer gestrichelten Linie in 6 eingeschlossen ist.
    • 8 ist eine Ansicht, welche ein Simulationsergebnis eines Zusammenhangs zwischen einem Gate-Breitenverhältnis des IGBTs, welcher die Doppel-Gate-Struktur aufweist, deren Stehspannung in der Größenordnung von 1 kV liegt und einem Vorwärtsspannungsabfall einer parasitären Diode veranschaulicht.
    • 9 ist eine Ansicht, welche ein Simulationsergebnis eines Zusammenhangs zwischen einem Gate-Breitenverhältnis des IGBTs, welcher die Doppel-Gate-Struktur aufweist, deren Stehspannung in der Größenordnung von 3 kV liegt und einem Vorwärtsspannungsabfall veranschaulicht.
    • 10 ist eine Ansicht, welche einen Inverter für eine Motorsteuerung veranschaulicht, welcher ein typisches Beispiel einer Lastanwendung einer Induktivität (L) ist.
    • 11 ist eine Ansicht, welche ein Simulationsergebnis einer EIN-Spannung des IGBTs mit der Doppel-Gate-Struktur veranschaulicht, welche eine Graben-Gate-Struktur auf der Vorderseite und auf der Rückseite aufweist, und deren Stehspannung in der Größenordnung von 3 kV liegt.
    • 12 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform veranschaulicht.
    • 13 ist eine Draufsicht eines Teils der Halbleitervorrichtung gemäß der zweiten Ausführungsform von der Emitterseite betrachtet.
    • 14 ist eine Draufsicht eines Teils der Halbleitervorrichtung gemäß der zweiten Ausführungsform von der Kollektorseite betrachtet.
    • 15 ist eine Querschnittsansicht eines Abschnittes um die Kollektorschicht herum, entlang II-II' in 14.
    • 16 ist eine Draufsicht eines Teils einer Halbleitervorrichtung gemäß einer dritten Ausführungsform von der Kollektorseite betrachtet.
    • 17 ist eine Querschnittsansicht eines Abschnittes um die Kollektorschicht herum, entlang I-I' in 16.
  • Beschreibung von Ausführungsformen
  • Es wird eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Offenbarung mit Bezug zu den Figuren beschrieben. Die gleichen Komponenten werden mittels identischer Bezugszeichen gekennzeichnet, und deren wiederholte Beschreibung kann ausgelassen sein.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht. Die Halbleitervorrichtung ist ein IGBT mit einer Doppel-Gate-Struktur, in welcher eine Vorderseite eine Graben-Gate-Struktur aufweist und eine Rückseite eine Planar-Gate-Struktur aufweist. In 1 ist eine seitliche Richtung als X-Richtung festgelegt und eine vertikale Richtung ist als Y-Richtung festgelegt, um eine Positionsbeziehung unter jeweiligen Komponenten klar zu machen.
  • Ein Halbleitersubstrat 1 weist eine Fläche und eine Rückseite auf, welche einander zugewandt sind. Eine N-Basisschicht 2 ist zwischen der vorderen Fläche und der Rückseite des Halbleitersubstrats 1 bereitgestellt. Eine P-Basisschicht 3 ist zwischen der N-Basisschicht 2 und der Fläche des Halbleitersubstrats 1 bereitgestellt. Eine Vielzahl von N-Emitterschichten 4 ist selektiv auf einer Fläche der P-Basisschicht 3 bereitgestellt. Eine Vielzahl von P-Kollektorschichten 5 ist zwischen der N-Basisschicht 2 und der Rückseite des Halbleitersubstrats 1 bereitgestellt. Eine Vielzahl von N-Kollektorschichten 6 ist selektiv auf Flächen der P-Kollektorschichten 5 bereitgestellt.
  • Eine Vielzahl von Gräben 7 ist derart auf der Vorderseite des Halbleitersubstrats 1 ausgebildet, dass sie durch die N-Emitterschichten 4 und die P-Basisschicht 3 verläuft und die N-Basisschicht 2 erreicht. Vorderseiten-Gate-Elektroden 8 sind innerhalb einer Vielzahl von Gräben 7 über Vorderseiten-Gate-Isolierschichten 9 ausgebildet. Vorderseiten-Zwischenschichten 10 überdecken die Vorderseiten-Gate-Elektroden 8. Rückseiten-Gate-Elektroden 11 sind derart auf der Rückseite des Halbleitersubstrats 1 über Rückseiten-Gate-Isolierschichten 12 ausgebildet, dass sie der N-Basisschicht 2, den P-Kollektorschichten 5 und den N-Kollektorschichten 6 zugewandt sind. Rückseiten-Zwischenschichten 13 überdecken die Rückseiten-Gate-Elektroden 11.
  • Eine Emitterelektrode 14 ist auf der Fläche des Halbleitersubstrats 1 bereitgestellt und mit der P-Basisschicht 3 und den N-Emitterschichten 4 verbunden. Eine Kollektorelektrode 15 ist auf der Rückseite des Halbleitersubstrats 1 bereitgestellt und mit den P-Kollektorschichten 5 und den N-Kollektorschichten 6 verbunden.
  • Eine Region auf der Vorderseite des Halbleitersubstrats 1 ist durch die Gräben 7 der Vielzahl von Vorderseiten-Gate-Elektroden 8 in eine Vielzahl von Mesa-Abschnitten unterteilt. Die Vielzahl von Mesa-Abschnitten umfasst Zellabschnitte, welche die mit der Emitterelektrode 14 verbundenen N-Emitterschichten 4 aufweisen und Dummy-Zellabschnitte, welche die mit der Emitterelektrode 14 verbundenen N-Emitterschichten 4 nicht aufweisen oder welche die N-Emitterschichten 4 nicht aufweisen. Die Zellabschnitte und die Dummy-Zellabschnitte bilden eine emitterseitige IGBT-Region aus. Ein Abstand zwischen benachbarten Zellabschnitten wird als Zellabstand CP bezeichnet. Ein kürzester Abstand von der P-Basisschicht 3 zu den P-Kollektorschichten 5, das heißt, eine Dicke Tn der N-Basisschicht 2, bestimmt eine Stehspannungseigenschaft.
  • Falls an den Vorderseiten-Gate-Elektroden 8 elektrische Signale anliegen, werden Vorderseiten-Gate-Kanäle 16 in Regionen der P-Basisschicht 3 ausgebildet, welche den Vorderseiten-Gate-Elektroden 8 über die Vorderseiten-Gate-Isolierschichten 9 zugewandt sind. Die N-Emitterschichten 4 sind durch die Vorderseiten-Gate-Kanäle 16 elektrisch leitend zur N-Basisschicht 2. Folglich schaltet die Vielzahl von Vorderseiten-Gate-Elektroden 8 jeweils leitende Zustände und nichtleitende Zustände zwischen der N-Basisschicht 2 und der Vielzahl von Emitterschichten 4 in Übereinstimmung mit elektrischen Signalen.
  • Falls elektrische Signale an den Rückseiten-Gate-Elektroden 11 anliegen, werden Rückseiten-Gate-Kanäle 17 in Regionen der P-Kollektorschichten 5 ausgebildet, welche den Rückseiten-Gate-Elektroden 11 über die Rückseiten-Gate-Isolierschichten 12 zugewandt sind. Die N-Kollektorschichten 6 sind durch die Rückseiten-Gate-Kanäle 17 elektrisch leitend zur N-Basisschicht 2. Folglich schalten die Rückseiten-Gate-Elektroden 11 jeweils leitende Zustände und nichtleitende Zustände zwischen der N-Basisschicht 2 und der Vielzahl von N-Kollektorschichten 6 in Übereinstimmung mit elektrischen Signalen.
  • 2 ist eine Draufsicht der Halbleitervorrichtung gemäß der ersten Ausführungsform von der Emitterseite aus betrachtet. 2 veranschaulicht eine Richtung, in welche sich die Vorderseiten-Gate-Elektroden 8 als eine Z-Richtung erstrecken. Die Vielzahl von Vorderseiten-Gate-Elektroden 8 weist Streifenformen auf, welche sich in der Z-Richtung in einer Draufsicht rechtwinklig zur Fläche des Halbleitersubstrats 1 erstrecken und parallel zueinander angeordnet sind. Eine Vorderseiten-Gate-Verdrahtung 18 ist mit den Vorderseiten-Gate-Elektroden 8 verbunden. Die Vorderseiten-Gate-Verdrahtung 18 ist mit einem Vorderseiten-Gate-Elektroden-Pad 19 verbunden. Eine äußere Randregion, welche eine äußere Randelektrode 20 und eine N+ Schicht 21 enthält, um die Stehspannungseigenschaften einzuhalten, ist in einem äußeren Randbereich der emitterseitigen IGBT-Region bereitgestellt. Die äußere Randregion ist mit einer Schutzschicht der äußeren Randregion überdeckt.
  • 3 ist eine Draufsicht der Halbleitervorrichtung gemäß der ersten Ausführungsform von der Kollektorseite betrachtet. Die Vielzahl von Rückseiten-Gate-Elektroden 11 weist Streifenformen auf, die sich in der Z-Richtung in einer Draufsicht rechtwinklig zur Rückseite des Halbleitersubstrats 1 erstrecken und parallel zueinander angeordnet sind. Eine Rückseiten-Gate-Verdrahtung 22 ist mit den Rückseiten-Gate-Elektroden 11 verbunden. Die Rückseiten-Gate-Verdrahtung 22 ist mit einem Rückseiten-Gate-Elektroden-Pad 23 verbunden. Teile der Rückseiten-Gate-Verdrahtung 22 und des Rückseiten-Gate-Elektroden-Pads 23 sind mittels einer Schutzschicht 24 überzogen.
  • Die Vorderseiten-Gate-Isolierschichten 9 und die Rückseiten-Gate-Isolierschichten 12 werden normalerweise aus einer Oxidschicht wie SiO2 gebildet. Die Vorderseiten-Gate-Elektroden 8 und die Rückseiten-Gate-Elektroden 11 sind aus Polysilizium ausgebildet, welches mit N-Typ Verunreinigungen dotiert ist. Die Vorderseiten-Zwischenschichten 10 und die Rückseiten-Zwischenschichten 13 sind mittels Silikatglas (BPSG) ausgebildet, welches Bor und Phosphor enthält. Die Emitterelektrode 14, die Kollektorelektrode 15, die Vorderseiten-Gate-Verdrahtung 18, das Vorderseiten-Gate-Elektroden-Pad 19, die Rückseiten-Gate-Verdrahtung 22 und das Rückseiten-Gate-Elektroden-Pad 23 sind mittels Aluminium ausgebildet, welches Silizium enthält.
  • 4 ist eine vergrößerte Draufsicht einer Region, die mittels einer gestrichelten Linie in 2 eingeschlossen ist. 5 ist eine Querschnittsansicht eines Abschnittes um die Emitterschicht 4 herum, entlang I-I' in 4. Die Emitterelektrode 14 und die Vorderseiten-Zwischenschichten 10 sind ausgelassen. Eine Länge G1W in der Z-Richtung einer Grenze zwischen der P-Basisschicht 3 und der N-Emitterschicht 4 auf der Fläche (Y-Z-Ebene) des Halbleitersubstrats 1, welche der Vorderseiten-Gate-Elektrode 8 zugewandt ist, ist eine Breite des Vorderseiten-Gate-Kanals 16. Eine Summe von Längen G1W bei der Vielzahl von N-Emitterschichten 4, ist als eine erste Gate-Gesamtbreite ΣG1W festgelegt.
  • 6 ist eine vergrößerte Draufsicht einer Region, die mittels einer gestrichelten Linie in 3 eingeschlossen ist. 7 ist eine vergrößerte Draufsicht einer Region, welche durch eine gestrichelte Linie in 6 umgeben ist. 1 korrespondiert mit einer Querschnittsansicht entlang II-II' in 4 und 6. Die Rückseiten-Gate-Elektroden 11, die Rückseiten-Gate-Isolierschichten 12, die Rückseiten-Zwischenschichten 13 und die Kollektorelektrode 15 sind ausgelassen. Eine Länge G2W in der Z-Richtung einer Grenze zwischen der P-Kollektorschicht 5 und der N-Kollektorschicht 6 auf der vorderen Fläche (X-Z-Ebene) des Halbleitersubstrats 1, welche der Rückseiten-Gate-Elektrode 11 zugewandt ist, ist eine Breite des Rückseiten-Gate-Kanals 17. Eine Summe von Längen G2W bei der Vielzahl von N-Kollektorschichten 6 ist auf eine zweite Gate-Gesamtbreite ΣG2W festgelegt.
  • In der vorliegenden Ausführungsform ist die Halbleitervorrichtung derart ausgelegt, dass ein Gate-Breitenverhältnis (ΣG2W/ΣG1VW), welches durch Dividieren der zweiten Gate-Gesamtbreite ΣG2W durch die erste Gate-Gesamtbreite ΣG1W erhalten wird, gleich oder größer als 1,0 wird. Es sei darauf hingewiesen, dass das Gate-Breitenverhältnis (ΣG2W/ΣG1VW) ungefähr 10 entspricht.
  • Eine Nennstehspannung eines Vorderseiten-Gates und eines Rückseiten-Gates beträgt ±7 V, in ähnlicher Weise wie eine Nennstehspannung von Gates eines Skalierungs-IGBTs, dessen Skalierungsfaktor (k) 3 entspricht. Eine Schwellenspannung des Vorderseiten-Gates und des Rückseiten-Gates entspricht ungefähr +1,7 V, in ähnlicher Weise wie eine Schwellenspannung des Skalierungs-IGBTs. Eine Gate-Spannung, welche am Vorderseiten-Gate und am Rückseiten-Gate angelegt wird, um zu bewirken, dass ein Gate-Kanal stabil arbeitet, indem der Widerstand verringert wird, beträgt +5 V, was ungefähr dem Dreifachen der Schwellenspannung in ähnlicher Weise entspricht, wie eine Gate-Spannung des Skalierungs-IGBTs.
  • Tabelle 1 gibt einen Aspekt einer Spannungsblockierung und einer Stromerregung eines Betriebs eines solchen IGBTs an, welche die Doppel-Gate-Struktur aufweist. Eine positive oder eine negative Kollektorspannung liegt bezüglich eines Massepotentials der Emitterelektrode 14 an. Eine Gate-Spannung, die positiv bezüglich des Massepotentials der Emitterelektrode 14 ist, liegt an den Vorderseiten-Gate-Elektroden 8 an. Eine Gate-Spannung, die positiv ist bezüglich eines Potentials der Kollektorelektrode 15, liegt an den Rückseiten-Gate-Elektroden 11 an. Der Betriebsaspekt ist einer aus einer Spannungsblockierung, einer Vorwärtsstromerregung und einer Rückwärtsstromerregung und umfasst weder einen Aspekt eines Leckstroms, noch einen Aspekt eines Durchbruchs eines Übergangs. Während einer Spannungsblockierung fließt kein Strom von der Kollektorelektrode 15 zur Emitterelektrode 14. Bei einer Vorwärtsstromerregung fließt ein Strom von der Kollektorelektrode 15 zur Emitterelektrode 14. Bei einer Rückwärtsstromerregung fließt ein Strom von der Emitterelektrode 14 zur Kollektorelektrode 15. [Tabelle 1]
    Betriebsmodus Kollektorspannung Vorderseite Gate-Spannung Rückseite Gate-Spannung Betriebsaspekt
    1 positiv nicht anliegend nicht anliegend Spannungsblockierung
    2 positiv anliegend nicht Vorwärtsstromerregung
    anliegend
    3 positiv anliegend anliegend Vorwärtsstromerregung (großer Widerstand bei Erregung)
    4 positiv nicht anliegend anliegend Spannungsblockierung
    5 negativ nicht anliegend nicht anliegend Spannungsblockierung
    6 negativ anliegend nicht anliegend Spannungsblockierung
    7 negativ anliegend anliegend Rückwärtsstromerregung (großer Widerstand bei Erregung)
    8 negativ nicht anliegend anliegend Rückwärtsstromerregung
  • Nachfolgend wird ein Schaltbetrieb beschrieben. Zunächst wird ein EIN-Zustand (Betriebsmodus 2 in Tabelle 1) beschrieben, in welchem ein großer Strom von der Kollektorelektrode 15 zur Emitterelektrode 14 bei einer niedrigen Kollektorspannung VCE fließt. Eine vordefinierte Kollektorspannung VCE liegt zwischen der Emitterelektrode 14 und der Kollektorelektrode 15 an. Eine Gate-Spannung liegt nicht zwischen der Kollektorelektrode 15 und den Rückseiten-Gate-Elektroden 11 an, oder es liegt eine Spannung (Rückwärtsvorspannung) an den Rückseiten-Gate-Elektroden 11 an, welche bezüglich der Kollektorelektrode 15 negativ ist. Eine Spannung VG1E (Vorwärtsvorspannung), die bezüglich der Emitterelektrode 14 positiv ist, liegt an den Vorderseiten-Gate-Elektroden 8. In diesem Fall werden die ersten Vorderseiten-Gate-Kanäle 16 als ein Ergebnis von Regionen in der Nähe der Vorderseiten-Gate-Elektroden 8 in der P-Basisschicht 3 ausgebildet, welche zu einem N-Typ invertiert sind. Ein Strompfad wird in der N-Emitterschicht 4, den Vorderseiten-Gate-Kanälen 16 und der N-Basisschicht 2 ausgebildet. Elektronen mit negativen Ladungen werden von der Emitterelektrode 14 durch diesen Pfad in die N-Basisschicht 2 injiziert. Die injizierten Elektronen laden die N-Basisschicht 2 negativ auf und spannen den PN-Übergang der P-Kollektorschicht 5 und der N-Basisschicht 2 vorwärts vor. Auf diese Weise werden Löcher mit positiven Ladungen von der Kollektorelektrode 15 durch die P-Kollektorschicht 5 in die N-Basisschicht 2 injiziert. Dies resultiert in einer Zunahme einer Dichte der Löcher, die in der N-Basisschicht 2 vorliegen, bewirkt eine Leitfähigkeitsmodulation und reduziert Widerstandskomponenten der N-Basisschicht 2 drastisch. Infolgedessen fließt selbst bei einer geringen Kollektorspannung VCE ein großer Kollektorstrom von der Kollektorelektrode 15 zur Emitterelektrode 14. Ein Spannungsabfall zu diesem Zeitpunkt zwischen dem Kollektor und dem Emitter des IGBTs, welcher die Doppel-Gate-Struktur aufweist, ist eine EIN-Spannung VCEsat.
  • Ein Ausschaltvorgang wird als Nächstes beschrieben, in welchem ein Zustand des IGBTs mit der Doppel-Gate-Struktur von einem EIN-Zustand in einen AUS-Zustand übergeht. Ein Nullpotential oder ein negatives Potential wird an den Vorderseiten-Gate-Elektroden 8 angelegt, und eine Bereitstellung einer positiven Spannung an der Emitterelektrode 14 wird beendet. Infolgedessen kehren die Regionen in der Nähe der Vorderseiten-Gate-Elektroden 8 in der P-Basisschicht 3, welche zum N-Typ invertiert sind, zu einem P-Typ zurück. Infolge des Verschwindens des ersten N-Kanals verschwindet ein Pfad, durch welchen Elektronen von der N-Emitterschicht 4 zur N-Basisschicht 2 fließen. Infolgedessen wird ein Injizieren von Elektronen von der Emitterelektrode 14 in die N-Basisschicht 2 beendet, eine Vorwärtsvorspannung des PN-Übergangs der Kollektorschicht 5 und der N-Basisschicht 2 wird aufgehoben, und ein Injizieren von Löchern von der Kollektorelektrode 15 in die N-Basisschicht 2 durch die Kollektorschicht 5 wird beendet. Eine Leitfähigkeitsmodulation der N-Basisschicht 2 wird aufgehoben und ein Widerstand der N-Basisschicht 2 kehrt zu einem Zustand vor dem Auftreten der Leitfähigkeitsmodulation zurück. Der PN-Übergang der P-Basisschicht 3 und der N-Basisschicht 2 wird zu einer Verarmungsschicht und weist Spannungsblockierungseigenschaften auf. Infolgedessen geht ein Zustand in einen AUS-Zustand (Spannungsblockierung) über, in welchem kein Strom von der Kollektorelektrode 15 zur Emitterelektrode 14 fließt.
  • Während des Ausschaltvorgangs liegt eine Spannung VG2C, die bezüglich der Kollektorelektrode 15 positiv ist, an den Rückseiten-Gate-Elektroden 11 an, unmittelbar vor oder im Wesentlichen zu demselben Zeitpunkt, wie das Anlegen einer Spannung an den Vorderseiten-Gate-Elektroden 8 beendet wird, die bezüglich der Emitterelektrode 14 positiv ist. Infolgedessen werden die Rückseiten-Gate-Kanäle 17 als Ergebnis von Regionen in der Nähe der Rückseiten-Gate-Elektroden 11, die zu einem N-Typ invertiert sind, ausgebildet. Ein Strompfad, welcher sich aus der N-Basisschicht 2, den Rückseiten-Gate-Kanälen 17 und der N-Kollektorschicht 6 zusammensetzt, wird ausgebildet. Infolgedessen werden Elektronen von der N-Basisschicht 2 zur Kollektorelektrode 15 durch diesen Pfad abgeführt, eine Dichte von Elektronen in der N-Basisschicht 2 beginnt abzunehmen. Diese Abnahme der Dichte von Elektronen schwächt die Vorwärtsvorspannung des PN-Übergangs der P-Kollektorschicht 5 und der N-Basisschicht 2 und verringert das Injizieren von Löchern von der P-Kollektorschicht 5 in die N-Basisschicht 2. Falls die positive Gate-Spannung VG1E, die an den Vorderseiten-Gate-Elektroden 8 anliegt, in dieser Situation zu einer Null-Volt Spannung oder zu einer Rückwärtsvorspannung geschaltet wird, kehren die Vorderseiten-Gate-Kanäle 16, welche zum N-Typ invertiert sind, zu einem P-Typ zurück, und ein Injizieren von Elektronen von der Emitterelektrode 14 wird beendet. Die in der N-Basisschicht 2 angesammelten Elektronen werden durch die Rückseiten-Gate-Kanäle 17 und die N-Kollektorschicht 6 zur Kollektorelektrode 15 abgeführt. Die in der N-Basisschicht 2 angesammelten Löcher werden durch die P-Basisschicht 3 zur Emitterelektrode 14 abgeführt. Ein elektrisches Verarmungsfeld, welches infolge eines Ergebnisses des PN-Übergangs der P-Basisschicht 3 und der N-Basisschicht 2 auftritt, welcher zu einer Verarmungsschicht wird, führt die in der N-Basisschicht 2 angesammelten Elektronen rasch zur Kollektorelektrode 15 ab und führt die Löcher rasch zu den Emitterelektroden 14 ab.
  • Unmittelbar bevor das Anlegen einer Spannung an den Vorderseiten-Gate-Elektroden 8, welche bezüglich der Emitterelektrode 14 positiv ist, beendet wird, liegt eine Spannung VG2C, die bezüglich der Kollektorschicht 15 positiv ist, an den Rückseiten-Gate-Elektroden 11 an. Dies verringert eine Ansammlung von Elektronen in der N-Basisschicht 2 und verringert darüber hinaus eine Dichte von Löchern, so dass eine Ladungsneutralität erfüllt ist. Demzufolge wird eine Zeitdauer ausgehend von wenn eine in der N-Basisschicht 2 angesammelte überschüssige Ladung verschwindet, verkürzt, und ein Ausschaltverlust wird weiter reduziert.
  • 8 ist eine Ansicht, welche ein Simulationsergebnis eines Zusammenhangs zwischen einem Gate-Breitenverhältnis des IGBTs, welcher die Doppel-Gate-Struktur aufweist, deren Stehspannung in der Größenordnung von 1 kV liegt und einem Vorwärtsspannungsabfall einer parasitären Diode veranschaulicht. 8 gibt das Gate-Breitenverhältnis (ΣG2W/ΣG1W) auf einer horizontalen Achse an. 8 gibt einen relativen Wert des Vorwärtsspannungsabfalls @150 A/cm2 der parasitären Diode auf einer vertikalen Achse an. Eine Skalierungs-Design-Technologie wird auf die Vorderseiten-Gate-Struktur angewendet. Ein Abstand von der P-Kollektorschicht 5 zu den P-Basisschichten 3, das heißt eine Dicke der N-Basisschicht 2, ist auf 115 Mikrometer festgelegt. Der Zellabstand CP ist auf 12 Mikrometer festgelegt. Eine Tiefe der Vorderseiten-Gräben 7 ist auf 2,5 Mikrometer festgelegt. Eine Gate-Nennspannung des Vorderseiten-Gates und des Rückseiten-Gates ist auf ±7 V festgelegt, und eine Schwellenspannung ist ausgehend von 1,6 V bis 1,8 V festgelegt. 0 V liegen an den Vorderseiten-Gate-Elektroden 8 an, und 5 V liegen an den Rückseiten-Gate-Elektroden 11 an. Eine Temperatur beträgt 150 °C, was eine typische Nenntemperatur des IGBTs ist. Ein zu fließender Strom wird in eine Stromdichte konvertiert, um Faktoren zu eliminieren, die von einer Größe des IGBTs mit der Doppel-Gate-Struktur abhängen.
  • Es kann beobachtet werden, dass wenn das Gate-Breitenverhältnis (ΣG2W/ΣG1W) unter 1,0 fällt, ein Vorwärtsspannungsabfall der parasitären Diode bedeutend über ein Fehlerniveau hinaus zunimmt, und sich eine Erregungsfähigkeit der Diode verschlechtert. Falls hier das Gate-Breitenverhältnis klein ist, wird eine Gate-Breite G2W der Rückseiten-Gate-Elektroden 11, welche zu einem Stromdurchgang werden, schmaler und der Rückseiten-Gate-Kanal 17 wird schmaler. Dies erhöht einen Widerstand der Rückseiten-Gate-Kanäle 17 und lässt den Vorwärtsspannungsabfall der parasitären Diode steil ansteigen.
  • 9 ist eine Ansicht, welche ein Simulationsergebnis eines Zusammenhangs zwischen einem Gate-Breitenverhältnis des IGBTs, welcher die Doppel-Gate-Struktur aufweist, deren Stehspannung in der Größenordnung von 3 kV liegt und einem Vorwärtsspannungsabfall veranschaulicht. 9 gibt das Gate-Breitenverhältnis (ΣG2W/ΣG1W) auf einer horizontalen Achse an. 9 gibt einen relativen Wert des Vorwärtsspannungsabfalls @50 A/cm2 der parasitären Diode auf einer vertikalen Achse an. Ein Abstand von der P-Kollektorschicht 5 zur P-Basisschicht 3, das heißt, eine Dicke der N-Basisschicht 2, ist auf 350 Mikrometer festgelegt. Der Zellabstand CP ist auf 12 Mikrometer festgelegt. Eine Tiefe der Vorderseiten-Gräben 7 ist auf 6 Mikrometer festgelegt. Dicken der Vorderseiten-Gate-Isolierschichten 9 und der Rückseiten-Gate-Isolierschichten 12 sind dicker ausgebildet, eine Gate-Nennspannung des Vorderseiten-Gates und des Rückseiten-Gates ist auf ±20 V festgelegt, und eine Schwellenspannung ist von +5 V bis +6 V festgelegt. Eine anliegende Spannung zur Ansteuerung beträgt +15 V. 0 V liegen an den Vorderseiten-Gate-Elektroden 8 an, und 15 V liegen an den Rückseiten-Gate-Elektroden 11 an. Eine Temperatur beträgt 150 °C, was eine typische Nenntemperatur des IGBTs ist. Ein zu fließender Strom wird in eine Stromdichte konvertiert, um Faktoren zu eliminieren, die von einer Größe des IGBTs mit der Doppel-Gate-Struktur abhängen.
  • Es kann beobachtet werden, dass wenn das Gate-Breitenverhältnis (ΣG2W/ΣG1W) unter 1,0 fällt, der Vorwärtsspannungsabfall der parasitären Diode über ein Fehlerniveau deutlich hinaus zunimmt, auf ähnliche Weise wie beim IGBT mit der Doppel-Gate-Struktur in der Größenordnung von 1 kV, und eine Erregungsfähigkeit als Diode verschlechtert sich. Es wurde daher bestätigt, dass eine Erregungsfähigkeit der parasitären Diode verbessert werden kann, indem das Gate-Breitenverhältnis (ΣG2W/ΣG1W) auch beim IGBT mit der Doppel-Gate-Struktur auf gleich oder größer als 1,0 festgelegt wird, welcher unterschiedliche Nennwerte und Charakteristiken aufweist.
  • Wie oben beschrieben, ist die vorliegende Ausführungsform ein IGBT mit einer Doppel-Gate-Struktur, in welcher die Rückseiten-Gate-Elektroden 11 bereitgestellt sind, um einen Ausschaltschaltverlust zu reduzieren, während ein Struktur-Design der emitterseitigen IGBT-Region beibehalten wird, um eine geringe EIN-Spannung des IGBTs zu erzielen. Ferner ist die Halbleitervorrichtung derart ausgelegt, dass das Gate-Breitenverhältnis (ΣG2W/ΣG1W) gleich oder größer als 1,0 wird, indem die zweite Gate-Gesamtbreite ΣG2W auf der Rückseite angepasst wird, während die erste Gate-Gesamtbreite ΣG1W auf der Vorderseite identisch zu jener des IGBT mit der Doppel-Gate-Struktur im Stand der Technik ausgebildet wird. Dies kann die Erregungsfähigkeit der parasitären Diode, die im IGBT integriert ist, in einer Rückwärtsrichtung verbessern.
  • 10 ist eine Ansicht, welche einen Inverter für eine Motorsteuerung veranschaulicht, der ein typisches Beispiel einer Lastanwendung einer Induktivität (L) ist. Zwei IGBT-Einheiten 26 sind an jeder der drei Phasen eines DC-AC-Inverters, welcher einen Motor 25 ansteuert, so dass ein Arm ausgebildet wird, in Reihe geschaltet. Jede IGBT-Einheit 26 weist einen IGBT 27 und eine Freilaufdiode (FWD) 28 auf, die antiparallel zum IGBT 27 geschaltet ist.
  • Eine Antriebsleistung wird von einem seriellen Verbindungsabschnitt der IGBT-Einheit 26 an den Motor 25 bereitgestellt. Der IGBT 27, dessen Kathode mit dem seriellen Verbindungsabschnitt verbunden ist, wird P-Seiten- („high-side“-) IGBT genannt. Der IGBT 27, dessen Anode mit dem seriellen Verbindungsabschnitt verbunden ist, wird N-Seiten-(„low-side“-) IGBT genannt. Der P-Seiten-IGBT und der N-Seiten-IGBT, die in Reihe geschaltet sind, um den Arm auszubilden, werden derart angesteuert, dass die IGBTs nicht gleichzeitig in einen EIN-Zustand (Arm-Kurzschluss) versetzt werden. Der IGBT 27, welcher den Arm ausbildet, stellt dem Motor eine Antriebsleistung zur Verfügung, indem ein EIN/AUS wiederholt wird, während eine EIN/AUS-Zeitdauer angepasst und gesteuert wird. Energie häuft sich in einer L-Last durch einen Strom an, der durch den IGBT 27 fließt. Wenn der IGBT 27 ausgeschaltet wird, bewirkt die FWD, dass ein Rückwärtsstrom (welcher ein Rückwärtsstrom des IGBT 27, aber ein Vorwärtsstrom der FWD ist) fließt und die Energie konsumiert.
  • Der IGBT mit der Doppel-Gate-Struktur gemäß der vorliegenden Ausführungsform wird auf den IGBT 27 dieses Inverters angewendet. Bei dem IGBT mit der Doppel-Gate-Struktur kann die N-Basisschicht 2 elektrisch leitend zur Kollektorelektrode 15 sein, indem das Rückseiten-Gate eingeschaltet wird, und eine elektrische Leitung zwischen der N-Basisschicht 2 und der Kollektorelektrode 15 ermöglicht, dass der PN-Übergang, welcher sich aus der P-Basisschicht 3 und der N-Basisschicht 2 zusammensetzt, als eine Diode arbeitet. Durch das Erreichen einer elektrischen Leitung zwischen der N-Basisschicht 2 und der Emitterelektrode 14, indem das Vorderseiten-Gate eingeschaltet wird, während das Rückseiten-Gate eingeschaltet wird, ist es möglich, zu bewirken, dass ein Rückwärtsstrom fließt, während eine elektrische Leitung zwischen der Emitterelektrode 14 und der Kollektorelektrode 15 erreicht wird. Daher ist es auch möglich, den IGBT mit der Doppel-Gate-Struktur mit Funktionen bereitzustellen, welche die FWD durch die Ansteuerung des Rückseiten-Gates integrieren. Infolgedessen ist es möglich, eine Kapazität der Freilaufdiode 28 kleiner zu machen oder die Freilaufdiode 28 zu eliminieren. Infolgedessen ist es möglich, einen Inverter zu erzielen, dessen Größe drastisch verkleinert ist.
  • In der vorliegenden Ausführungsform weisen die Rückseiten-Gate-Elektroden 11 eine Planar-Gate-Struktur auf. Dementsprechend ist es möglich, einen Grabenausbildungsprozess auszulassen, was die Herstellung einfach macht und die Produktivität verbessert.
  • Im Skalierungs-IGBT liegt ferner ein optimaler Zusammenhang zwischen der Dicke Tn der N-Basisschicht 2 und dem Zellabstand CP vor. 11 ist eine Ansicht, welche ein Simulationsergebnis einer EIN-Spannung des IGBTs mit der Doppel-Gate-Struktur veranschaulicht, welcher eine Graben-Gate-Struktur auf der Vorderseite und auf der Rückseite aufweist, und dessen Spannungsfestigkeit in der Größenordnung von 3 kV liegt. 11 gibt ein Verhältnis CP/Tn des Zellabstandes CP bezüglich Tn auf einer horizontalen Achse an. 11 gibt eine EIN-Spannung standardisiert an, während ein Minimalwert auf einer vertikalen Achse auf 1 gesetzt ist. Das Gate-Breitenverhältnis (ΣG2W/ΣG1W) ist auf 1,0 festgelegt. Eine Nenn-Gate-Spannung des Vorderseiten-Gates und des Rückseiten-Gates ist auf ±20 V festgelegt, und eine Schwellenspannung ist von 5 V bis 6 V festgelegt. 15 V liegen an den Vorderseiten-Gate-Elektroden 8 an, und 0 V liegen an den Rückseiten-Gate-Elektroden 11 an. Eine Temperatur beträgt 150 °C, was eine typische Nenntemperatur des IGBTs ist. Als Ergebnis der Simulation kann entnommen werden, dass eine Änderung der EIN-Spannung in einer Region gering ist, in welcher CP/Tn von 1/40 bis 1/20 reicht und innerhalb eine Höhe eines Fehlers von + 1,0% fällt. Folglich ist die Halbleitervorrichtung in der vorliegenden Ausführungsform derart ausgelegt, dass CP/Tn in einen Bereich von 1/40 bis 1/20 fällt. Durch ein Spezifizieren des Zellabstandes auf der Vorderseite in Übereinstimmung mit der Dicke der N-Basisschicht 2 auf diese Weise, ist es möglich, eine EIN-Spannung des IGBTs zu reduzieren.
  • Zweite Ausführungsform
  • 12 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform veranschaulicht. 13 ist eine Draufsicht eines Teils der Halbleitervorrichtung gemäß der zweiten Ausführungsform von der Emitterseite betrachtet. Die Emitterelektrode 14 und die Vorderseiten-Zwischenschichten 10 sind ausgelassen. 14 ist eine Draufsicht eines Teils der Halbleitervorrichtung gemäß der zweiten Ausführungsform von der Kollektorseite betrachtet. Die Kollektorelektrode 15 und die Rückseiten-Zwischenschichten 13 sind ausgelassen. Es sei darauf hingewiesen, dass 12 mit einer Querschnittsansicht entlang I-I' in 13 und 14 korrespondiert. 15 ist eine Querschnittsansicht eines Abschnittes um die Kollektorschicht herum, entlang II-II' in 14.
  • Die vorliegende Ausführungsform weist eine Struktur auf der Emitterseite auf, welche ähnlich jener in der ersten Ausführungsform ist und weist eine Struktur auf der Kollektorseite auf, welche sich von jener der ersten Ausführungsform unterscheidet. Eine Vielzahl von Gräben 29 ist derart auf der Rückseite des Halbleitersubstrats 1 ausgebildet, dass sie durch die N-Kollektorschichten 6 und die P-Kollektorschicht 5 führt und die N-Basisschicht 2 erreicht. Die Rückseiten-Gate-Elektroden 11 sind innerhalb der Vielzahl von Gräben 29 über die Rückseiten-Gate-Isolierschichten 12 ausgebildet. Die Rückseiten-Zwischenschichten 13 überdecken die Rückseiten-Gate-Elektroden 11.
  • Die Rückseiten-Gate-Elektroden 11 verfügen über eine Graben-Gate-Struktur in dieser Weise, so dass es möglich ist, einen Abstand der Rückseiten-Gate-Elektroden 11 derart auszulegen, dass er ungefähr 6 Mikrometern entspricht. Dies ermöglicht, dass die Rückseiten-Gate-Elektroden 11 mit einer höheren Dichte angeordnet werden, indem ein Abstand der Rückseiten-Gate-Elektroden 11 schmaler ausgelegt wird als jener, einer Planar-Gate-Struktur, welche einen Abstand von ungefähr 12 Mikrometern aufweist.
  • Darüber hinaus wird typischerweise ein Elektroneninjizierungs-Verbesserungseffekt verwendet, um eine EIN-Spannung des IGBT zu verbessern. Folglich kann der Zellabstand der Vorderseiten-Gate-Elektroden 8 nicht kleiner gemacht werden, selbst wenn eine Graben-Struktur verwendet wird. Die Gräben 7 verfügen nicht über N-Emitterschichten 4 und sind mit Dummy-Zellabschnitten bereitgestellt, welche nicht mit der Emitterelektrode 14 verbunden sind, um den Zellabstand größer zu machen, da es gewünscht ist, dass die Gräben 7 mit identischen Abständen ausgebildet werden. Unterdessen ist eine solche Einschränkung den Rückseiten-Gate-Elektroden 11 nicht auferlegt, und folglich können die N-Kollektorschichten 6 an sämtlichen Mesa-Abschnitten zwischen den Gräben 29 positioniert sein.
  • Infolge eines Ergebnisses der Rückseiten-Gate-Elektroden 11, welche die Graben-Gate-Struktur aufweisen, ist es dementsprechend möglich, die zweite Gate-Gesamtbreite ΣG2W auf der Rückseite zu erhöhen. Folglich kann das Gate-Breitenverhältnis (ΣG2W/ΣG1W) auf einfache Weise gleich oder größer als 1,0 ausgebildet werden. Daher ist es möglich, eine Erregungsleistung der parasitären Diode zu verbessern und den Vorwärtsspannungsabfall der parasitären Diode zu verringern.
  • Dritte Ausführungsform
  • 16 ist eine Draufsicht eines Teils einer Halbleitervorrichtung gemäß einer dritten Ausführungsform von der Kollektorseite betrachtet. Die Kollektorelektrode 15 und die Rückseiten-Zwischenschichten 13 sind ausgelassen. 17 ist eine Querschnittsansicht eines Abschnittes um die Kollektorschicht herum, entlang I-I' in 16. Eine Struktur auf der Emitterseite der vorliegenden Ausführungsform ist ähnlich jener in der ersten Ausführungsform, und eine Längsrichtung der Vorderseiten-Gate-Elektrode 8 ist eine Richtung einer Z-Achse. Unterdessen ist eine Längsrichtung der Rückseiten-Gate-Elektroden 11 eine Richtung einer X-Achse und weicht von der Längsrichtung der Vorderseiten-Gate-Elektroden 8 ab.
  • In einem Fall, in dem die Vorderseiten-Gate-Elektroden 8 die Graben-Gate-Struktur aufweisen, existiert hier eine JFET-Widerstandsregion nicht in einem Elektroneninjizierungspfad von der N-Emitterschicht 4 zur N-Basisschicht 2. Elektronen, die in die N-Basisschicht 2 injiziert werden, nehmen um ein Ausmaß zu, welches mit der Verringerung des Widerstandes im Elektroneninjizierungspfad korrespondiert. Dies erhöht eine Menge von Elektronen, die in der N-Basisschicht 2 angesammelt sind und macht die Menge von Elektronen uneinheitlich. Infolge eines Ergebnisses eines Abschnittes, in welchem die Vorderseiten-Gate-Elektroden 8, die Elektronen injizieren, mit den Rückseiten-Gate-Elektroden 11, die Elektronen abführen, überlappen und eines Abschnittes, in welchem die Vorderseiten-Gate-Elektroden 8 lokal auftretend nicht mit den Rückseiten-Gate-Elektroden 11 überlappen, kann eine nicht einheitliche Zunahme bei der Verteilung der Elektronen in der N-Basisschicht 2 während des transienten Vorgangs des Ausschaltens auftreten, wodurch Ströme konvergieren können und eine Zerstörung herbeiführen können.
  • Im Gegensatz dazu ist in der vorliegenden Ausführungsform eine Richtung, in welche sich die Rückseiten-Gate-Elektroden 11 erstrecken, unterschiedlich ausgebildet, als eine Richtung, in welche sich die Vorderseiten-Gate-Elektroden 8 erstrecken. Dies verhindert, dass ein Abschnitt, in welchen Elektronen wahrscheinlich von den Vorderseiten-Gate-Elektroden 8 injiziert werden und sich ansammeln, lokal mit einem Abschnitt überlappt, der von den Rückseiten-Gate-Elektroden 11 getrennt ist und aus welchem Elektronen langsam abgeführt werden. Es ist daher möglich, eine Einheitlichkeit eines Vorgangs bei einem transienten Vorgang wie einem Schalten zu verbessern. Ferner ist die Richtung, in welche sich die Rückseiten-Gate-Elektroden 11 erstrecken, vorzugsweise orthogonal zur Richtung, in welche sich die Vorderseiten-Gate-Elektroden 8 erstrecken. Dies macht eine Leistungsschwankung innerhalb der Ebene der IGBT-Zellregion noch kleiner.
  • Es sei darauf hingewiesen, dass das Halbleitersubstrat 1 sowohl mittels eines Halbleiters mit breiter Bandlücke ausgebildet sein kann, welcher eine größere Bandlücke aufweist, als die von Silizium, als auch aus Silizium ausgebildet sein kann. Der Halbleiter mit breiter Bandlücke ist zum Beispiel Siliziumkarbid, ein Galliumnitrid-basiertes Material oder Diamant. Eine Halbleitervorrichtung, welche aus einem solchen Halbleiter mit breiter Bandlücke ausgebildet ist, weist hohe Stehspannungseigenschaften und eine hohe erlaubte Stromdichte auf, so dass die Halbleitervorrichtung kleiner ausgebildet werden kann. Eine Verwendung dieser Halbleitervorrichtung, die kleiner ausgebildet ist, kann auch ein Halbleitermodul, welches diese Halbleitervorrichtung beinhaltet, kleiner und höher integriert machen. Ferner weist die Halbleitervorrichtung eine hohe Wärmebeständigkeit auf, was eine Kühlrippe eines Kühlkörpers kleiner machen kann und einen wassergekühlten Teil in einen luftgekühlten Teil umwandeln kann, so dass es möglich ist, das Halbleitermodul noch kleiner auszubilden. Darüber hinaus weist die Halbleitervorrichtung einen geringen Leistungsverlust und einen hohen Wirkungsgrad auf, so dass es möglich ist, eine Effizienz des Halbleitermoduls zu erhöhen.

Claims (6)

  1. Halbleitervorrichtung, aufweisend: - ein Halbleitersubstrat (1), welches eine erste und eine zweite Hauptfläche aufweist, die einander zugewandt sind; - eine erste Halbleiterschicht (2) eines ersten Leitfähigkeitstyps, welche zwischen der ersten Hauptfläche und der zweiten Hauptfläche des Halbleitersubstrats (1) bereitgestellt ist; - eine zweite Halbleiterschicht (3) eines zweiten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht (2) und der ersten Hauptfläche bereitgestellt ist; - eine Vielzahl dritter Halbleiterschichten (4) eines ersten Leitfähigkeitstyps, welche auf einer Fläche der zweiten Halbleiterschicht (3) selektiv bereitgestellt ist; - eine vierte Halbleiterschicht (5) eines zweiten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht (2) und der zweiten Hauptfläche bereitgestellt ist; - eine Vielzahl fünfter Halbleiterschichten (6) eines ersten Leitfähigkeitstyps, welche auf einer Fläche der vierten Halbleiterschicht (5) selektiv bereitgestellt ist; - eine erste Hauptelektrode (14), welche auf der ersten Hauptfläche bereitgestellt ist und mit der zweiten und den dritten Halbleiterschichten (3, 4) verbunden ist; - eine zweite Hauptelektrode (15), welche auf der zweiten Hauptfläche bereitgestellt und mit der vierten und den fünften Halbleiterschichten (5, 6) verbunden ist; - eine Vielzahl erster Steuerelektroden (8), welche jeweils leitende Zustände und nichtleitende Zustände zwischen der ersten Halbleiterschicht (2) und der Vielzahl dritter Halbleiterschichten (4) in Übereinstimmung mit elektrischen Signalen schaltet; und - eine Vielzahl zweiter Steuerelektroden (11), welche jeweils leitende Zustände und nichtleitende Zustände zwischen der ersten Halbleiterschicht (2) und der Vielzahl fünfter Halbleiterschichten (6) in Übereinstimmung mit elektrischen Signalen schaltet, wobei: - die Vielzahl erster Steuerelektroden (8) Streifenformen aufweist, welche sich in einer Draufsicht in eine erste Richtung erstrecken, - die Vielzahl zweiter Steuerelektroden (11) Streifenformen aufweist, welche sich in einer Draufsicht in eine zweite Richtung erstrecken, - eine Summe von Längen (G1W) in der ersten Richtung von Grenzen zwischen der zweiten Halbleiterschicht (3) und der Vielzahl dritter Halbleiterschichten (4) auf einer Fläche des Halbleitersubstrats (1), welche der Vielzahl erster Steuerelektroden (8) zugewandt ist, als eine erste Gate-Gesamtbreite (ZG1W) festgelegt ist, - eine Summe von Längen (G2W) in der zweiten Richtung von Grenzen zwischen der vierten Halbleiterschicht (5) und der Vielzahl fünfter Halbleiterschichten (6) auf einer Fläche des Halbleitersubstrats (1), welche der Vielzahl zweiter Steuerelektroden (11) zugewandt ist, als eine zweite Gesamtbreite (ZG2W) festgelegt ist, - ein Gate-Breitenverhältnis (∑G2W/∑G1W), welches erhalten wird, indem die zweite Gesamtbreite (ΣG2W durch die erste Gate-Gesamtbreite (ΣG1W) dividiert wird, gleich oder höher als 1,0 ist, - die Vielzahl erster Steuerelektroden (8) eine Graben-Gate-Struktur aufweist, - eine Region auf der ersten Hauptflächenseite des Halbleitersubstrats (1) durch Gräben (7) der Vielzahl erster Steuerelektroden (8) in eine Vielzahl von Mesa-Abschnitten unterteilt ist, - die Vielzahl von Mesa-Abschnitten Zellabschnitte beinhalten, welche die mit der ersten Hauptelektrode (14) verbundene dritte Halbleiterschicht (4) und Dummy-Zellabschnitte enthält, welche die mit der ersten Hauptelektrode (14) verbundene dritte Halbleiterschicht (4) nicht enthalten oder welche die dritte Halbleiterschicht (4) nicht enthalten, und - ein Abstand zwischen benachbarten Zellabschnitten 1/40 bis 1/20 eines kürzesten Abstands von der zweiten Halbleiterschicht (3) zur vierten Halbleiterschicht (5) entspricht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die zweiten Steuerelektroden (11) eine Planar-Gate-Struktur aufweisen.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die zweiten Steuerelektroden (11) eine Graben-Gate-Struktur aufweisen.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei: - die ersten Steuerelektroden (8) eine Graben-Gate-Struktur aufweisen, und - die zweite Richtung von der ersten Richtung abweicht.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die zweite Richtung orthogonal zur ersten Richtung ist.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das Halbleitersubstrat (1) mittels eines Halbleiters mit breiter Bandlücke ausgebildet ist.
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