JPH01254877A - Ｌｓｉテスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概要〕 出力遅延時間の測定を行い得るＬＳＩテスタの改良に関
し、 ＬＳＩの出力遅延時間の測定において、測定データの信
憑性を高めること及び測定時間を短縮させることを目的
とし、 パターン・データ格納部から読み出された入力データを
被試験装置に与え、被試験装置からの出力データをパタ
ーン・データ格納部から読み出された期待値データと比
較する形式のＬＳＩテスタにおいて、パターン・データ
格納部の読出アドレスが予め定められたアドレスと一致
する場合には、目標とする出力データと期待値データと
の比較判定を行い、パターン・データ格納部の読出アド
レスが予め定められたアドレスと一致しない場合には、
目標とする出力データと期待値データとの比較判定を行
わず、その他の出力データについて期待値データとの比
較判定を行うようにしたものである。 〔産業上の利用分野〕 本発明は、出力遅延時間の測定を行い得るＬＳＩテスタ
の改良に関するものである。 〔従来の技術〕 第５図は従来のテスタの構成を示すブロック図である。 同図において、１はテスト・プロセッサ、２はパターン
・アドレス発生部、３はパターン発生制御データ格納部
、４はパターン・データ格納部、５はタイミング発生部
、６は波形整形部、７は被試験装置、８は出力比較判定
部、１０は比較イネーブル信号発生部、１１はＣＰ　Ｅ
　（Ｃｏｍｐａｒａｔ。 ｒ　Ｅｎａｂｌｅ）データ格納部、１２はアドレス一致
検出部、１３はＡＮＤ回路、２０はＣＰＥウィンドウ・
アドレス格納部をそれぞれ示している。 テストを実行する際、テスト・プロセッサｌは、測定命
令を発行する。測定命令とは、 （１）測定に関係するテスタ内ユニットの電源オン（２
）測定の開始 （３）測定結果のＰａ５ｓ／Ｆａｉｌの表示を行う一連
の命令を意味している。プログラム上に記述された測定
命令を実行する際に、パターン・アドレス発生部２は、
テスト・プロセッサ１より起動信号を受は取り、パター
ン・アドレス発生部２の中のスタート・アドレス・レジ
スタ及びストップ・アドレス・レジスタ内に予めプログ
ラム上で設定されていたスタート・アドレスからストッ
プ・アドレス迄を順番にパターン発生制御データ格納部
３に対して発行する。パターン発生制御データ格納部３
及びパターン・データ格納部４のデータは、アドレス方
向に両者が１対１で対応する形で格納されており、成る
パターン・アドレスに対するパターン・データ格納部４
内のパターン・データはそれに対応するパターン発生制
御データ格納部３内のパターン制御データに基づいて出
力される。パターン・データ格納部４の各番地には、入
力データ１１ないしＩ、及び期待値データ（１１ないし
ｏ７が格納されている（第７図参照）。 パターン・データ格納部４から読み出された入力データ
１１ないし１．は波形整形部６によって波形整形され、
波形整形された入力データ

【１ないしＩ、が被試験装置
７に入力される。パターン・データ格納部４から読み出
された期待値データ０、ないし０７は出力比較判定部８
に与えられる。 タイミング発生部５は、波形整形部６に与える入力タイ
ミングと、出力比較判定部８に与える出力タイミングを
発生する。入力タイミングは各入力データ毎に存在し、
出力タイミングは各出力データ毎に存在する。入力タイ
ミングの発生位置は可変であり、出力タイミングの発生
位置も可変である。出力比較判定部８は、被試験装置７
の出力と対応する期待値データとを比較し、一致してお
ればＰａ５ｓを、不一致であればＦａｉｌを出力する。 比較イネーブル信号発生部１０は、ＣＰＥデータ格納部
１１、アドレス一致検出部１２およびＡＮＤ回路１３な
どを有している。ＣＰＥデータ格納部１１の各番地には
、ＣＰＥデータが格納されている。 ＣＰＥアドレスとパターン・アドレスの関係は第８図に
示される。ＣＰＥデータは、ｎビット構成のものであり
、各ビットが各期待値データに対応している。例えば、
被試験装置７の第ｊ番目の出力と期待値データＯｊとの
比較を行わない場合にはＣＰＥデータの第ｊ番目のビッ
トは「０」とされ、被試験装置７の第ｊ番目の出力と期
待値データＯｊ　との比較を行う場合にはＣＰＥデータ
の第ｊ番目のビットは「１」とされる。アドレス−敗検
出部１２は、読出パターン・アドレスとＣＰＥウィンド
ウ・アドレス格納部２０から出力されるアドレスとを比
較し、両者が一致した場合には「１」を出力し、両者が
不一致の場合には「０」を出力する。図にはＡＮＤ回路
１３は１個しか示されていないが、ＡＮＤ回路１３は各
期待値データ毎に存在する。例えば、期待値データＯｊ
に対応するＡＮＤ回路１３から「１」が出力された時に
は、出力比較判定部８は被試験装置７から出力された第
ｊ番目の出力と第ｊ番目の期待値データ０、との比較を
行う。なお、第５図はアトパンテスト社製のＴ　３２０
／２３と呼ばれるＬＳＩテスタの構成を示すものである
。 ＬＳＩテスタ上で出力遅延時間を測定する際には、第６
図に示すように、テスト・パターンをスタート・サイク
ルから、着目の入力信号及び出力信号が測定しようとし
ている成る状態（第６図の例では入力■、のＨ→Ｌに対
する出力ＯｊのＬ→Ｈ）を引き起こす測定サイクルまで
走らせ、その度に位置設定が行われた出力Ｏｊ用のスト
ローブにより、期待値Ｈとの比較を行い、その結果がＦ
ａＮからＰａ５ｓに切り換わる時刻と入力Ｉ、の状態変
化時刻の差を遅延時間値ｔ６として得ている。 〔発明が解決しようとする課Ｉ） 遅延時間値む、を求めるに当たっては、第５図のＬＳＩ
テスタのＣＰＥウィンドウ機能を用いるが、このモード
の機能では、第７図に示すように斜線部のみの比較しか
行えないため、スタート・サイクルから測定サイクルに
到るまでの期間内において果して被試験装置が正常動作
を行ってきた結果、測定サイクルの所望の状態変化に到
達したのかどうか不明であるので、測定データの信憑性
が損なわれていた。 本発明は、この点に鑑みて創作されたものであって、Ｌ
ＳＩの出力遅延時間値の測定において、測定データの信
憑性を高めること及び測定時間を短縮させることを目的
としている。 〔課題を解決するための手段〕 第１図は本発明の原理図である。本発明のＬＳＩテスタ
は、ｍビットの入力印加パターンとｎビットの出力期待
値パターンが各番地に予め記入されているパターン・デ
ータ格納部４と、パターン・データ格納部４から読み出
されたｍビットの入力印加パターンを波形整形し波形整
形されたｍビットの入力印加パターンを入力信号として
被試験装置７に与える波形整形部６と、被試験装置７か
らの出力信号とｎビットの出力期待値パターンとの比較
判定を行う出力比較判定部８と、波形整形部６に入力タ
イミングを与えると共に出力比較判定部８に出力タイミ
ングを与えるタイミング発生部５と、ｎビットの比較イ
ネーブル・データが各番地に予め記入されている比較イ
ネーブル・データ格納部１１と、パターン・データ格納
部４に対する読出アドレスと予め定められたアドレスと
の一致／不一致を検出するアドレス一致検出部１２と、
ｎビットのマスク・データが予め記入されている比較イ
ネーブル・マスク・データ格納部１４と、ｎ個のトライ
ステート・ゲート１５と、ｎ個の論理積手段１３と、ｎ
個の論理積手段１３の出力を比較判定イネーブル信号と
して出力比較判定部８に与える信号線群Ｓとを具備して
いる。 第ｉ番目（但し、ｉ＝１．２、…、ｎ）のトライステー
ト・ゲート１５の入力には、比較イネーブル・マスク・
データ格納部１４から読み出されたマスク・データの第
ｉ番目のビットが入力され、トライステート・ゲート１
５の制御端子にはアドレス一致検出部１２の出力が印加
される。第ｉ番目の論理積手段１３の一方の入力端子に
は、比較イネーブル・データ格納部１１から読み出され
た比較イネーブル・データの第ｉ番目のビットが入力さ
れ、第ｉ番目の論理積手段１３の他方の入力端子には、
第ｉ番目のトライステート・ゲート１５の出力が入力さ
れている。 〔実施例〕 第２図は本発明の１実施例のブロック図である。 同図において、１４は出力ＯＪのＣＰＥマスク・データ
格納部、１５はトライステート・ゲート回路をそれぞれ
示している。なお、第５図と同一符号は同一物を示す。 出力０．のＣＰＥマスク・データ格納部１４には、第ｊ
番目のビットのみがｒＱＪでその他のビットが「１」で
あるｎビットのデータが格納されている。上述のように
、アドレス一致検出部１２は、読出パターン・アドレス
とＣＰＥウィンドウ・アドレス格納部２０から出力され
るアドレスとが一致した場合には「１」を出力し、両者
が不一致の場合には「０」を出力する。トライステート
・ゲート１５の制御端子にはアドレス一致検出部１２の
出力が印加されている。制御端子に「１」が印加された
ときには、トライステート・ゲート１５は高インピーダ
ンス状態になり、ＡＮＤ回路１３の下側入力端子には「
１」が印加される。制御端子に「０」が印加されている
状態の下では、トライステート・ゲート１５は入力がｒ
□、のときには「０」を出力し、入力が「１」のときに
は「１」を出力する。図にはＡＮＤ回路１３は１個しか
示されていなか、ＡＮＤ回路１３はｎ個存在する。第ｊ
番口のＡＮＤ回路１３の上側入力端子には、ＣＰＥデー
タ格納部１１から出力されたデータの中の第ｊ番目のビ
ットが印加される。図にはトライステート・ゲート１５
は１個しか示されていなか、トライステート・ゲート１
５もｎ個存在する。第ｊ番目のトライステート・ゲート
１５の入力にはＣＰ′Ｅマスク・データ格納部１４から
出力されたデータの中の第ｊ番目のビットが印加され、
第ｊ番目のトライステート・ゲート１５の出力は第ｊ番
目のＡＮＤ回路１３の下側入力端子に印加される。各ト
ライステート・ゲート１５の制御端子には、アドレス一
致検出部１２の出力が印加される。 本発明では、第３図に示すように、スタート・サイクル
から測定サイクルに到るまでの期間において着目の出力
０．以外の他の出力を位置固定ストローブにより期待値
と比較させる。部ち、第４図に示すように点線の部分全
体の比較をも行わせる。 （発明の効果〕 以上の説明から明らかなように、本発明によれば、 （ａ）　　測定データの信憑性が向上する。 （１））測定サイクルに到るまでの途中のサイクルにお
いて、何れかの出力比較結果がＦａｉｌとなればその時
点で１回の測定命令が終了し、次の測定命令の実行に移
れるので、その分だけ測定時間の短縮が図れる。 と言う顕著な効果を奏することが出来る。 ４、【図（１３）の簡単な説明】 第１図は本発明の原理図、第２図は本発明の１実施例の
ブロック図、第３図は本発明のタイミング・チャートを
示す図、第４図は本発明における出力比較を行う出力番
号とサイクルをパターン・データ格納ブロック内にて示
した図、第５図は従来のテスタの構成例を示すブロック
図、第６図は従来のタイミング・チャートを示す図、第
７図は従来技術における出力比較を行う出力番号とサイ
クルをパターン・データ格納部内にて示す図、第８図は
ＣＰＥアドレスとパターン・アドレスの関係を示す図で
ある。 １・・・テスト・プロセッサ、２・・・パターン・アド
レス発生部、３・・・パターン発生制御データ格納部、
４・・・パターン・データ格納部、５・・・タイミング
発生部、６・・・波形整形部、７・・・被試験装置、８
・・・出力比較判定部、１０・・・比較イネーブル信号
発生部、１１・・・ＣＰＥデータ格納部、１２・・・ア
ドレス一致検出部、１３・・・ＡＮＤ回路、１４・・・
出力ＯｊのＣＰＥマスク・データ格納部、１５・・・ト
ライステート・ゲート、２０・・・ＣＰＥウィンドウ・
アドレス格納部。

Claims (1)

1. 【特許請求の範囲】 　ｍビットの入力印加パターンとｎビットの出力期待値
   パターンが各番地に予め記入されているパターン・デー
   タ格納部（４）と、 パターン・データ格納部（４）から読み出されたｍビッ
   トの入力印加パターンを波形整形し、波形整形されたｍ
   ビットの入力印加パターンを入力信号として被試験装置
   （７）に与える波形整形部（６）と、被試験装置（７）
   からの出力信号とｎビットの出力期待値パターンとの比
   較判定を行う出力比較判定部（８）と、 波形整形部（６）に入力タイミングを与えると共に出力
   比較判定部（８）に出力タイミングを与えるタイミング
   発生部（５）と、 ｎビットの比較イネーブル・データが各番地に予め記入
   されている比較イネーブル・データ格納部（１１）と、 パターン・データ格納部（４）に対する読出アドレスと
   予め定められたアドレスとの一致／不一致を検出するア
   ドレス一致検出部（１２）と、 ｎビットのマスク・データが予め記入されている比較イ
   ネーブル・マスク・データ格納部（１４）と、ｎ個のト
   ライステート・ゲート（１５）と、ｎ個の論理積手段（
   １３）と、 ｎ個の論理積手段（１３）の出力を比較判定イネーブル
   信号として出力比較判定部（８）に与える信号線群（Ｓ
   ）と を具備し、 第ｉ番目（但し、ｉ＝１、２、…、ｎ）のトライステー
   ト・ゲート（１５）の入力には、比較イネーブル・マス
   ク・データ格納部（１４）から読み出されたマスク・デ
   ータの第ｉ番目のビットが入力され、トライステート・
   ゲート（１５）の制御端子にはアドレス一致検出部（１
   ２）の出力が印加され、 第ｉ番目の論理積手段（１３）の一方の入力端子には、
   比較イネーブル・データ格納部（１１）から読み出され
   た比較イネーブル・データの第ｉ番目のビットが入力さ
   れ、第ｉ番目の論理積手段（１３）の他方の入力端子に
   は、第ｉ番目のトライステート・ゲート（１５）の出力
   が入力される ことを特徴とするＬＳＩテスタ。