JPH06265597A - 半導体集積回路の試験装置 - Google Patents
半導体集積回路の試験装置Info
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- JPH06265597A JPH06265597A JP5051046A JP5104693A JPH06265597A JP H06265597 A JPH06265597 A JP H06265597A JP 5051046 A JP5051046 A JP 5051046A JP 5104693 A JP5104693 A JP 5104693A JP H06265597 A JPH06265597 A JP H06265597A
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Abstract
(57)【要約】
【目的】各種要因に起因するタイミングスキュ−のバラ
ツキを補正する。 【構成】可変遅延回路１６の遅延量は、メモリ回路２３
が出力するタイミング補正デ−タによって制御される。
メモリ回路２３のアドレスは、それぞれ、ドライバ出力
タイミングとストロ−ブ取り込みタイミングの生成に用
いるクロック種、周期、タイミングを制御するクロック
種制御２０、周期制御２１、タイミング制御２２の出力
と、テストデータパタ−ンを格納する前記パタ−ンバッ
ファ１４の出力と、データの出力波形を指定する波形制
御１９の出力に接続されており、それぞれのアドレスに
は、そのアドレスに対応するデータパタ−ン、波形、ク
ロック種、周期、タイミングに対する適正な遅延量を表
すタイミング補正デ−タを格納している。
ツキを補正する。 【構成】可変遅延回路１６の遅延量は、メモリ回路２３
が出力するタイミング補正デ−タによって制御される。
メモリ回路２３のアドレスは、それぞれ、ドライバ出力
タイミングとストロ−ブ取り込みタイミングの生成に用
いるクロック種、周期、タイミングを制御するクロック
種制御２０、周期制御２１、タイミング制御２２の出力
と、テストデータパタ−ンを格納する前記パタ−ンバッ
ファ１４の出力と、データの出力波形を指定する波形制
御１９の出力に接続されており、それぞれのアドレスに
は、そのアドレスに対応するデータパタ−ン、波形、ク
ロック種、周期、タイミングに対する適正な遅延量を表
すタイミング補正デ−タを格納している。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ等の半導体集積
回路の試験装置おいて、試験のタイミングを高精度に保
証する技術に関するものである。
回路の試験装置おいて、試験のタイミングを高精度に保
証する技術に関するものである。
【０００２】
【従来の技術】半導体集積回路の試験装置においては、
所定のテストデータパタ−ンを半導体集積回路に与え、
半導体集積回路の、与えたテストデータパタ−ンに対す
る出力を、期待値と比較することにより半導体集積回路
の試験を行う。
所定のテストデータパタ−ンを半導体集積回路に与え、
半導体集積回路の、与えたテストデータパタ−ンに対す
る出力を、期待値と比較することにより半導体集積回路
の試験を行う。
【０００３】したがい、半導体集積回路の試験装置にお
いては、ケ−ブルの長さによる伝搬時間やドライバ回路
の伝搬時間のバラツキによって発生するスキュ−を補正
し、テストデータパタ−ンの供給タイミングや比較のタ
イミングを正確に整合させる必要がある。
いては、ケ−ブルの長さによる伝搬時間やドライバ回路
の伝搬時間のバラツキによって発生するスキュ−を補正
し、テストデータパタ−ンの供給タイミングや比較のタ
イミングを正確に整合させる必要がある。
【０００４】そこで、特公昭６３−５７８０９号公報記
載の技術では、クロック選択用のアドレス信号を、クロ
ック種毎にタイミング補正用データを記憶するメモリ回
路のアドレスにも入力し、可変遅延回路の遅延タイミン
グをこのメモリ回路の出力信号により制御することによ
り、各クロックを駆動するドライバ回路の伝搬時間のバ
ラツキによるスキュ−の補正を実現していた。
載の技術では、クロック選択用のアドレス信号を、クロ
ック種毎にタイミング補正用データを記憶するメモリ回
路のアドレスにも入力し、可変遅延回路の遅延タイミン
グをこのメモリ回路の出力信号により制御することによ
り、各クロックを駆動するドライバ回路の伝搬時間のバ
ラツキによるスキュ−の補正を実現していた。
【０００５】
【発明が解決しようとする課題】ところで、このような
スキュ−のバラツキは、半導体集積回路に与えるパタ−
ンデ−タや、その周期や位相や、半導体集積回路に与え
るデータのフォ−マットや、フォ−マットのために用い
るタイミングクロック種等の多様な要因によって左右さ
れる。
スキュ−のバラツキは、半導体集積回路に与えるパタ−
ンデ−タや、その周期や位相や、半導体集積回路に与え
るデータのフォ−マットや、フォ−マットのために用い
るタイミングクロック種等の多様な要因によって左右さ
れる。
【０００６】しかし、前記特公昭６３−５７８０９号公
報記載の技術では、このような要因に起因するスキュ−
のバラツキについての考慮がなされていない。
報記載の技術では、このような要因に起因するスキュ−
のバラツキについての考慮がなされていない。
【０００７】そこで、本発明は、多様な要因に起因する
スキュ−のバラツキを補正することのできる半導体集積
回路の試験装置を提供することを目的とする。
スキュ−のバラツキを補正することのできる半導体集積
回路の試験装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的達成のために、
本発明は、たとえば、与えたテストデータパタ−ンに対
する被試験半導体集積回路の出力を期待値と比較する半
導体集積回路の試験装置であって、テストデータのパタ
−ンを生成するテストパタ−ン生成手段と、供給される
テストデータの波形成形を行う波形成形手段と、波形成
形されたテストデータを遅延させる第１の可変遅延回路
と、遅延されたテストデータを出力するドライバと、被
試験半導体集積回路の出力を期待値と比較するコンパレ
−タと、コンパレ−タの比較タイミングを指定するスト
ロ−ブタイミングを遅延させる第２の可変遅延回路と、
前記波形成形手段が波形成形に用いる出力タイミングと
前記ストロ−ブタイミングの生成するタイミング発生器
と、タイミング発生器が前記出力タイミングと前記スト
ロ−ブタイミングの生成に用いるクロックの種別を指定
する第１の制御信号と、テストデータの出力周期と位相
を指定する第２の制御信号を前記タイミング発生器に供
給する手段と、前記波形成形手段の行う波形成形の種別
を指定する第３の制御信号を前記波形成形手段の供給す
る手段と、生成された前記テストデータの列と前記第１
の制御信号と第２の制御信号と第３の制御信号をアドレ
スとして入力し、当該アドレスに対応するデータとし
て、前記第１の可変遅延回路と第２の可変遅延回路の遅
延量をそれぞれ指定するデータを、それぞれ、前記第１
の可変遅延回路と第２の可変遅延回路に出力するメモリ
回路とを備えたことを特徴とする試験装置を提供する。
本発明は、たとえば、与えたテストデータパタ−ンに対
する被試験半導体集積回路の出力を期待値と比較する半
導体集積回路の試験装置であって、テストデータのパタ
−ンを生成するテストパタ−ン生成手段と、供給される
テストデータの波形成形を行う波形成形手段と、波形成
形されたテストデータを遅延させる第１の可変遅延回路
と、遅延されたテストデータを出力するドライバと、被
試験半導体集積回路の出力を期待値と比較するコンパレ
−タと、コンパレ−タの比較タイミングを指定するスト
ロ−ブタイミングを遅延させる第２の可変遅延回路と、
前記波形成形手段が波形成形に用いる出力タイミングと
前記ストロ−ブタイミングの生成するタイミング発生器
と、タイミング発生器が前記出力タイミングと前記スト
ロ−ブタイミングの生成に用いるクロックの種別を指定
する第１の制御信号と、テストデータの出力周期と位相
を指定する第２の制御信号を前記タイミング発生器に供
給する手段と、前記波形成形手段の行う波形成形の種別
を指定する第３の制御信号を前記波形成形手段の供給す
る手段と、生成された前記テストデータの列と前記第１
の制御信号と第２の制御信号と第３の制御信号をアドレ
スとして入力し、当該アドレスに対応するデータとし
て、前記第１の可変遅延回路と第２の可変遅延回路の遅
延量をそれぞれ指定するデータを、それぞれ、前記第１
の可変遅延回路と第２の可変遅延回路に出力するメモリ
回路とを備えたことを特徴とする試験装置を提供する。
【０００９】
【作用】本発明に係る半導体集積回路試験装置によれ
ば、メモリ回路を介して、テストデータや、波形成形の
種別や、使用するクロックの種別や、テストデータの出
力周期や位相に応じた適切な遅延量を各可変回路に設定
することができる。よって、このような要因に起因する
スキュ−のバラツキを、リアルタイムに精度良く補正す
ることができる。
ば、メモリ回路を介して、テストデータや、波形成形の
種別や、使用するクロックの種別や、テストデータの出
力周期や位相に応じた適切な遅延量を各可変回路に設定
することができる。よって、このような要因に起因する
スキュ−のバラツキを、リアルタイムに精度良く補正す
ることができる。
【００１０】
【実施例】以下、本発明に係る半導体集積回路の一実施
例を説明する。
例を説明する。
【００１１】図１に本実施例に係る半導体集積回路の試
験装置の構成を示す。
験装置の構成を示す。
【００１２】図中、パタ−ンメモリ１０は、論理ＬＳＩ
のＡＣ／ＤＣ／ファンクションテスト等に使用するテス
トデータパタ−ンを格納するメモリ、パタ−ン発生器１
１はメモリＬＳＩのテストデータパタ−ンを発生するユ
ニットである。セレクタ回路１２においてパタ−ンメモ
リ１０とパタ−ン発生器１１の出力のいずれかが選択さ
れる。
のＡＣ／ＤＣ／ファンクションテスト等に使用するテス
トデータパタ−ンを格納するメモリ、パタ−ン発生器１
１はメモリＬＳＩのテストデータパタ−ンを発生するユ
ニットである。セレクタ回路１２においてパタ−ンメモ
リ１０とパタ−ン発生器１１の出力のいずれかが選択さ
れる。
【００１３】タイミング発生器１３は、波形フォ−マッ
タ回路１５によって用いられるドライバ出力タイミング
と、コンパレ−タ１８で用いられるストロ−ブ取り込み
タイミングを生成するユニットである。クロック種制御
２０、周期制御２１、タイミング制御２２は、それぞ
れ、ドライバ出力タイミングとストロ−ブ取り込みタイ
ミングの生成に用いるクロック種、周期、タイミングを
制御するデータを、それぞれ格納する制御レジスタであ
る。ここで、周期制御２１はビットシリアルに出力され
るテストデータパタ−ンのビットの周期を制御し、タイ
ミング制御２２はテストデータパタ−ンの各ビットの位
相を、クロック種制御は波形フォ−マッタ１５において
波形フォ−マットのために用いるクロッック種を制御す
る。
タ回路１５によって用いられるドライバ出力タイミング
と、コンパレ−タ１８で用いられるストロ−ブ取り込み
タイミングを生成するユニットである。クロック種制御
２０、周期制御２１、タイミング制御２２は、それぞ
れ、ドライバ出力タイミングとストロ−ブ取り込みタイ
ミングの生成に用いるクロック種、周期、タイミングを
制御するデータを、それぞれ格納する制御レジスタであ
る。ここで、周期制御２１はビットシリアルに出力され
るテストデータパタ−ンのビットの周期を制御し、タイ
ミング制御２２はテストデータパタ−ンの各ビットの位
相を、クロック種制御は波形フォ−マッタ１５において
波形フォ−マットのために用いるクロッック種を制御す
る。
【００１４】パタ−ンバッファ１４は、セレクタ回路１
２より選択されたパタ−ンデ−タを一時的に貯めて波形
フォ−マッタ回路１５にビットシリアルに送る。
２より選択されたパタ−ンデ−タを一時的に貯めて波形
フォ−マッタ回路１５にビットシリアルに送る。
【００１５】波形フォ−マッタ回路１５は、タイミング
発生器１３からのドライバ出力タイミングを使用して、
テストデータパタ−ンを、たとえばＮＲＺやＲＺ等の被
測定ＬＳＩに適合した波形に成形し、可変遅延回路１６
に送る。波形制御１９は、波形を指定するデータを格納
する制御レジスタである。
発生器１３からのドライバ出力タイミングを使用して、
テストデータパタ−ンを、たとえばＮＲＺやＲＺ等の被
測定ＬＳＩに適合した波形に成形し、可変遅延回路１６
に送る。波形制御１９は、波形を指定するデータを格納
する制御レジスタである。
【００１６】可変遅延回路１６は、ドライバ−１７の位
相スキュ−を補正するための遅延回路であり、可変遅延
回路２４はコンパレ−タ２８のストロ−ブ取り込みタイ
ミングの位相を補正する遅延回路である。
相スキュ−を補正するための遅延回路であり、可変遅延
回路２４はコンパレ−タ２８のストロ−ブ取り込みタイ
ミングの位相を補正する遅延回路である。
【００１７】ドライバ１６は、位相スキュ−を補正され
た波形成形後のデータパタ−ンをビットシリアルに被測
定ＬＳＩ等の半導体集積回路に送り、コンパレ−タ１８
は被測定ＬＳＩ等より入力したデータと期待値（図示せ
ず）を、ストロ−ブ取り込みタイミングで比較し、結果
を出力する。
た波形成形後のデータパタ−ンをビットシリアルに被測
定ＬＳＩ等の半導体集積回路に送り、コンパレ−タ１８
は被測定ＬＳＩ等より入力したデータと期待値（図示せ
ず）を、ストロ−ブ取り込みタイミングで比較し、結果
を出力する。
【００１８】さて、このような構成において、可変遅延
回路１６の遅延量は、メモリ回路２３の出力するタイミ
ング補正データによって制御される。メモリ回路２３の
アドレスは、パタ−ンバッファ１４、クロック種制御２
０、波形制御１９、周期制御２１、タイミング制御２２
の出力に接続されており、それぞれのアドレスには、そ
のアドレスに対応するデータパタ−ン、クロック種、波
形、周期、タイミングに対する適正な遅延量を表すタイ
ミング補正デ−タを格納している。なお、ここで、前記
パタ−ンバッファ１４はビットシリアルにデータパタ−
ンを波形フォ−マッタ１５に出力するが、メモリ回路２
３に対しては、現在格納しているビットを全てパラレル
にアドレスとして出力する。たとえば、パタ−ンバッフ
ァ１４が、４ビットのバッファであれば、現在格納して
いる４ビットを全てパラレルに、メモリ回路２３のアド
レスの４ビットとして出力する。
回路１６の遅延量は、メモリ回路２３の出力するタイミ
ング補正データによって制御される。メモリ回路２３の
アドレスは、パタ−ンバッファ１４、クロック種制御２
０、波形制御１９、周期制御２１、タイミング制御２２
の出力に接続されており、それぞれのアドレスには、そ
のアドレスに対応するデータパタ−ン、クロック種、波
形、周期、タイミングに対する適正な遅延量を表すタイ
ミング補正デ−タを格納している。なお、ここで、前記
パタ−ンバッファ１４はビットシリアルにデータパタ−
ンを波形フォ−マッタ１５に出力するが、メモリ回路２
３に対しては、現在格納しているビットを全てパラレル
にアドレスとして出力する。たとえば、パタ−ンバッフ
ァ１４が、４ビットのバッファであれば、現在格納して
いる４ビットを全てパラレルに、メモリ回路２３のアド
レスの４ビットとして出力する。
【００１９】したがい、パタ−ンバッファ１４の内容、
波形制御１９、クロック種制御２０、周期制御２１、タ
イミング制御２２の状態に応じた、適正なタイミング補
正デ−タが可変遅延回路１６にリアルタイムに送られ、
ドライバ１７の出力は常にスキュ−が調整された状態と
なる。
波形制御１９、クロック種制御２０、周期制御２１、タ
イミング制御２２の状態に応じた、適正なタイミング補
正デ−タが可変遅延回路１６にリアルタイムに送られ、
ドライバ１７の出力は常にスキュ−が調整された状態と
なる。
【００２０】一方、可変遅延回路２４の遅延量は、メモ
リ回路２５の出力するタイミング補正データによって制
御される。メモリ回路２４のアドレスは、周期制御２
１、タイミング制御２２の出力に接続されており、それ
ぞれのアドレスには、そのアドレスに対応する周期、タ
イミングに対する適正な遅延量を表すタイミング補正デ
−タを格納している。
リ回路２５の出力するタイミング補正データによって制
御される。メモリ回路２４のアドレスは、周期制御２
１、タイミング制御２２の出力に接続されており、それ
ぞれのアドレスには、そのアドレスに対応する周期、タ
イミングに対する適正な遅延量を表すタイミング補正デ
−タを格納している。
【００２１】したがい、周期制御２１、タイミング制御
２２のの状態に応じた、適正なタイミング補正デ−タが
可変遅延回路２４にリアルタイムに送られ、コンパレ−
タ１８のストロ−ブ取り込みタイミングは常にスキュ−
が調整された状態となる。
２２のの状態に応じた、適正なタイミング補正デ−タが
可変遅延回路２４にリアルタイムに送られ、コンパレ−
タ１８のストロ−ブ取り込みタイミングは常にスキュ−
が調整された状態となる。
【００２２】ここで、図２に、メモリ回路２３のアドレ
ス入力とメモリ回路２３の出力のタイミングを示す。
ス入力とメモリ回路２３の出力のタイミングを示す。
【００２３】図示するように、試験は、目的に応じて、
波形制御１９、クロック種制御２０、周期制御２１、タ
イミング制御２２によって制御される波形、クロック
種、周期、タイミングの組み合わせのそれぞれに対し
て、前記パタ−ンバッファ１４で指定したテストデータ
パタ−ンをビットシリアルに被試験ＬＳＩ等に与えるこ
とにより行うのが一般的である。ここで、パタ−ンバッ
ファ１４の内容は、周期制御２１で制御される周期毎に
シフトされ変化する。したがい、図示するように、メモ
リ回路２３から出力されるタイミング補正データも、こ
の周期毎に変化する。図示した例では、パタ−ンバッフ
ァ１３の容量を４ビットとし、４ビットのビット列毎
に、タイミング補正データをメモリ回路２３に記憶させ
た場合を示した。
波形制御１９、クロック種制御２０、周期制御２１、タ
イミング制御２２によって制御される波形、クロック
種、周期、タイミングの組み合わせのそれぞれに対し
て、前記パタ−ンバッファ１４で指定したテストデータ
パタ−ンをビットシリアルに被試験ＬＳＩ等に与えるこ
とにより行うのが一般的である。ここで、パタ−ンバッ
ファ１４の内容は、周期制御２１で制御される周期毎に
シフトされ変化する。したがい、図示するように、メモ
リ回路２３から出力されるタイミング補正データも、こ
の周期毎に変化する。図示した例では、パタ−ンバッフ
ァ１３の容量を４ビットとし、４ビットのビット列毎
に、タイミング補正データをメモリ回路２３に記憶させ
た場合を示した。
【００２４】このようにリアルタイムに変化するパタン
データに併せてリアルタイムにタイミング補正データを
変化させることにより、データパタ−ンに依存するパタ
−ンジッタによるスキュ−の補正を高精度に行うことが
できる。
データに併せてリアルタイムにタイミング補正データを
変化させることにより、データパタ−ンに依存するパタ
−ンジッタによるスキュ−の補正を高精度に行うことが
できる。
【００２５】さて、メモリ回路２３、メモリ回路２５に
記憶するタイミング補正データは、図３に示す手順によ
り求める。
記憶するタイミング補正データは、図３に示す手順によ
り求める。
【００２６】すなわち、まず、データパタ−ンをパタ−
ン発生器１１から所定の基準データパタ−ンに固定して
おいて（ステップ３０）、波形フォ−マット、テスト周
期、タイミング、クロック種の考えられる全ての組合せ
の補正値を求め（ステップ３１）、次にパタ−ン発生器
から考えられる全てのパタ−ンを発生させ基準パタ−ン
との位相差を測定して補正値を求め（ステップ３２）、
求めた補正値をメモリ回路２３、２５にタイミング補正
データを書き込む（ステップ３３）。
ン発生器１１から所定の基準データパタ−ンに固定して
おいて（ステップ３０）、波形フォ−マット、テスト周
期、タイミング、クロック種の考えられる全ての組合せ
の補正値を求め（ステップ３１）、次にパタ−ン発生器
から考えられる全てのパタ−ンを発生させ基準パタ−ン
との位相差を測定して補正値を求め（ステップ３２）、
求めた補正値をメモリ回路２３、２５にタイミング補正
データを書き込む（ステップ３３）。
【００２７】そして、このようなキャリブレ−ションに
て決定したタイミング補正デ−タは、キャリブレ−ショ
ン終了後、外部サポ−トプロセッサ２６に転送し格納す
る（ステップ３４）。これは、試験装置のパワ−がオフ
されてもタイミング補正データが失われないようにする
ためである。
て決定したタイミング補正デ−タは、キャリブレ−ショ
ン終了後、外部サポ−トプロセッサ２６に転送し格納す
る（ステップ３４）。これは、試験装置のパワ−がオフ
されてもタイミング補正データが失われないようにする
ためである。
【００２８】この外部サポ−トプロセッサ２６に格納さ
れたタイミング補正デ−タは、試験装置のパワ−オンと
共にメモリ回路内２３、２５にロ−ドするようにする。
れたタイミング補正デ−タは、試験装置のパワ−オンと
共にメモリ回路内２３、２５にロ−ドするようにする。
【００２９】以上説明してきたように、本実施例によれ
ば、半導体集積回路の試験装置においてタイミングスキ
ュ−の要因となっているテスト周期、クロックタイミイ
ング、波形フォ−マットに依存するスキュ−のバラツ
キ、ならびに、デ−タパタ−ンに依存するパタ−ンジッ
タの影響によるスキュ−のバラツキを良好に補正するこ
とができる。
ば、半導体集積回路の試験装置においてタイミングスキ
ュ−の要因となっているテスト周期、クロックタイミイ
ング、波形フォ−マットに依存するスキュ−のバラツ
キ、ならびに、デ−タパタ−ンに依存するパタ−ンジッ
タの影響によるスキュ−のバラツキを良好に補正するこ
とができる。
【００３０】
【発明の効果】以上のように、本発明によれば、多様な
要因に起因するスキュ−のバラツキを補正することので
きる半導体集積回路の試験装置を提供するとができる。
要因に起因するスキュ−のバラツキを補正することので
きる半導体集積回路の試験装置を提供するとができる。
【図１】本発明の一実施例に係る半導体集積回路の試験
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】本発明の一実施例に係るメモリ回路の入出力を
示すタイミングチャ−トである。
示すタイミングチャ−トである。
【図３】本発明の一実施例において用いるタイミング補
正データ作成手順を示したフロ−チャ−トである。
正データ作成手順を示したフロ−チャ−トである。
１０・・・パタ−ンメモリ １２・・・セレクタ １４・・・パタ−ンバッファ １５・・・波形フォ−マッタ ２３・・・メモリ回路 ２５・・・メモリ回路
Claims (7)
- 【請求項１】与えたテストデータパタ−ンに対する被試
験半導体集積回路の出力を期待値と比較する半導体集積
回路の試験装置であって、 テストデータのパタ−ンを生成するテストパタ−ン生成
手段と、供給されるテストデータの波形成形を行う波形
成形手段と、波形成形されたテストデータを遅延させる
可変遅延回路と、遅延されたテストデータを出力するド
ライバと、被試験半導体集積回路の出力を期待値と比較
するコンパレ−タと、前記波形成形手段が波形成形に用
いる出力タイミングを生成するタイミング発生器と、生
成された前記テストデータの列をアドレスとして入力
し、当該アドレスに対応するデータとして、前記可変遅
延回路の遅延量を指定するデータを前記可変遅延回路に
出力するメモリ回路とを備えたことを特徴とする試験装
置。 - 【請求項２】請求項１記載の半導体集積回路の試験装置
であって、 テストパタ−ン生成手段が生成したテストデータを、前
記波形成形手段に供給する前に、所定量、一旦蓄えるパ
タ−ンバッファを備え、 前記メモリ回路にアドレスとして入力されるテストデー
タの列は、前記パタ−ンデ−タバッファに蓄えられたテ
ストデ−タの列であることを特徴とする試験装置。 - 【請求項３】与えたテストデータパタ−ンに対する被試
験半導体集積回路の出力を期待値と比較する半導体集積
回路の試験装置であって、 テストデータのパタ−ンを生成するテストパタ−ン生成
手段と、供給されるテストデータの波形成形を行う波形
成形手段と、波形成形されたテストデータを遅延させる
第１の可変遅延回路と、遅延されたテストデータを出力
するドライバと、被試験半導体集積回路の出力を期待値
と比較するコンパレ−タと、コンパレ−タの比較タイミ
ングを指定するストロ−ブタイミングを遅延させる第２
の可変遅延回路と、前記波形成形手段が波形成形に用い
る出力タイミングと前記ストロ−ブタイミングの生成す
るタイミング発生器と、タイミング発生器が前記出力タ
イミングと前記ストロ−ブタイミングの生成に用いるク
ロックの種別を指定する第１の制御信号と、テストデー
タの出力周期と位相を指定する第２の制御信号を前記タ
イミング発生器に供給する手段と、前記波形成形手段の
行う波形成形の種別を指定する第３の制御信号を前記波
形成形手段の供給する手段と、生成された前記テストデ
ータの列と前記第１の制御信号と第２の制御信号と第３
の制御信号をアドレスとして入力し、当該アドレスに対
応するデータとして、前記第１の可変遅延回路と第２の
可変遅延回路の遅延量をそれぞれ指定するデータを、そ
れぞれ、前記第１の可変遅延回路と第２の可変遅延回路
に出力するメモリ回路とを備えたことを特徴とする試験
装置。 - 【請求項４】請求項３記載の半導体集積回路の試験装置
であって、 前記メモリ回路は、前記テストデータ列と前記第１の制
御信号と第２の制御信号と第３の制御信号をアドレスと
して入力し、当該アドレスに対応するデータとして、前
記第１の可変遅延回路の遅延量を指定するデータを前記
第１の可変遅延回路に出力する第１のメモリと、前記第
２の制御信号をアドレスとして入力し、当該アドレスに
対応するデータとして、前記第２の可変遅延回路の遅延
量を指定するデータを前記第２の可変遅延回路に出力す
る第２のメモリとを有していることを特徴とする試験装
置。 - 【請求項５】請求項３記載の半導体集積回路の試験装置
であって、 テストパタ−ン生成手段が生成したテストデータを、前
記波形成形手段に供給する前に、所定量、一旦蓄えるパ
タ−ンバッファを備え、 前記メモリ回路にアドレスとして入力されるテストデー
タの列は、前記パタ−ンデ−タバッファに蓄えられたテ
ストデ−タの列であることを特徴とする試験装置。 - 【請求項６】請求項３記載の半導体集積回路の試験装置
であって、 前記メモリ回路に記憶されるデータは、前記テストパタ
−ン生成手段から出力するテストデータのパタ−ンを所
定の基準のテストデータパタ−ンに固定しておいて、前
記クロックの種別とテストデータの出力周期と位相と波
形成形の種別との考えられる全ての組合せについてのタ
イミングの補正値を測定し、次にパタ−ン発生器から考
えられる全てのテストデータパタ−ンを発生させ各テス
トデータのパタ−ン中に含まれる各テストデータ列につ
いてのタイミングの補正値を測定することにより求めた
各タイミング補正データを、当該タイミング補正データ
を測定した前記組み合わせとテストデータのパタ−ンに
対応するアドレスに書き込んだデータであることを特徴
とする試験装置。 - 【請求項７】請求項３記載の半導体集積回路の試験装置
であって、 前記メモリ回路に記憶されたデータは、当該試験装置の
起動時に、外部より前記メモリ回路にロ−ドされたデー
タであること特徴とする試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051046A JPH06265597A (ja) | 1993-03-11 | 1993-03-11 | 半導体集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051046A JPH06265597A (ja) | 1993-03-11 | 1993-03-11 | 半導体集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06265597A true JPH06265597A (ja) | 1994-09-22 |
Family
ID=12875868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5051046A Pending JPH06265597A (ja) | 1993-03-11 | 1993-03-11 | 半導体集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06265597A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008133238A1 (ja) * | 2007-04-24 | 2008-11-06 | Advantest Corporation | 試験装置および試験方法 |
| JP2008287462A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | エミュレータ及びエミュレーション方法 |
| WO2010097953A1 (ja) * | 2009-02-27 | 2010-09-02 | 富士通株式会社 | 情報処理装置における障害再現装置及び障害再現方法並びに障害再現プログラム |
-
1993
- 1993-03-11 JP JP5051046A patent/JPH06265597A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008133238A1 (ja) * | 2007-04-24 | 2008-11-06 | Advantest Corporation | 試験装置および試験方法 |
| JPWO2008133238A1 (ja) * | 2007-04-24 | 2010-07-29 | 株式会社アドバンテスト | 試験装置および試験方法 |
| US7932729B2 (en) | 2007-04-24 | 2011-04-26 | Advantest Corporation | Test apparatus and test method |
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| JP5263384B2 (ja) * | 2009-02-27 | 2013-08-14 | 富士通株式会社 | 情報処理装置における障害再現装置及び障害再現方法並びに障害再現プログラム |
| US8621280B2 (en) | 2009-02-27 | 2013-12-31 | Fujitsu Limited | Failure reproducing apparatus and failure reproducing method |
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