JP3708305B2 - クロック変調技術を用いた高速メモリ素子の検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路素子の検査に関し、より詳細には、集積回路素子の動作速度より遅い最大動作周波数を有する検査装置を利用して、高速の半導体メモリ素子を検査するためにクロック変調技術を使用した集積回路素子の検査方法に関する。
【０００２】
【従来の技術】
ＩＣメモリは一つのチップ上に多数のメモリ素子を形成したもので、チップあたり６４ビット〜２５６Ｋビットなどがある。例えば、６５Ｋビットのようなチップで６５Ｋ×１型のものはアドレスピンが１６も必要になるが、これを２回に分けて８ビットずつアドレスを時分割で送るようにしている。すなわち、６５Ｋビットは２５６×２５６のマトリックスで表わし、各２５６をそれぞれ８ビットで表わすもので、それぞれ行アドレス、列アドレスと呼ぶ。
【０００３】
従来のＤＲＡＭ(Dynamic Random Access Memory)素子の大部分は、高速ページモードと呼ばれ高速ページモードとして動作する。この高速ページモードＤＲＡＭは、１つの行アドレスにより定義され、補助記憶装置を適当なブロックに分割されたページ内で高速のデータ処理が可能である。これは、一般にＲＡＳバー(Row Address Strobe)信号を低レベルに維持した状態で、ＣＡＳバー(Column Address Strobe)信号をトグリングさせ、メモリサイクルを早くすることにより可能である。新たな行を指定するのに必要な時間は、同一の行にある他の列を指定する時間より約３倍の時間がかかる。
【０００４】
前記ＤＲＡＭの他の動作モードとしては、拡張データ出力又はハイパページモードというＥＤＯ(extend data out)動作モードがある。これは、高速ページモードと類似する動作タイミングを有するが、高速ページモードより早いサイクルを有する。ＥＤＯモードＤＲＡＭでは、ＣＡＳバーがプリチャージ(precharge)レベルの高レベルに変わっても、信号変化による出力バッファの制御がなされないので、パイプライン式データフローが可能である。すなわち、ＥＤＯ動作モードは、高速ページモードとは別に、ＣＡＳバーがプリチャージされても、以前のデータ出力を維持しており、次のサイクルが進行されるのに応じて次のデータを出力するため、ＣＡＳバーのプリチャージによるデータプリチャージを防止することにより、データ引出時間を短縮して、動作サイクル時間を低減できるモードである。
【０００５】
【発明が解決しようとする課題】
ところが、ＥＤＯ動作モードの実現等に従って、メモリ素子の動作速度が速くなると、メモリ素子を検査するための検査装置も高速化されるべきである。しかし、高速の検査装置は、値段が高いため、設備投資の高騰を招来する。このため、既存の低速の検査装置を用いて高速動作メモリ素子を検査する方法が要求されていた。
【０００６】
例えば、半導体メモリ素子を検査するための検査装置として、日本国のＭＩＮＡＴＯ社から購入可能なＭ９６００検査装置は、最大周波数が３３ＭＨｚ（３０ｎｓ）で、使用可能なレートの範囲が３０ｎｓ(nano seconds)〜４ｍｓ(mili seconds)であるので、現在１６Ｍ ＤＲＡＭのＥＤＯ５０ｎｓ／６０ｎｓ検査項目ページ読取り／書込みにおける動作サイクル時間ｔHPC(hyper page cycle time)２０ｎｓ／２５ｎｓを実現することができなかった。
【０００７】
本発明は、このような従来の課題に鑑みてなされたものであり、その目的は、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができるクロック変調技術を用いた高速メモリ素子の検査方法を提供することにある。
【０００８】
また、本発明の他の目的は、低速の検査装置を用いて、高速動作の半導体メモリ素子を検査することができるクロック変調技術を用いた高速メモリ素子の検査方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の第１の発明は、最大周波数を有する複数の汎用クロック信号を発生する検査装置を用いて、前記最大周波数より早い動作サイクルを有する半導体メモリ素子を検査する検査方法において、前記複数の汎用クロック信号のうち、第１汎用クロック信号と第２汎用クロック信号を変調して、前記動作サイクルと同一であるかもっと早い変調クロック信号を生成する段階と、前記変調クロック信号を半導体メモリ素子の特定制御信号として当該半導体メモリ素子に入力する段階と、複数の検査項目によって前記半導体メモリ素子の電気的特性を検査する段階とを含むことを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。また、低速の検査装置を用いて、高速動作の半導体メモリ素子を検査することができる。
【００１０】
請求項２記載の第２の発明は、最大周波数を有する複数の汎用クロック信号を発生する検査装置を用いて、ＥＤＯ(extend data out)動作モードを有し、当該ＥＤＯ動作モードでは前記最大周波数より早い動作サイクルを有する半導体メモリ素子を検査する検査方法において、前記複数の汎用クロック信号のうち、第１汎用クロック信号と第２汎用クロック信号を変調して、前記動作サイクルと同一であるかもっと早い変調クロック信号を生成する段階と、前記変調クロック信号を半導体メモリ素子の列アドレスと関連する動作を制御するＣＡＳバー信号として入力し、前記複数の汎用クロック信号のうち、第３汎用クロック信号を半導体メモリ素子の行アドレスと関連する動作を制御するＲＡＳバー信号として入力する段階と、複数の検査項目によって前記半導体メモリ素子の電気的特性を検査する段階とを含むことを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。また、低速の検査装置を用いて、高速動作の半導体メモリ素子を検査することができる。
【００１１】
請求項３記載の第３の発明は、前記検査装置は、前記半導体メモリ素子から供給されるアドレス信号が列アドレス信号に認識されるようにするマルチパルス信号を提供し、前記複数の汎用クロック信号のうち、第４汎用クロック信号と前記マルチパルス信号を組合せることにより行アドレス信号と列アドレス信号を前記メモリ素子に供給することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１２】
請求項４記載の第４の発明は、前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記ページ−インサイクルでは、前記第４汎用クロック信号と前記マルチパルス信号を組合せて半導体メモリ素子に供給されるアドレス信号が行アドレス−列アドレス形式を有することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１３】
請求項５記載の第５の発明は、前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記ページ−ページサイクルとページ−アウトサイクルでは、前記第４汎用クロック信号と前記マルチパルス信号を組合せて半導体メモリ素子に供給されるアドレス信号が列アドレス形式を有することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１４】
請求項６記載の第６の発明は、前記変調クロック信号を生成する段階は、第１及び第２汎用クロック信号をＮＯＲ演算する段階であることを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１５】
請求項７記載の第７の発明は、前記複数の検査項目は、ｔDOH(output data hold time)、ｔHPC(hyper page cycle time)、ｔCP（ＣＡＳバーprecharge time）及びｔCPA（access time from ＣＡＳバーprecharge）を含むことを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１６】
請求項８記載の第８の発明は、前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記半導体メモリ素子の読取り動作及び書込み動作は、前記複数の汎用クロック信号により供給されるＷＥバー及びＯＥバーにより制御されることを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１７】
請求項９記載の第９の発明は、前記半導体メモリ素子がページ−ページ読取りサイクルの場合、ＣＡＳバーの一番目活性状態により表れる有効データ出力を基準として半導体メモリ素子の電気的特性を検査することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照として本発明をより詳しく説明する。
【００１９】
検査装置の最少レート、即ち検査装置のタイミング発生器（クロック発生回路）から発生するパルス信号の最大周波数が３３ＭＨｚ（３０ｎｓ）の検査装置を用いて、例えば、本出願人により製造されるＫＭ４１Ｃ１６００４Ｂ １６Ｍ×１ビットＥＤＯモードＤＲＡＭを検査する方法について説明する。ＥＤＯ動作モードとして動作するＤＲＡＭ素子の機能検査は、高速ページ検査項目とほぼ同一に適用され、ＡＣパラメータ測定のための検査項目としては、ＥＤＯ ｔDOH(output data hold time)検査項目とＥＤＯ混合検査項目とがある。前記ＥＤＯ混合検査項目で測定するＡＣパラメータとしては、ｔHPC、ｔCP（ＣＡＳバーprecharge time）、ｔCPA（access time from ＣＡＳバーprecharge）があり、主にページ−ページサイクルタイミングで測定される。
【００２０】
前記ＭＫ４１Ｃ１６００４Ｂ ＤＲＡＭ素子のＡＣ特性は、ｔHPC＝２０ｎｓ、ｔCP/MIN.＝１０ｎｓ、ｔCPA/MAX.＝４０ｎｓである。従って、最少レートが３０ｎｓの検査装置から供給される１つのＣＡＳバークロック信号だけを使用する場合、ｔHPCパラメータ２０ｎｓを実現することができない。この問題を解決するため、本発明者は、図１に示すように、２つのクロック信号を変調することによりｔHPC＝２０ｎｓを測定することができるようにした。すなわち、本発明によると、最大周波数（＝最少レート）を有する複数の汎用クロック信号を発生する検査装置を用いて、この最大周波数より早い動作サイクル時間を有する半導体メモリ素子の電気的特性を検査するため、複数の汎用クロック信号のうち、２つを変調して半導体メモリ素子の動作サイクル時間を充足するクロック信号（特定制御信号）を形成し、これを半導体メモリ素子に供給する。
【００２１】
また、本発明の一実施の形態によると、クロック変調のため、従来、行アドレス信号と列アドレス信号として使用される汎用クロック信号を２つ使用し、この変調されたクロック信号を半導体メモリ素子のＣＡＳバー信号に供給し、これにより、半導体メモリ素子に供給すべきアドレス信号は、従来、ＣＡＳバー信号と
【外４】
形式を実現する。
【００２２】
本発明による集積回路素子の検査方法は、１つの行アドレスにより定義されるページ単位で半導体メモリ素子の動作が行われる高速ページモードやＥＤＯモードとして動作する半導体メモリ素子に効果的に適用される。
【００２３】
図１は、本発明によるクロック信号変調によるＥＤＯモードＤＲＡＭの動作タイミング図である。検査装置から汎用クロック信号に供給されるクロックのうち、２つをクロック信号の変調に使用する。上述したＭ９６００検査装置の場合、全部で１０個の汎用クロックが供給されるが、当該汎用クロックは、ＲＡＳバー、ＣＡＳバー、行アドレス、列アドレス、ＷＥバー（Write Enable）、ＯＥ（以下、ＯＥバーという。）（Output Enable）、ストローブ(strobe)、シフト(shift)、３−状態(tri-state)信号として各々使用される。前記ＲＡＳバー及びＣＡＳバーは、各々半導体メモリ素子の行アドレスと関連する動作及び列アドレスに関連する動作を制御するための信号である。ＷＥバー及びＯＥバーは、半導体メモリ素子の読取り／書込み動作を制御する信号であり、ストローブ信号は、半導体メモリ素子のデータ出力信号値を基準信号値と比較する比較器をイネーブルさせるための信号である。シフト信号は、半導体メモリ素子のデータ入出力端子がドライブ又は比較器と選択的に連結されるように制御する役割をし、３−状態信号は、メモリ素子の出力バッファを高インピーダンスの３−状態で形成させる役割をする。
【００２４】
クロック変調のための本発明の一実施の形態によると、Ｍ９６００検査装置において、従来、行アドレス及び列アドレスとして使用されるクロック６（第１汎用クロック信号）及びクロック７（第２汎用クロック信号）を用いて、ＣＡＳバークロック変調をする。１０ｎｓと２０ｎｓとの間で高レベルを維持し、且つ周期が４０ｎｓのクロック６と、３０ｎｓと４０ｎｓとの間で高レベルを維持し、且つ周期が４０ｎｓのクロック７とをＮＯＲ演算すると、ｔHPC＝２０ｎｓ、ｔCP＝１０ｎｓのＣＡＳバーパルス信号を形成することができる。
【００２５】
このようにクロック変調されたＣＡＳバー信号により動作するＥＤＯ ＤＲＡＭのページ−ページ読取りサイクルでは、ＥＤＯ動作タイミングｔHPC＝２０ｎｓの２倍になるように、検査装置のレートを４０ｎｓに設定する。前記ＥＤＯ動作モードでは、データ出力がＣＡＳバークロックにより制御されるので、ＣＡＳバーを検査１周期（４０ｎｓ）当たり２番目のトグリングさせて、データ出力が２０ｎｓ毎に制御されるようにする。有効列アドレス信号（valid Y）により誘導される有効データ出力を基準としてｔHPC、ｔCP、ｔCPA、ｔDOH等を測定して半導体メモリ素子のＡＣ特性を検査し、無効列アドレス(invalid Y)により誘導される無効データ出力は、ＤＲＡＭ素子により内部的に制御されるようにする。無効データ出力を基準としたＡＣ特性検査がなくても、ｔCP＝１０ｎｓを実現することができ、次の検査周期でＣＡＳバープリチャージにより有効データ出力がどんな影響を受けるかがわかる。
【００２６】
ページ−ページ書込みサイクルでは、ＷＥバー（Write Enable）クロックを有効列アドレス信号にイネーブルさせて有効データが半導体メモリ素子に印加されるようにして、ｔHPCだけでなく、ＥＤＯ ＡＣパラメータを実現することができる。
【００２７】
一方、既存の行アドレス信号と列アドレス信号として使用されるクロック６及びクロック７をＣＡＳバー変調に使用するので、アドレス信号クロックを新たに指定しなければならない。このため、図２に示すように、既存のＣＡＳバークロックとして使用されるクロック２（第４汎用クロック信号）及びマルチモードのマルチパルス信号を用いて、行アドレス信号と列アドレス信号のクロックを構成して、検査装置から半導体メモリ素子に供給される。
【００２８】
図２は、本発明によるアドレス信号変調を実現するためのタイミング図である。マルチモードに使用されるマルチパルス信号は、検査装置の汎用クロックとは異なる信号であって、検査装置から供給されるアドレス信号が列アドレス信号に認識されるようにする一種のパルス信号である。ＥＤＯ ＤＲＡＭは、上述したように、１つの行アドレスにより定められるページ単位で動作が行われるが、１つのページは、ページ−イン、ページ−ページ及びページ−アウトサイクル（図３参照）よりなる。ページ−インサイクルは、ＲＡＳバー及びＣＡＳバーが全部低レベル（活性レベル）に変わり、１つのページが始まるサイクルであり、反対に、ＲＡＳバー及びＣＡＳバーが全部高レベル（プリチャージレベル）で変わるページ−アウトサイクル（図３参照）は、１つのサイクルが終わる区間である。ページ−インサイクルとページ−アウトサイクルとの間にあるページ−ページサイクル（図３参照）では、ＲＡＳバーが低レベルを維持しており、ＣＡＳバーだけが一定の周期でトグリングする。
【００２９】
従って、ＥＤＯ混合検査項目のページ−インサイクルでは、アドレス形式はＸ
【外５】
下、Ｙバーという。）は、無効Ｙアドレス信号を意味する。マルチパルス信号とクロック２を組合せると、マルチパルス信号を中心としてＸ−Ｙアドレス信号を構成することができる。例えば、ページ−インサイクルでは、マルチパルス信号を３３ｎｓに適用して、Ｘ−Ｙアドレスを構成し、ページ−ページサイクルでは、マルチパルス信号を０ｎｓに適用して、Ｙ−アドレスだけが半導体メモリ素子に印加されるように調整できる。
【００３０】
図３は、ＥＤＯ混合検査項目を実現するためのタイミング図である。ここで、
【外６】
示す。ＲＡＳバー及びＣＡＳバーが全部低レベルに変化するページ−インサイクルでは、アドレス形式をＸ−Ｙにするため、マルチパルス信号を３３ｎｓに適用する。また、ページ−インサイクルでは、ＣＡＳバーがトグリングされないので、ＣＡＳバークロック変調はしない。ＷＥバーが不活性状態(レベル)の高レベル状態であり、ＯＥバーが活性状態（レベル）である低レベル状態なので、有効データがアドレス信号により指定されたメモリセルから出力される。ＲＡＳバーが低レベルに変わる瞬間から有効データが出る瞬間までの時間が、ｔRAC(Access time from ＲＡＳバー)である。ＣＡＳバーが低レベルに変わる瞬間から有効データが出る瞬間までの時間がｔCAC(Access time from CASバー)である。有効列アドレスから有効データが出る瞬間までの時間がｔAA(Access time from Y address)である。
【００３１】
ページ−ページサイクルでは、ＲＡＳバーが活性状態（レベル）を維持しており、ＣＡＳバーがトグリングされる。この際、ｔHPC＝２０ｎｓ及びｔCP＝１０ｎｓを実現するため、ＣＡＳバークロック変調をし、アドレス形式をＹ−Ｙバーにするため、マルチパルス信号を０ｎｓに適用する。列アドレス維持時間が過ぎ、ＣＡＳバーがプリチャージされた後にも、ＣＡＳバーは、さらに低レベルとなるが、この瞬間に認識されたデータは、無視する。
【００３２】
ページ−アウトサイクルでも、ＣＡＳバーがトグリングされ、ｔHPC＝２０ｎｓ及びｔCP＝１０ｎｓを実現するため、ＣＡＳバークロック変調をし、アドレス形式をＹ−Ｙバーにするため、マルチパルス信号を０ｎｓに適用する。
【００３３】
このようにクロック変調を使用すると、最大速度３０ｎｓの検査装置を用いて、動作速度がｔHPC＝２０ｎｓ、ｔCP＝１０ｎｓのＥＤＯメモリ素子を検査することができる。
【００３４】
下記の表１は、最大周波数がＥＤＯメモリ素子の動作速度より大きい検査装置を用いて既に不良と判定された素子を、Ｍ９６００検査装置を使用して本発明に適用して検査した結果を示す。
【００３５】
【表１】
例えば、ＡＤＶＡＮ社で製造した最大周波数が６６ＭＨｚのＸ−９０６２検査装置を用いて不良と判定された３００３個の半導体メモリ素子のうち、ＥＤＯ動作モードと関連する不良素子７４個を対象として、Ｍ９６００検査装置及び本発明によるクロック変調を用いて再び検査した。検査の結果、速度不良が２０個、ＣＢＲ（ＣＡＳバーBefore ＲＡＳバー）タイミングｔRP（ＲＡＳバーprecharge time）マージン不良が４６個、ＥＤＯｔDOH不良が８個であって、実際不良７４個を全部検出することができた。
【００３６】
【発明の効果】
以上説明したように、本発明によると、検査装置の最大周波数に起因する限界を克服し、高速のメモリ素子を低速の検査装置を用いて検査することができるので、検査工程に必要な設備投資を大幅低減することができとともに、検査時間を短縮することができ、生産性が向上する。
【図面の簡単な説明】
【図１】本発明によるＣＡＳバークロック信号変調によるＥＤＯモードＤＲＡＭの動作タイミング図である。
【図２】本発明によるアドレス信号変調を実現するためのタイミング図である。
【図３】ＥＤＯ混合検査項目を実現するためのタイミング図である。
【符号の説明】
ＷＥバー ライトイネーブル
ＯＥバー 出力イネーブル
ＲＡＳバー 行アドレスと関連する動作を制御するための信号
ＣＡＳバー 列アドレスに関連する動作を制御するための信号
【発明の属する技術分野】
本発明は、半導体集積回路素子の検査に関し、より詳細には、集積回路素子の動作速度より遅い最大動作周波数を有する検査装置を利用して、高速の半導体メモリ素子を検査するためにクロック変調技術を使用した集積回路素子の検査方法に関する。
【０００２】
【従来の技術】
ＩＣメモリは一つのチップ上に多数のメモリ素子を形成したもので、チップあたり６４ビット〜２５６Ｋビットなどがある。例えば、６５Ｋビットのようなチップで６５Ｋ×１型のものはアドレスピンが１６も必要になるが、これを２回に分けて８ビットずつアドレスを時分割で送るようにしている。すなわち、６５Ｋビットは２５６×２５６のマトリックスで表わし、各２５６をそれぞれ８ビットで表わすもので、それぞれ行アドレス、列アドレスと呼ぶ。
【０００３】
従来のＤＲＡＭ(Dynamic Random Access Memory)素子の大部分は、高速ページモードと呼ばれ高速ページモードとして動作する。この高速ページモードＤＲＡＭは、１つの行アドレスにより定義され、補助記憶装置を適当なブロックに分割されたページ内で高速のデータ処理が可能である。これは、一般にＲＡＳバー(Row Address Strobe)信号を低レベルに維持した状態で、ＣＡＳバー(Column Address Strobe)信号をトグリングさせ、メモリサイクルを早くすることにより可能である。新たな行を指定するのに必要な時間は、同一の行にある他の列を指定する時間より約３倍の時間がかかる。
【０００４】
前記ＤＲＡＭの他の動作モードとしては、拡張データ出力又はハイパページモードというＥＤＯ(extend data out)動作モードがある。これは、高速ページモードと類似する動作タイミングを有するが、高速ページモードより早いサイクルを有する。ＥＤＯモードＤＲＡＭでは、ＣＡＳバーがプリチャージ(precharge)レベルの高レベルに変わっても、信号変化による出力バッファの制御がなされないので、パイプライン式データフローが可能である。すなわち、ＥＤＯ動作モードは、高速ページモードとは別に、ＣＡＳバーがプリチャージされても、以前のデータ出力を維持しており、次のサイクルが進行されるのに応じて次のデータを出力するため、ＣＡＳバーのプリチャージによるデータプリチャージを防止することにより、データ引出時間を短縮して、動作サイクル時間を低減できるモードである。
【０００５】
【発明が解決しようとする課題】
ところが、ＥＤＯ動作モードの実現等に従って、メモリ素子の動作速度が速くなると、メモリ素子を検査するための検査装置も高速化されるべきである。しかし、高速の検査装置は、値段が高いため、設備投資の高騰を招来する。このため、既存の低速の検査装置を用いて高速動作メモリ素子を検査する方法が要求されていた。
【０００６】
例えば、半導体メモリ素子を検査するための検査装置として、日本国のＭＩＮＡＴＯ社から購入可能なＭ９６００検査装置は、最大周波数が３３ＭＨｚ（３０ｎｓ）で、使用可能なレートの範囲が３０ｎｓ(nano seconds)〜４ｍｓ(mili seconds)であるので、現在１６Ｍ ＤＲＡＭのＥＤＯ５０ｎｓ／６０ｎｓ検査項目ページ読取り／書込みにおける動作サイクル時間ｔHPC(hyper page cycle time)２０ｎｓ／２５ｎｓを実現することができなかった。
【０００７】
本発明は、このような従来の課題に鑑みてなされたものであり、その目的は、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができるクロック変調技術を用いた高速メモリ素子の検査方法を提供することにある。
【０００８】
また、本発明の他の目的は、低速の検査装置を用いて、高速動作の半導体メモリ素子を検査することができるクロック変調技術を用いた高速メモリ素子の検査方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の第１の発明は、最大周波数を有する複数の汎用クロック信号を発生する検査装置を用いて、前記最大周波数より早い動作サイクルを有する半導体メモリ素子を検査する検査方法において、前記複数の汎用クロック信号のうち、第１汎用クロック信号と第２汎用クロック信号を変調して、前記動作サイクルと同一であるかもっと早い変調クロック信号を生成する段階と、前記変調クロック信号を半導体メモリ素子の特定制御信号として当該半導体メモリ素子に入力する段階と、複数の検査項目によって前記半導体メモリ素子の電気的特性を検査する段階とを含むことを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。また、低速の検査装置を用いて、高速動作の半導体メモリ素子を検査することができる。
【００１０】
請求項２記載の第２の発明は、最大周波数を有する複数の汎用クロック信号を発生する検査装置を用いて、ＥＤＯ(extend data out)動作モードを有し、当該ＥＤＯ動作モードでは前記最大周波数より早い動作サイクルを有する半導体メモリ素子を検査する検査方法において、前記複数の汎用クロック信号のうち、第１汎用クロック信号と第２汎用クロック信号を変調して、前記動作サイクルと同一であるかもっと早い変調クロック信号を生成する段階と、前記変調クロック信号を半導体メモリ素子の列アドレスと関連する動作を制御するＣＡＳバー信号として入力し、前記複数の汎用クロック信号のうち、第３汎用クロック信号を半導体メモリ素子の行アドレスと関連する動作を制御するＲＡＳバー信号として入力する段階と、複数の検査項目によって前記半導体メモリ素子の電気的特性を検査する段階とを含むことを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。また、低速の検査装置を用いて、高速動作の半導体メモリ素子を検査することができる。
【００１１】
請求項３記載の第３の発明は、前記検査装置は、前記半導体メモリ素子から供給されるアドレス信号が列アドレス信号に認識されるようにするマルチパルス信号を提供し、前記複数の汎用クロック信号のうち、第４汎用クロック信号と前記マルチパルス信号を組合せることにより行アドレス信号と列アドレス信号を前記メモリ素子に供給することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１２】
請求項４記載の第４の発明は、前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記ページ−インサイクルでは、前記第４汎用クロック信号と前記マルチパルス信号を組合せて半導体メモリ素子に供給されるアドレス信号が行アドレス−列アドレス形式を有することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１３】
請求項５記載の第５の発明は、前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記ページ−ページサイクルとページ−アウトサイクルでは、前記第４汎用クロック信号と前記マルチパルス信号を組合せて半導体メモリ素子に供給されるアドレス信号が列アドレス形式を有することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１４】
請求項６記載の第６の発明は、前記変調クロック信号を生成する段階は、第１及び第２汎用クロック信号をＮＯＲ演算する段階であることを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１５】
請求項７記載の第７の発明は、前記複数の検査項目は、ｔDOH(output data hold time)、ｔHPC(hyper page cycle time)、ｔCP（ＣＡＳバーprecharge time）及びｔCPA（access time from ＣＡＳバーprecharge）を含むことを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１６】
請求項８記載の第８の発明は、前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記半導体メモリ素子の読取り動作及び書込み動作は、前記複数の汎用クロック信号により供給されるＷＥバー及びＯＥバーにより制御されることを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１７】
請求項９記載の第９の発明は、前記半導体メモリ素子がページ−ページ読取りサイクルの場合、ＣＡＳバーの一番目活性状態により表れる有効データ出力を基準として半導体メモリ素子の電気的特性を検査することを要旨とする。従って、検査装置の最大周波数による制約を克服し、高速の集積回路素子を検査することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照として本発明をより詳しく説明する。
【００１９】
検査装置の最少レート、即ち検査装置のタイミング発生器（クロック発生回路）から発生するパルス信号の最大周波数が３３ＭＨｚ（３０ｎｓ）の検査装置を用いて、例えば、本出願人により製造されるＫＭ４１Ｃ１６００４Ｂ １６Ｍ×１ビットＥＤＯモードＤＲＡＭを検査する方法について説明する。ＥＤＯ動作モードとして動作するＤＲＡＭ素子の機能検査は、高速ページ検査項目とほぼ同一に適用され、ＡＣパラメータ測定のための検査項目としては、ＥＤＯ ｔDOH(output data hold time)検査項目とＥＤＯ混合検査項目とがある。前記ＥＤＯ混合検査項目で測定するＡＣパラメータとしては、ｔHPC、ｔCP（ＣＡＳバーprecharge time）、ｔCPA（access time from ＣＡＳバーprecharge）があり、主にページ−ページサイクルタイミングで測定される。
【００２０】
前記ＭＫ４１Ｃ１６００４Ｂ ＤＲＡＭ素子のＡＣ特性は、ｔHPC＝２０ｎｓ、ｔCP/MIN.＝１０ｎｓ、ｔCPA/MAX.＝４０ｎｓである。従って、最少レートが３０ｎｓの検査装置から供給される１つのＣＡＳバークロック信号だけを使用する場合、ｔHPCパラメータ２０ｎｓを実現することができない。この問題を解決するため、本発明者は、図１に示すように、２つのクロック信号を変調することによりｔHPC＝２０ｎｓを測定することができるようにした。すなわち、本発明によると、最大周波数（＝最少レート）を有する複数の汎用クロック信号を発生する検査装置を用いて、この最大周波数より早い動作サイクル時間を有する半導体メモリ素子の電気的特性を検査するため、複数の汎用クロック信号のうち、２つを変調して半導体メモリ素子の動作サイクル時間を充足するクロック信号（特定制御信号）を形成し、これを半導体メモリ素子に供給する。
【００２１】
また、本発明の一実施の形態によると、クロック変調のため、従来、行アドレス信号と列アドレス信号として使用される汎用クロック信号を２つ使用し、この変調されたクロック信号を半導体メモリ素子のＣＡＳバー信号に供給し、これにより、半導体メモリ素子に供給すべきアドレス信号は、従来、ＣＡＳバー信号と
【外４】
【００２２】
本発明による集積回路素子の検査方法は、１つの行アドレスにより定義されるページ単位で半導体メモリ素子の動作が行われる高速ページモードやＥＤＯモードとして動作する半導体メモリ素子に効果的に適用される。
【００２３】
図１は、本発明によるクロック信号変調によるＥＤＯモードＤＲＡＭの動作タイミング図である。検査装置から汎用クロック信号に供給されるクロックのうち、２つをクロック信号の変調に使用する。上述したＭ９６００検査装置の場合、全部で１０個の汎用クロックが供給されるが、当該汎用クロックは、ＲＡＳバー、ＣＡＳバー、行アドレス、列アドレス、ＷＥバー（Write Enable）、ＯＥ（以下、ＯＥバーという。）（Output Enable）、ストローブ(strobe)、シフト(shift)、３−状態(tri-state)信号として各々使用される。前記ＲＡＳバー及びＣＡＳバーは、各々半導体メモリ素子の行アドレスと関連する動作及び列アドレスに関連する動作を制御するための信号である。ＷＥバー及びＯＥバーは、半導体メモリ素子の読取り／書込み動作を制御する信号であり、ストローブ信号は、半導体メモリ素子のデータ出力信号値を基準信号値と比較する比較器をイネーブルさせるための信号である。シフト信号は、半導体メモリ素子のデータ入出力端子がドライブ又は比較器と選択的に連結されるように制御する役割をし、３−状態信号は、メモリ素子の出力バッファを高インピーダンスの３−状態で形成させる役割をする。
【００２４】
クロック変調のための本発明の一実施の形態によると、Ｍ９６００検査装置において、従来、行アドレス及び列アドレスとして使用されるクロック６（第１汎用クロック信号）及びクロック７（第２汎用クロック信号）を用いて、ＣＡＳバークロック変調をする。１０ｎｓと２０ｎｓとの間で高レベルを維持し、且つ周期が４０ｎｓのクロック６と、３０ｎｓと４０ｎｓとの間で高レベルを維持し、且つ周期が４０ｎｓのクロック７とをＮＯＲ演算すると、ｔHPC＝２０ｎｓ、ｔCP＝１０ｎｓのＣＡＳバーパルス信号を形成することができる。
【００２５】
このようにクロック変調されたＣＡＳバー信号により動作するＥＤＯ ＤＲＡＭのページ−ページ読取りサイクルでは、ＥＤＯ動作タイミングｔHPC＝２０ｎｓの２倍になるように、検査装置のレートを４０ｎｓに設定する。前記ＥＤＯ動作モードでは、データ出力がＣＡＳバークロックにより制御されるので、ＣＡＳバーを検査１周期（４０ｎｓ）当たり２番目のトグリングさせて、データ出力が２０ｎｓ毎に制御されるようにする。有効列アドレス信号（valid Y）により誘導される有効データ出力を基準としてｔHPC、ｔCP、ｔCPA、ｔDOH等を測定して半導体メモリ素子のＡＣ特性を検査し、無効列アドレス(invalid Y)により誘導される無効データ出力は、ＤＲＡＭ素子により内部的に制御されるようにする。無効データ出力を基準としたＡＣ特性検査がなくても、ｔCP＝１０ｎｓを実現することができ、次の検査周期でＣＡＳバープリチャージにより有効データ出力がどんな影響を受けるかがわかる。
【００２６】
ページ−ページ書込みサイクルでは、ＷＥバー（Write Enable）クロックを有効列アドレス信号にイネーブルさせて有効データが半導体メモリ素子に印加されるようにして、ｔHPCだけでなく、ＥＤＯ ＡＣパラメータを実現することができる。
【００２７】
一方、既存の行アドレス信号と列アドレス信号として使用されるクロック６及びクロック７をＣＡＳバー変調に使用するので、アドレス信号クロックを新たに指定しなければならない。このため、図２に示すように、既存のＣＡＳバークロックとして使用されるクロック２（第４汎用クロック信号）及びマルチモードのマルチパルス信号を用いて、行アドレス信号と列アドレス信号のクロックを構成して、検査装置から半導体メモリ素子に供給される。
【００２８】
図２は、本発明によるアドレス信号変調を実現するためのタイミング図である。マルチモードに使用されるマルチパルス信号は、検査装置の汎用クロックとは異なる信号であって、検査装置から供給されるアドレス信号が列アドレス信号に認識されるようにする一種のパルス信号である。ＥＤＯ ＤＲＡＭは、上述したように、１つの行アドレスにより定められるページ単位で動作が行われるが、１つのページは、ページ−イン、ページ−ページ及びページ−アウトサイクル（図３参照）よりなる。ページ−インサイクルは、ＲＡＳバー及びＣＡＳバーが全部低レベル（活性レベル）に変わり、１つのページが始まるサイクルであり、反対に、ＲＡＳバー及びＣＡＳバーが全部高レベル（プリチャージレベル）で変わるページ−アウトサイクル（図３参照）は、１つのサイクルが終わる区間である。ページ−インサイクルとページ−アウトサイクルとの間にあるページ−ページサイクル（図３参照）では、ＲＡＳバーが低レベルを維持しており、ＣＡＳバーだけが一定の周期でトグリングする。
【００２９】
従って、ＥＤＯ混合検査項目のページ−インサイクルでは、アドレス形式はＸ
【外５】
【００３０】
図３は、ＥＤＯ混合検査項目を実現するためのタイミング図である。ここで、
【外６】
【００３１】
ページ−ページサイクルでは、ＲＡＳバーが活性状態（レベル）を維持しており、ＣＡＳバーがトグリングされる。この際、ｔHPC＝２０ｎｓ及びｔCP＝１０ｎｓを実現するため、ＣＡＳバークロック変調をし、アドレス形式をＹ−Ｙバーにするため、マルチパルス信号を０ｎｓに適用する。列アドレス維持時間が過ぎ、ＣＡＳバーがプリチャージされた後にも、ＣＡＳバーは、さらに低レベルとなるが、この瞬間に認識されたデータは、無視する。
【００３２】
ページ−アウトサイクルでも、ＣＡＳバーがトグリングされ、ｔHPC＝２０ｎｓ及びｔCP＝１０ｎｓを実現するため、ＣＡＳバークロック変調をし、アドレス形式をＹ−Ｙバーにするため、マルチパルス信号を０ｎｓに適用する。
【００３３】
このようにクロック変調を使用すると、最大速度３０ｎｓの検査装置を用いて、動作速度がｔHPC＝２０ｎｓ、ｔCP＝１０ｎｓのＥＤＯメモリ素子を検査することができる。
【００３４】
下記の表１は、最大周波数がＥＤＯメモリ素子の動作速度より大きい検査装置を用いて既に不良と判定された素子を、Ｍ９６００検査装置を使用して本発明に適用して検査した結果を示す。
【００３５】
【表１】
【００３６】
【発明の効果】
以上説明したように、本発明によると、検査装置の最大周波数に起因する限界を克服し、高速のメモリ素子を低速の検査装置を用いて検査することができるので、検査工程に必要な設備投資を大幅低減することができとともに、検査時間を短縮することができ、生産性が向上する。
【図面の簡単な説明】
【図１】本発明によるＣＡＳバークロック信号変調によるＥＤＯモードＤＲＡＭの動作タイミング図である。
【図２】本発明によるアドレス信号変調を実現するためのタイミング図である。
【図３】ＥＤＯ混合検査項目を実現するためのタイミング図である。
【符号の説明】
ＷＥバー ライトイネーブル
ＯＥバー 出力イネーブル
ＲＡＳバー 行アドレスと関連する動作を制御するための信号
ＣＡＳバー 列アドレスに関連する動作を制御するための信号
Claims (8)
- 最大周波数を有する複数の汎用クロック信号を発生する検査装置を用いて、ＥＤＯ（extend data out）動作モードを有し、当該ＥＤＯ動作モードでは前記最大周波数より早い動作サイクルを有する半導体メモリ素子を検査する検査方法において、
前記複数の汎用クロック信号のうち、第１汎用クロック信号と第２汎用クロック信号を変調し、前記動作サイクルと同一であるかもっと早い変調クロック信号を生成する段階と、
前記変調クロック信号を半導体メモリ素子の列アドレスと関連する動作を制御
【外１】
ロック信号のうち、第３汎用クロック信号を半導体メモリ素子の行アドレスと関
【外２】
段階と、
複数の検査項目によって前記半導体メモリ素子の電気的特性を検査する段階と、 を含むことを特徴とするクロック変調技術を用いた高速メモリ素子の検査方法。 - 前記検査装置は、前記半導体メモリ素子から供給されるアドレス信号が列アドレス信号に認識されるようにするマルチパルス信号を提供し、前記複数の汎用クロック信号のうち、第４汎用クロック信号と前記マルチパルス信号を組合せることにより行アドレス信号と列アドレス信号を前記メモリ素子に供給することを特徴とする請求項１に記載のクロック変調技術を用いた高速メモリ素子の検査方法。
- 前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記ページ−インサイクルでは、前記第４汎用クロック信号と前記マルチパルス信号を組合せて半導体メモリ素子に供給されるアドレス信号が行アドレス−列アドレス形式を有することを特徴とする請求項２に記載のクロック変調技術を用いた高速メモリ素子の検査方法。
- 前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記ページ−ページサイクルとページ−アウトサイクルでは、前記第４汎用クロック信号と前記マルチパルス信号を組合せて半導体メモリ素子に供給されるアドレス信号が列アドレス形式を有することを特徴とする請求項２に記載のクロック変調技術を用いた高速メモリ素子の検査方法。
- 前記変調クロック信号を生成する段階は、第１及び第２汎用クロック信号をＮＯＲ演算する段階であることを特徴とする請求項１に記載のクロック変調技術を用いた高速メモリ素子の検査方法。
- 前記複数の検査項目は、ｔＤＯＨ（output data hold time） 、ｔＨＰＣ（hyper page cycle time）、ｔＣＰ（ＣＡＳバーprecharge time）及びｔＣＰＡ（access time from ＣＡＳバーprecharge）を含むことを特徴とする請求項１に記載のクロック変調技術を用いた高速メモリ素子の検査方法。
- 前記半導体メモリ素子は、ＲＡＳバーとＣＡＳバーが活性状態に遷移するページ−インサイクルと、ＲＡＳバーが活性状態を維持し、ＣＡＳバーがトグリングするページ−ページサイクルと、ＲＡＳバーとＣＡＳバーが不活性状態に遷移するページ−アウトサイクルとで構成されるページ単位で動作し、前記半導体メモリ素子の読取り動作及び書込み動作は、前記複数の汎用クロッ
【外３】
バーという。）により制御されることを特徴とする請求項１に記載のクロック変調技術を用いた高速メモリ素子の検査方法。 - 前記半導体メモリ素子がページ−ページ読取りサイクルの場合、ＣＡＳバーの一番目活性状態により表れる有効データ出力を基準として半導体メモリ素子の電気的特性を検査することを特徴とする請求項７に記載のクロック変調技術を用いた高速メモリ素子の検査方法。
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