JPH0122650B2 - - Google Patents
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- JPH0122650B2 JPH0122650B2 JP59094480A JP9448084A JPH0122650B2 JP H0122650 B2 JPH0122650 B2 JP H0122650B2 JP 59094480 A JP59094480 A JP 59094480A JP 9448084 A JP9448084 A JP 9448084A JP H0122650 B2 JPH0122650 B2 JP H0122650B2
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- 238000000034 method Methods 0.000 claims description 57
- 238000012544 monitoring process Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004092 self-diagnosis Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はプログラマブルコントローラの故障
検出と故障検出した場合の処置に関するものであ
る。
検出と故障検出した場合の処置に関するものであ
る。
第１図は従来のプログラマブルコントローラの
構成を示したブロツク図であり、図において、１
はプログラマブルコントローラの制御部で、
CPU部１１、プロセス入力部（PI）１２、プロ
セス出力部（PO）１３とで構成されている。２
はプログラマブルコントローラの5Vロジツク電
源で、電源線２０２を通してプログラマブルコン
トローラ制御部１に電源を供給し、信号線２０１
にてCPU１１に5Vロジツク電源２の正常を伝え
る。３はプロセス出力部用電源で、本装置例は
DC24Vを使用しており、電源線３０１を通じて
プロセス出力部１３に電源を供給している。３１
はプロセス出力部用電源３の正常でONする接
点、４はプロセス入力部用電源で、本装置例では
DC48Vを使用しており、電源線４０１を通じて
プロセス入力部１２に電源を供給している。４１
はプロセス入力部用電源４の正常でONする接
点、５１はプログラマブルコントローラの正常で
ONするリレー、５２，５３はリレー５１の接点
で、その接点５３は前記電源線３０１に設けられ
ている。５４はリレー５１と並列に接続されたサ
ージキラーである。１１０はCPU１１の正常を
伝える信号線で、前記接点３１，４１、リレー５
１が順次直列に接続してある。
構成を示したブロツク図であり、図において、１
はプログラマブルコントローラの制御部で、
CPU部１１、プロセス入力部（PI）１２、プロ
セス出力部（PO）１３とで構成されている。２
はプログラマブルコントローラの5Vロジツク電
源で、電源線２０２を通してプログラマブルコン
トローラ制御部１に電源を供給し、信号線２０１
にてCPU１１に5Vロジツク電源２の正常を伝え
る。３はプロセス出力部用電源で、本装置例は
DC24Vを使用しており、電源線３０１を通じて
プロセス出力部１３に電源を供給している。３１
はプロセス出力部用電源３の正常でONする接
点、４はプロセス入力部用電源で、本装置例では
DC48Vを使用しており、電源線４０１を通じて
プロセス入力部１２に電源を供給している。４１
はプロセス入力部用電源４の正常でONする接
点、５１はプログラマブルコントローラの正常で
ONするリレー、５２，５３はリレー５１の接点
で、その接点５３は前記電源線３０１に設けられ
ている。５４はリレー５１と並列に接続されたサ
ージキラーである。１１０はCPU１１の正常を
伝える信号線で、前記接点３１，４１、リレー５
１が順次直列に接続してある。
第２図はプログラマブルコントローラの制御部
１の構成要素であるプロセス出力部１３の詳細を
示した回路図である。第２図において、１３ａは
CPU１１とのインターフエース部、１３ｂは出
力信号を保持するメモリ、１３ｃは出力リレー、
１３ｄは出力リレー１３ｃの接点、１３ｅは出力
リレー１３ｃと並列に接続されたサージキラー、
１３ｆは出力リレー１３ｃと直列に接続されたス
イツチングトランジスタである。
１の構成要素であるプロセス出力部１３の詳細を
示した回路図である。第２図において、１３ａは
CPU１１とのインターフエース部、１３ｂは出
力信号を保持するメモリ、１３ｃは出力リレー、
１３ｄは出力リレー１３ｃの接点、１３ｅは出力
リレー１３ｃと並列に接続されたサージキラー、
１３ｆは出力リレー１３ｃと直列に接続されたス
イツチングトランジスタである。
次に動作について説明する。5Vロジツク電源
２の電圧が電源線２０２を通してプログラマブル
コントローラの制御部１に供給され、信号線２０
１を通してCPU１１へ5Vロジツク電源２の正常
の信号が印加されると、CPU１１は自己チエツ
クを実施し、信号線１１０を通してCPU１１の
正常の信号をプロセス出力部用電源３に送る。こ
の時、プロセス出力部用電源３が正常に動作して
いれば、接点３１が“ON”となり、プロセス入
力部用電源４が正常に動作していれば、接点４１
が“ON”となる。
２の電圧が電源線２０２を通してプログラマブル
コントローラの制御部１に供給され、信号線２０
１を通してCPU１１へ5Vロジツク電源２の正常
の信号が印加されると、CPU１１は自己チエツ
クを実施し、信号線１１０を通してCPU１１の
正常の信号をプロセス出力部用電源３に送る。こ
の時、プロセス出力部用電源３が正常に動作して
いれば、接点３１が“ON”となり、プロセス入
力部用電源４が正常に動作していれば、接点４１
が“ON”となる。
そこで、リレー５１は上記接点３１，４１を介
して供給された上記CPU正常の信号により駆動
され、その接点５２，５３が“ON”となる。次
いで接点５３が“ON”となることにより、プロ
セス出力部用電源３が電源線３０１を通じてプロ
セス出力部１３に供給されて該プロセス出力部が
動作可能となる。
して供給された上記CPU正常の信号により駆動
され、その接点５２，５３が“ON”となる。次
いで接点５３が“ON”となることにより、プロ
セス出力部用電源３が電源線３０１を通じてプロ
セス出力部１３に供給されて該プロセス出力部が
動作可能となる。
すなわち、プロセス出力部１３はCPU１１の
指令をインタフエース回路１３ａで判別し、その
判別結果を出力メモリ１３ｂに記憶し、出力駆動
トランジスタ１３ｆにより出力リレー１３ｃを駆
動し、出力接点１３ｄを“ON”“OFF”するが、
前記プロセス出力部用電源３が接点５３により
“OFF”になつておれば、外部出力がなされない
こととなる。これにより、電源装置CPUが正常
の場合にプロセス出力部用電源３がプロセス出力
部１３に印加され、最終出力リレー１３ｃの駆動
が可能となる。
指令をインタフエース回路１３ａで判別し、その
判別結果を出力メモリ１３ｂに記憶し、出力駆動
トランジスタ１３ｆにより出力リレー１３ｃを駆
動し、出力接点１３ｄを“ON”“OFF”するが、
前記プロセス出力部用電源３が接点５３により
“OFF”になつておれば、外部出力がなされない
こととなる。これにより、電源装置CPUが正常
の場合にプロセス出力部用電源３がプロセス出力
部１３に印加され、最終出力リレー１３ｃの駆動
が可能となる。
従来のプログラマブルコントローラは以上のよ
うに構成されているので、プロセス入力部用電
源、プロセス出力部用電源に異常があつても、
CPUはその状態を知ることができず、電源装置
の異常を分離して監視できない欠点があつた。
うに構成されているので、プロセス入力部用電
源、プロセス出力部用電源に異常があつても、
CPUはその状態を知ることができず、電源装置
の異常を分離して監視できない欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、全ての電源装置が
正常であることを検出し、その信号をCPUへ送
出し、CPUは電源装置が正常であることを確認
した後、CPUの動作、プロセス入力部、プロセ
ス出力部の動作チエツクを実施し、各々が正常で
あつた時に電源をプロセス出力部に印加する構成
としたことにより、CPUは全てを確認してから
実動作を開始することが可能となり、全ての電源
装置の正常を一括して監視することのできるプロ
グラマブルコントローラを提供するものである。
去するためになされたもので、全ての電源装置が
正常であることを検出し、その信号をCPUへ送
出し、CPUは電源装置が正常であることを確認
した後、CPUの動作、プロセス入力部、プロセ
ス出力部の動作チエツクを実施し、各々が正常で
あつた時に電源をプロセス出力部に印加する構成
としたことにより、CPUは全てを確認してから
実動作を開始することが可能となり、全ての電源
装置の正常を一括して監視することのできるプロ
グラマブルコントローラを提供するものである。
以下、この発明の一実施例を前記第１図と同一
部分に同一符号を付した第３図について説明す
る。第３図において、５は故障監視回路で、シス
テム正常で“ON”となるリレー５１、そのリレ
ー５１の接点５２，５３、リレー５１と並列に接
続されたサージキラー５４、電源装置２〜４の正
常を検出する為のAND回路５５、信号線１１１
による電源装置正常の信号と信号線１１０による
システム正常の信号とのANDを取るAND回路５
６、システム正常を表示す表示器５７、電源装置
正常を表示する表示器５８とで構成されている。
部分に同一符号を付した第３図について説明す
る。第３図において、５は故障監視回路で、シス
テム正常で“ON”となるリレー５１、そのリレ
ー５１の接点５２，５３、リレー５１と並列に接
続されたサージキラー５４、電源装置２〜４の正
常を検出する為のAND回路５５、信号線１１１
による電源装置正常の信号と信号線１１０による
システム正常の信号とのANDを取るAND回路５
６、システム正常を表示す表示器５７、電源装置
正常を表示する表示器５８とで構成されている。
次に動作について説明する。電源ON時、各電
源装置２〜４は立上り、5Vロジツク電源２は電
源線２０２を通してプログラマブルコントローラ
の制御部１に供給され、プロセス出力部用電源３
は電源線３０１を通してプロセス出力部１３に供
給され、プロセス入力部用電源４は電源線４０１
を通してプロセス入力部１２に供給される。但
し、この時、接点５３は開いている為、プロセス
出力部用電源３は断となつている。
源装置２〜４は立上り、5Vロジツク電源２は電
源線２０２を通してプログラマブルコントローラ
の制御部１に供給され、プロセス出力部用電源３
は電源線３０１を通してプロセス出力部１３に供
給され、プロセス入力部用電源４は電源線４０１
を通してプロセス入力部１２に供給される。但
し、この時、接点５３は開いている為、プロセス
出力部用電源３は断となつている。
一方、故障監視回路５は各電源装置２〜４の正
常の信号を、信号線２０１，３０２，４０２を通
して取込み、AND回路５５にて全ての電源装置
２〜４の正常信号を作成し、この電源正常信号を
信号線１１１を介してCPU１１へ送り、表示器
５８を点灯する。この間、プログラマブルコント
ローラの制御部１はリセツト状態にあり、上記電
源正常信号がCPU１１に到達したことによりプ
ログラマブルコントローラの制御部１はイニシヤ
ル処理を実行する。
常の信号を、信号線２０１，３０２，４０２を通
して取込み、AND回路５５にて全ての電源装置
２〜４の正常信号を作成し、この電源正常信号を
信号線１１１を介してCPU１１へ送り、表示器
５８を点灯する。この間、プログラマブルコント
ローラの制御部１はリセツト状態にあり、上記電
源正常信号がCPU１１に到達したことによりプ
ログラマブルコントローラの制御部１はイニシヤ
ル処理を実行する。
このイニシヤル処理はCPU１１の自己チエツ
ク（演算チエツク）を行ない、次に、CPU１１
によりプロセス入力部１２、プロセス出力部１３
をアクセスして正常であることを確認した後、故
障監視回路５に信号線１１０を介してシステム正
常信号を送り、前記電源装置正常信号とのAND
をAND回路５６で取り、リレー５１を駆動する
と共にシステム正常表示器５７を点灯する。
ク（演算チエツク）を行ない、次に、CPU１１
によりプロセス入力部１２、プロセス出力部１３
をアクセスして正常であることを確認した後、故
障監視回路５に信号線１１０を介してシステム正
常信号を送り、前記電源装置正常信号とのAND
をAND回路５６で取り、リレー５１を駆動する
と共にシステム正常表示器５７を点灯する。
そこで、始めてリレー５１の接点５３がONと
なり、プロセス出力部１３にプロセス出力部用電
源３から電源が供給され、プロセス出力が可能と
なる。すなわちプロセス出力部１３の最終リレー
１３ｃに電源が供給されて動作可能となる。ここ
まで動作を確認した後、CPU１１は通常の動作
状態に入いる。
なり、プロセス出力部１３にプロセス出力部用電
源３から電源が供給され、プロセス出力が可能と
なる。すなわちプロセス出力部１３の最終リレー
１３ｃに電源が供給されて動作可能となる。ここ
まで動作を確認した後、CPU１１は通常の動作
状態に入いる。
また、プログラムの実行サイクル毎のような定
周期で、CPU１１の自己診断及びプロセス入力
部１２、プロセス出力部１３のチエツクを実施
し、異常を検出したらシステム正常信号１１０を
落とせば、プロセス出力部１３の最終出力は
OFFされ、異常信号は出力されないこととなる。
周期で、CPU１１の自己診断及びプロセス入力
部１２、プロセス出力部１３のチエツクを実施
し、異常を検出したらシステム正常信号１１０を
落とせば、プロセス出力部１３の最終出力は
OFFされ、異常信号は出力されないこととなる。
なお上記実施例ではプロセス入力部用電源４を
DC48V、プロセス出力部用電源３をDC24Vとし
たが、電圧の大きさはどのようなものでもよく、
ACでもよい。又システム正常の最終出力をリレ
ーとしたが、リレーの代りに半導体（例えばフオ
トカプラ）を使用してもよい。さらにプロセス出
力部１３の詳細部として、第２図に１回路分を代
表して挙げたが、当然何回路でもよく、そのプロ
セス出力をリレーで構成したが、リレーの代りに
半導体（例えばフオトカプラ）を用いても同様の
構成が可能である。
DC48V、プロセス出力部用電源３をDC24Vとし
たが、電圧の大きさはどのようなものでもよく、
ACでもよい。又システム正常の最終出力をリレ
ーとしたが、リレーの代りに半導体（例えばフオ
トカプラ）を使用してもよい。さらにプロセス出
力部１３の詳細部として、第２図に１回路分を代
表して挙げたが、当然何回路でもよく、そのプロ
セス出力をリレーで構成したが、リレーの代りに
半導体（例えばフオトカプラ）を用いても同様の
構成が可能である。
以上のように、この発明によれば、全ての電源
装置の異常を検出し、CPUが電源装置が正常で
あることを確認した後、CPUの動作、プロセス
入力部、プロセス出力部の動作チエツクを実施
し、各々が正常であつた時にプロセス出力部用電
源をプロセス出力部に印加するように構成したの
で、制御システムを安全に動作させることができ
る。また故障発生個所が明確になるという効果が
得られる。
装置の異常を検出し、CPUが電源装置が正常で
あることを確認した後、CPUの動作、プロセス
入力部、プロセス出力部の動作チエツクを実施
し、各々が正常であつた時にプロセス出力部用電
源をプロセス出力部に印加するように構成したの
で、制御システムを安全に動作させることができ
る。また故障発生個所が明確になるという効果が
得られる。
第１図は従来のプログラマブルコントローラの
構成を示したブロツク図、第２図はプロセス出力
部の詳細を示した回路図、第３図はこの発明の一
実施例によるプログラマブルコントローラの構成
を示すブロツク図である。 １はプログラマブルコントローラ制御部、２は
5Vロジツク電源、３はプロセス出力部用電源、
４はプロセス入力部用電源、５は故障監視回路、
１１はCPU、１２はプロセス入力部、１３はプ
ロセス出力部。なお、図中、同一符号は同一、又
は相当部分を示す。
構成を示したブロツク図、第２図はプロセス出力
部の詳細を示した回路図、第３図はこの発明の一
実施例によるプログラマブルコントローラの構成
を示すブロツク図である。 １はプログラマブルコントローラ制御部、２は
5Vロジツク電源、３はプロセス出力部用電源、
４はプロセス入力部用電源、５は故障監視回路、
１１はCPU、１２はプロセス入力部、１３はプ
ロセス出力部。なお、図中、同一符号は同一、又
は相当部分を示す。
Claims (1)
- １ CPU部とプロセス入力部とプロセス出力部
とを有するプログラマブルコントローラの制御部
と、前記の制御部とプロセス入力部とプロセス出
力部の夫々に対応して設けられた別個独立の複数
の電源装置と、前記各電源装置の正常信号に基づ
いて全ての電源装置の正常信号を前記CPU部に
送り、前記正常信号を受けた前記CPU部が自己
チエツクを行い、次いで前記プロセス入力部とプ
ロセス出力部のチエツクを実行した後、前記
CPU部からのシステム正常信号と前記全ての電
源装置の正常信号とに基づいて、前記プロセス出
力部に対し前記電源装置を接続して外部出力を可
能とする故障監視回路と、を備えたプログラマブ
ルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094480A JPS60238943A (ja) | 1984-05-14 | 1984-05-14 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094480A JPS60238943A (ja) | 1984-05-14 | 1984-05-14 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60238943A JPS60238943A (ja) | 1985-11-27 |
| JPH0122650B2 true JPH0122650B2 (ja) | 1989-04-27 |
Family
ID=14111440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094480A Granted JPS60238943A (ja) | 1984-05-14 | 1984-05-14 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60238943A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092639A (ja) * | 1973-12-14 | 1975-07-24 | ||
| JPS5359330A (en) * | 1976-11-09 | 1978-05-29 | Fuji Electric Co Ltd | Mis-output preventing system |
| JPS5676849A (en) * | 1979-11-27 | 1981-06-24 | Nec Corp | Fault relieving system for unmanned operation electronic computer system |
-
1984
- 1984-05-14 JP JP59094480A patent/JPS60238943A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092639A (ja) * | 1973-12-14 | 1975-07-24 | ||
| JPS5359330A (en) * | 1976-11-09 | 1978-05-29 | Fuji Electric Co Ltd | Mis-output preventing system |
| JPS5676849A (en) * | 1979-11-27 | 1981-06-24 | Nec Corp | Fault relieving system for unmanned operation electronic computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60238943A (ja) | 1985-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| EXPY | Cancellation because of completion of term | ||
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |