JPH0955471A - サージ保護回路 - Google Patents
サージ保護回路Info
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- JPH0955471A JPH0955471A JP7204836A JP20483695A JPH0955471A JP H0955471 A JPH0955471 A JP H0955471A JP 7204836 A JP7204836 A JP 7204836A JP 20483695 A JP20483695 A JP 20483695A JP H0955471 A JPH0955471 A JP H0955471A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】
【課題】チップ面積の増大やプロセスの複雑化を回避し
つつ優れたサージ吸収特性を有するサージ保護回路及び
それを用いたサージ保護回路付集積回路を実現する。 【解決手段及び発明の効果】通常のプレーナバイポ−ラ
トランジスタ構造を有し、そのエミッタ領域７とベ−ス
領域５との間の接合の降伏によりサージ電流を吸収する
定電圧ダイオードをもつサージ保護回路であって、その
表面コレクタ領域８をベ−ス領域５と短絡する。このよ
うにすればサージ電流が増大するとコレクタ領域８、４
がベ−ス領域５に対して充分に順バイアスして逆トラン
ジスタが形成され、サージ電流を吸収することができ
る。
つつ優れたサージ吸収特性を有するサージ保護回路及び
それを用いたサージ保護回路付集積回路を実現する。 【解決手段及び発明の効果】通常のプレーナバイポ−ラ
トランジスタ構造を有し、そのエミッタ領域７とベ−ス
領域５との間の接合の降伏によりサージ電流を吸収する
定電圧ダイオードをもつサージ保護回路であって、その
表面コレクタ領域８をベ−ス領域５と短絡する。このよ
うにすればサージ電流が増大するとコレクタ領域８、４
がベ−ス領域５に対して充分に順バイアスして逆トラン
ジスタが形成され、サージ電流を吸収することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ツェナーダイオー
ドと通常称される定電圧ダイオードを具備するサージ保
護回路に関する。
ドと通常称される定電圧ダイオードを具備するサージ保
護回路に関する。
【０００２】
【従来の技術】特開昭５５−８０３５０号公報は、コレ
クタを入力信号線に、エミッタを低位電源線に接続しベ
−スを抵抗を介して低位電源線に接続してなるサージ吸
収トランジスタを設け、そのベース／コレクタ間の耐圧
を他の信号処理トランジスタののベース／コレクタ間の
耐圧より低下させることにより、入力信号線に重畳する
サージ電圧を吸収し、このサージ電圧が入力信号線を通
じて信号処理トランジスタに印加されてそれが降伏する
のを防止することを提案している。
クタを入力信号線に、エミッタを低位電源線に接続しベ
−スを抵抗を介して低位電源線に接続してなるサージ吸
収トランジスタを設け、そのベース／コレクタ間の耐圧
を他の信号処理トランジスタののベース／コレクタ間の
耐圧より低下させることにより、入力信号線に重畳する
サージ電圧を吸収し、このサージ電圧が入力信号線を通
じて信号処理トランジスタに印加されてそれが降伏する
のを防止することを提案している。
【０００３】特開平２ー１５８１４２号公報は、バイポ
ーラトランジスタのエミッタとベースとを短絡してアノ
ードとし、そのコレクタをカソードとするサージ吸収ト
ランジスタからなるコレクタ／ベース間接合利用型定電
圧ダイオードを開示している。定電圧ダイオード（いわ
ゆるツェナーダイオード）の他例を図８に示す。
ーラトランジスタのエミッタとベースとを短絡してアノ
ードとし、そのコレクタをカソードとするサージ吸収ト
ランジスタからなるコレクタ／ベース間接合利用型定電
圧ダイオードを開示している。定電圧ダイオード（いわ
ゆるツェナーダイオード）の他例を図８に示す。
【０００４】この定電圧ダイオード１００は、バイポ−
ラトランジスタ集積回路に内蔵されたものであって、通
常の接合分離バイポ−ラトランジスタのエミッタ領域１
０１をカソードとし、そのベ−ス領域１０２をアノード
としたものであり、ｐ型アイソレーション領域１０３に
より絶縁分離されたｎ型コレクタ領域１０４は表面コレ
クタ領域１０５を通じて高位電源Ｖｃｃに接続され、コ
レクタ領域１０４がベ−ス領域１０２に対して常に逆バ
イアスするように構成している。このようなエミッタ／
ベース間接合利用型定電圧ダイオードを複数個直列接続
してなるサージ保護回路の一例を図９に示す。サージ保
護回路２０２は入力信号線Ｌｓと接地ラインである低位
電源線Ｌｅとの間に配設され、サージ保護回路２０１は
高位電源線Ｌｈと低位電源線Ｌｅとの間に配設されてい
る。２０３は信号処理を行う集積回路である。
ラトランジスタ集積回路に内蔵されたものであって、通
常の接合分離バイポ−ラトランジスタのエミッタ領域１
０１をカソードとし、そのベ−ス領域１０２をアノード
としたものであり、ｐ型アイソレーション領域１０３に
より絶縁分離されたｎ型コレクタ領域１０４は表面コレ
クタ領域１０５を通じて高位電源Ｖｃｃに接続され、コ
レクタ領域１０４がベ−ス領域１０２に対して常に逆バ
イアスするように構成している。このようなエミッタ／
ベース間接合利用型定電圧ダイオードを複数個直列接続
してなるサージ保護回路の一例を図９に示す。サージ保
護回路２０２は入力信号線Ｌｓと接地ラインである低位
電源線Ｌｅとの間に配設され、サージ保護回路２０１は
高位電源線Ｌｈと低位電源線Ｌｅとの間に配設されてい
る。２０３は信号処理を行う集積回路である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た両公報の技術は、サージ吸収トランジスタのコレクタ
／ベース間接合の降伏を用いてサージ電圧の吸収を行う
ため、前者の公報が提案するようにサージ吸収トランジ
スタのコレクタ／ベース間接合の降伏電圧を信号処理回
路内のトランジスタのコレクタ／ベース間接合のそれよ
り低く設定しないと、サージ電圧をサージ吸収トランジ
スタだけでは吸収し切れず、信号処理回路内のトランジ
スタのコレクタ／ベース間接合が降伏して、信号処理回
路が誤動作してしまう可能性があった。一方、サージ吸
収トランジスタのコレクタ／ベース間接合の降伏電圧だ
けを低下させるには、プロセスの煩雑化を招き、歩留り
の低下を招いた。また、上述したコレクタ／ベース間接
合利用型のサージ吸収トランジスタ（又は定電圧ダイオ
ード）はコレクタ領域が比較的低濃度であるので、１個
で大きなサージ耐圧を実現できるものの、その分、コレ
クタ抵抗が大きいので大サージ電流に対してその電圧降
下が生じ、定電圧性能すなわちサージ吸収性能が低下す
るという問題もあった。更に、コレクタ領域が比較的低
濃度であるのでその濃度ばらつきによりサージ耐圧を正
確に設定することが簡単ではなかった。
た両公報の技術は、サージ吸収トランジスタのコレクタ
／ベース間接合の降伏を用いてサージ電圧の吸収を行う
ため、前者の公報が提案するようにサージ吸収トランジ
スタのコレクタ／ベース間接合の降伏電圧を信号処理回
路内のトランジスタのコレクタ／ベース間接合のそれよ
り低く設定しないと、サージ電圧をサージ吸収トランジ
スタだけでは吸収し切れず、信号処理回路内のトランジ
スタのコレクタ／ベース間接合が降伏して、信号処理回
路が誤動作してしまう可能性があった。一方、サージ吸
収トランジスタのコレクタ／ベース間接合の降伏電圧だ
けを低下させるには、プロセスの煩雑化を招き、歩留り
の低下を招いた。また、上述したコレクタ／ベース間接
合利用型のサージ吸収トランジスタ（又は定電圧ダイオ
ード）はコレクタ領域が比較的低濃度であるので、１個
で大きなサージ耐圧を実現できるものの、その分、コレ
クタ抵抗が大きいので大サージ電流に対してその電圧降
下が生じ、定電圧性能すなわちサージ吸収性能が低下す
るという問題もあった。更に、コレクタ領域が比較的低
濃度であるのでその濃度ばらつきによりサージ耐圧を正
確に設定することが簡単ではなかった。
【０００６】これらの問題は、図８及び図９に示すエミ
ッタ／ベース間接合利用型の定電圧ダイオードを必要個
数直列接続することによって改善されるが、それでもサ
ージ電流が更に増大すると（つまり大きなサージ電圧が
入力されると）、ベ−ス領域中を流れる電流経路の抵抗
（以下、ベース抵抗という）が問題となり、このベース
抵抗による電圧降下分だけ定電圧特性（サージ吸収特
性）が悪化し、発熱も増大するという問題があった。
ッタ／ベース間接合利用型の定電圧ダイオードを必要個
数直列接続することによって改善されるが、それでもサ
ージ電流が更に増大すると（つまり大きなサージ電圧が
入力されると）、ベ−ス領域中を流れる電流経路の抵抗
（以下、ベース抵抗という）が問題となり、このベース
抵抗による電圧降下分だけ定電圧特性（サージ吸収特
性）が悪化し、発熱も増大するという問題があった。
【０００７】本発明は上記問題点に鑑みなされたもので
あり、チップ面積の増大やプロセスの複雑化を回避しつ
つ優れたサージ吸収特性を有するサージ保護回路及びそ
れを用いたサージ保護回路付集積回路を提供することを
その目的としている。
あり、チップ面積の増大やプロセスの複雑化を回避しつ
つ優れたサージ吸収特性を有するサージ保護回路及びそ
れを用いたサージ保護回路付集積回路を提供することを
その目的としている。
【０００８】
【課題を解決するための手段及び発明の効果】本発明の
第１の構成は、一導電型の半導体基板上に形成されるか
又は自身が半導体基板からなる反対導電型のコレクタ領
域と、前記コレクタ領域の表面部に形成された一導電型
のベース領域及び反対導電型の表面コレクタ領域と、前
記ベ−ス領域の表面部に形成された反対導電型のエミッ
タ領域とを備え、前記エミッタ領域が定電圧ダイオード
のカソードを構成するとともに前記ベ−ス領域が前記定
電圧ダイオードのアノードを構成するサージ保護回路に
おいて、前記表面コレクタ領域が前記ベ−ス領域と短絡
されることを特徴とするサージ保護回路である。
第１の構成は、一導電型の半導体基板上に形成されるか
又は自身が半導体基板からなる反対導電型のコレクタ領
域と、前記コレクタ領域の表面部に形成された一導電型
のベース領域及び反対導電型の表面コレクタ領域と、前
記ベ−ス領域の表面部に形成された反対導電型のエミッ
タ領域とを備え、前記エミッタ領域が定電圧ダイオード
のカソードを構成するとともに前記ベ−ス領域が前記定
電圧ダイオードのアノードを構成するサージ保護回路に
おいて、前記表面コレクタ領域が前記ベ−ス領域と短絡
されることを特徴とするサージ保護回路である。
【０００９】本構成によれば、チップ面積の増大やプロ
セスの複雑化を回避しつつ優れたサージ吸収特性を有す
るサージ保護回路及びそれを用いたサージ保護回路付集
積回路を実現することができる。以下、本発明の作用効
果を更に具体的に説明する。本構成では、バイポ−ラト
ランジスタ（サージ吸収トランジスタ）のエミッタ／ベ
ース間接合の降伏を利用してサージ吸収を行う定電圧ダ
イオードにおいて、このバイポ−ラトランジスタのコレ
クタ領域とベ−ス領域とを短絡するものである。すなわ
ち、コレクタ領域を定電圧ダイオードのアノードに接続
するものである。このようにすればサージ電圧が小さ
く、サージ電流が小さい領域ではエミッタ／ベース間で
サージ電流がながれるが、このサージ電流によるベ−ス
抵抗の電圧降下が増大すればベ−ス領域がコレクタ領域
に対して徐々に順バイアスしていき、更にサージ電流が
増大するとコレクタ領域がベ−ス領域に対して充分に順
バイアスしてコレクタ領域をエミッタ、エミッタ領域を
コレクタとする逆トランジスタが形成され、サージ電流
はコレクタ領域を通じて定電圧ダイオードのアノード電
極に流れることになり、このバイパス経路が生じるた
め、定電圧ダイオードの電圧ー電流特性が従来のエミッ
タ／ベース間接合利用型定電圧ダイオードに比べて格段
に優れた立ち上がり特性をもつことができる（図３参
照）。当然、この定電圧ダイオードはコレクタ領域をベ
−ス領域と接続するだけで構成でき、プロセスの延長を
必要としない。
セスの複雑化を回避しつつ優れたサージ吸収特性を有す
るサージ保護回路及びそれを用いたサージ保護回路付集
積回路を実現することができる。以下、本発明の作用効
果を更に具体的に説明する。本構成では、バイポ−ラト
ランジスタ（サージ吸収トランジスタ）のエミッタ／ベ
ース間接合の降伏を利用してサージ吸収を行う定電圧ダ
イオードにおいて、このバイポ−ラトランジスタのコレ
クタ領域とベ−ス領域とを短絡するものである。すなわ
ち、コレクタ領域を定電圧ダイオードのアノードに接続
するものである。このようにすればサージ電圧が小さ
く、サージ電流が小さい領域ではエミッタ／ベース間で
サージ電流がながれるが、このサージ電流によるベ−ス
抵抗の電圧降下が増大すればベ−ス領域がコレクタ領域
に対して徐々に順バイアスしていき、更にサージ電流が
増大するとコレクタ領域がベ−ス領域に対して充分に順
バイアスしてコレクタ領域をエミッタ、エミッタ領域を
コレクタとする逆トランジスタが形成され、サージ電流
はコレクタ領域を通じて定電圧ダイオードのアノード電
極に流れることになり、このバイパス経路が生じるた
め、定電圧ダイオードの電圧ー電流特性が従来のエミッ
タ／ベース間接合利用型定電圧ダイオードに比べて格段
に優れた立ち上がり特性をもつことができる（図３参
照）。当然、この定電圧ダイオードはコレクタ領域をベ
−ス領域と接続するだけで構成でき、プロセスの延長を
必要としない。
【００１０】本発明の第２の構成は、上記第１の構成に
おいて更に、前記エミッタ領域がベースコンタクト開口
を挟んで左右一対形成され、前記表面コレクタ領域は前
記ベースコンタクト開口の反対側に位置して前記両エミ
ッタ領域にそれぞれ近接して一対形成されることを特徴
としている。本発明によれば１個のベースコンタクト開
口に対してその両側にエミッタ領域を配設することがで
き、更にそれらの外側に表面コレクタ領域を設けること
ができるので、表面コレクタ領域からエミッタ領域に達
する経路を短縮してその抵抗損失を低減して定電圧特性
を改善するとともに、ベースコンタクト開口が上記表面
コレクタ領域とエミッタ領域との間のラテラルバイポ−
ラトランジスタ部分の有効ベ−ス領域から離遠すること
になるので、この有効ベ−ス領域の実質的なベ−ス抵抗
が増大し、このラテラルバイポ−ラトランジスタが早期
に作動することができる。
おいて更に、前記エミッタ領域がベースコンタクト開口
を挟んで左右一対形成され、前記表面コレクタ領域は前
記ベースコンタクト開口の反対側に位置して前記両エミ
ッタ領域にそれぞれ近接して一対形成されることを特徴
としている。本発明によれば１個のベースコンタクト開
口に対してその両側にエミッタ領域を配設することがで
き、更にそれらの外側に表面コレクタ領域を設けること
ができるので、表面コレクタ領域からエミッタ領域に達
する経路を短縮してその抵抗損失を低減して定電圧特性
を改善するとともに、ベースコンタクト開口が上記表面
コレクタ領域とエミッタ領域との間のラテラルバイポ−
ラトランジスタ部分の有効ベ−ス領域から離遠すること
になるので、この有効ベ−ス領域の実質的なベ−ス抵抗
が増大し、このラテラルバイポ−ラトランジスタが早期
に作動することができる。
【００１１】本発明の第３の構成は、上記第１の構成の
サージ保護回路を有する集積回路において更に、前記サ
ージ保護回路からアイソレーションされて前記一導電型
の半導体基板上に形成された集積回路に接続される高位
電源線、低位電源線及び入力用又は出力用の信号線を有
し、一対の前記定電圧ダイオードは前記高位電源線及び
前記信号線と前記低位電源線との間に個別に接続され、
前記低位電源線のコンタクト電極部（すなわち外部配線
に接続される電極部）は前記両定電圧ダイオードの最低
電位のアノードに近接配置されることを特徴としてい
る。
サージ保護回路を有する集積回路において更に、前記サ
ージ保護回路からアイソレーションされて前記一導電型
の半導体基板上に形成された集積回路に接続される高位
電源線、低位電源線及び入力用又は出力用の信号線を有
し、一対の前記定電圧ダイオードは前記高位電源線及び
前記信号線と前記低位電源線との間に個別に接続され、
前記低位電源線のコンタクト電極部（すなわち外部配線
に接続される電極部）は前記両定電圧ダイオードの最低
電位のアノードに近接配置されることを特徴としてい
る。
【００１２】本発明によれば、信号線クランプ用の定電
圧ダイオードと高位電源線クランプ用の定電圧ダイオー
ドを設けるに際し、両ダイオードのアノードを低位電源
線の共通のコンタクト電極部に近接して配置するもので
ある。このようにすれば、低位電源線のコンタクト電極
部から両定電圧ダイオードのアノードまでの電極線の長
さを短縮することができ、その結果として大サージ電流
が流れる際におけるこれら電極線の抵抗損失による電極
線の溶断を防止することができる。
圧ダイオードと高位電源線クランプ用の定電圧ダイオー
ドを設けるに際し、両ダイオードのアノードを低位電源
線の共通のコンタクト電極部に近接して配置するもので
ある。このようにすれば、低位電源線のコンタクト電極
部から両定電圧ダイオードのアノードまでの電極線の長
さを短縮することができ、その結果として大サージ電流
が流れる際におけるこれら電極線の抵抗損失による電極
線の溶断を防止することができる。
【００１３】本発明の第４の構成は、上記第１の構成の
サージ保護回路を有する集積回路において更に、前記サ
ージ保護回路からアイソレーションされて前記一導電型
の半導体基板上に形成された集積回路に接続される高位
電源線、低位電源線又は入力用又は出力用の信号線を有
し、前記定電圧ダイオードは前記高位電源線又は前記信
号線と前記低位電源線との間に接続され、前記高位電源
線又は前記信号線及び前記低位電源線は、外部配線に接
続されるコンタクト電極部から前記定電圧ダイオードの
カソード又はアノード又は前記コンタクト電極部までの
コンタクト側配線部分と、前記集積回路から前記定電圧
ダイオードのカソード又はアノードまでの回路側配線部
分とからなり、前記コンタクト側配線部分は前記回路側
配線部分より広幅に形成されることを特徴としている。
サージ保護回路を有する集積回路において更に、前記サ
ージ保護回路からアイソレーションされて前記一導電型
の半導体基板上に形成された集積回路に接続される高位
電源線、低位電源線又は入力用又は出力用の信号線を有
し、前記定電圧ダイオードは前記高位電源線又は前記信
号線と前記低位電源線との間に接続され、前記高位電源
線又は前記信号線及び前記低位電源線は、外部配線に接
続されるコンタクト電極部から前記定電圧ダイオードの
カソード又はアノード又は前記コンタクト電極部までの
コンタクト側配線部分と、前記集積回路から前記定電圧
ダイオードのカソード又はアノードまでの回路側配線部
分とからなり、前記コンタクト側配線部分は前記回路側
配線部分より広幅に形成されることを特徴としている。
【００１４】本発明の第５の構成は、定電圧ダイオード
を含むサージ保護回路と、前記サージ保護回路からアイ
ソレーションされて前記一導電型の半導体基板上に形成
された集積回路と、前記集積回路に接続される高位電源
線、低位電源線又は入力用又は出力用の信号線とを有
し、前記定電圧ダイオードは前記高位電源線又は前記信
号線と前記低位電源線との間に接続され、前記高位電源
線又は前記信号線及び前記低位電源線は、外部配線に接
続されるコンタクト電極部から前記定電圧ダイオードの
カソード又はアノードまでのコンタクト側配線部分と、
前記集積回路から前記定電圧ダイオードのカソード又は
アノード又は前記コンタクト電極部までの回路側配線部
分とからなるサージ保護回路付集積回路において、前記
コンタクト側配線部分は前記回路側配線部分より広幅に
形成されることを特徴とするサージ保護回路付集積回路
である。
を含むサージ保護回路と、前記サージ保護回路からアイ
ソレーションされて前記一導電型の半導体基板上に形成
された集積回路と、前記集積回路に接続される高位電源
線、低位電源線又は入力用又は出力用の信号線とを有
し、前記定電圧ダイオードは前記高位電源線又は前記信
号線と前記低位電源線との間に接続され、前記高位電源
線又は前記信号線及び前記低位電源線は、外部配線に接
続されるコンタクト電極部から前記定電圧ダイオードの
カソード又はアノードまでのコンタクト側配線部分と、
前記集積回路から前記定電圧ダイオードのカソード又は
アノード又は前記コンタクト電極部までの回路側配線部
分とからなるサージ保護回路付集積回路において、前記
コンタクト側配線部分は前記回路側配線部分より広幅に
形成されることを特徴とするサージ保護回路付集積回路
である。
【００１５】本発明の第５及び第６の構成によれば、コ
ンタクト電極部から定電圧ダイオードの電極（アノード
又はカソード）までのコンタクト側配線部分の配線抵抗
を小さくできるので、大サージ電流によるこのコンタク
ト側配線部分の溶断を防止することができる。また、定
電圧ダイオードの電極（アノード又はカソード）から信
号処理用の集積回路までの回路側配線部分を広幅とする
必要がないのでチップ面積の利用率の向上による集積度
の向上を実現でき、更に、この回路側配線部分の大きな
抵抗電圧降下により集積回路内のトランジスタの接合降
伏を抑止することができる。
ンタクト電極部から定電圧ダイオードの電極（アノード
又はカソード）までのコンタクト側配線部分の配線抵抗
を小さくできるので、大サージ電流によるこのコンタク
ト側配線部分の溶断を防止することができる。また、定
電圧ダイオードの電極（アノード又はカソード）から信
号処理用の集積回路までの回路側配線部分を広幅とする
必要がないのでチップ面積の利用率の向上による集積度
の向上を実現でき、更に、この回路側配線部分の大きな
抵抗電圧降下により集積回路内のトランジスタの接合降
伏を抑止することができる。
【００１６】
【発明を実施する形態】本発明の好適な態様を以下の実
施例を参照して説明する。
施例を参照して説明する。
【００１７】
【実施例】本発明のサージ保護回路の一実施例を図面を
参照して説明する。シリコンバイポーラプロセスで形成
したこのサージ保護回路の断面を図１に示す。ｐ型基板
１にはｎ+ 型埋め込みコレクタ領域２が形成され、それ
らの上に形成されたｎ- 層をｐ+ 型アイソレーション領
域３で分離してｎ- コレクタ領域４が形成されている。
コレクタ領域４の表面部にはｐ型ベース領域５が形成さ
れ、ベース領域５の左右方向中央部にベースコンタクト
開口６が形成されている。ベ−ス領域５の表面部にはこ
のベースコンタクト開口６を挟んでその左右にｎ+ 型エ
ミッタ領域７が配設され、更に両エミッタ領域７の外側
にはベ−ス領域５の外側面に接して一対のｎ+ 型表面コ
レクタ領域８が個別に形成されている。
参照して説明する。シリコンバイポーラプロセスで形成
したこのサージ保護回路の断面を図１に示す。ｐ型基板
１にはｎ+ 型埋め込みコレクタ領域２が形成され、それ
らの上に形成されたｎ- 層をｐ+ 型アイソレーション領
域３で分離してｎ- コレクタ領域４が形成されている。
コレクタ領域４の表面部にはｐ型ベース領域５が形成さ
れ、ベース領域５の左右方向中央部にベースコンタクト
開口６が形成されている。ベ−ス領域５の表面部にはこ
のベースコンタクト開口６を挟んでその左右にｎ+ 型エ
ミッタ領域７が配設され、更に両エミッタ領域７の外側
にはベ−ス領域５の外側面に接して一対のｎ+ 型表面コ
レクタ領域８が個別に形成されている。
【００１８】６１はエミッタ領域７の上に形成されたエ
ミッタコンタクト開口であり、６２は表面コレクタ領域
８の上に形成されたコレクタコンタクト開口であり、こ
れらコンタクト開口６、６１、６２はフィールド酸化膜
６０を開口して形成されている。９１はコンタクト開口
６、６２を通じてベ−ス領域５及び表面コレクタ領域６
２に接続される定電圧ダイオードのアノード電極であ
り、９２はコンタクト開口６１を通じてエミッタ領域７
に接続される定電圧ダイオードのカソード電極である。
ミッタコンタクト開口であり、６２は表面コレクタ領域
８の上に形成されたコレクタコンタクト開口であり、こ
れらコンタクト開口６、６１、６２はフィールド酸化膜
６０を開口して形成されている。９１はコンタクト開口
６、６２を通じてベ−ス領域５及び表面コレクタ領域６
２に接続される定電圧ダイオードのアノード電極であ
り、９２はコンタクト開口６１を通じてエミッタ領域７
に接続される定電圧ダイオードのカソード電極である。
【００１９】図１のサージ保護回路のコンタクト開口パ
ターン及び電極パターンを図２に示す。この実施例では
ベ−ス領域５と表面コレクタ領域８又はコレクタ領域４
とが共通のアノード電極９１に接続できるので、コンタ
クト開口６及び６２は連続して形成されている。もちろ
んコンタクト開口６及び６２を互いに独立に開口するこ
とは可能である。すなわち、図２では、コンタクト開口
６、６２とアノード電極９１は略山字形状に形成され、
コンタクト開口６１とカソード電極９２は略コ字形状に
形成されている。
ターン及び電極パターンを図２に示す。この実施例では
ベ−ス領域５と表面コレクタ領域８又はコレクタ領域４
とが共通のアノード電極９１に接続できるので、コンタ
クト開口６及び６２は連続して形成されている。もちろ
んコンタクト開口６及び６２を互いに独立に開口するこ
とは可能である。すなわち、図２では、コンタクト開口
６、６２とアノード電極９１は略山字形状に形成され、
コンタクト開口６１とカソード電極９２は略コ字形状に
形成されている。
【００２０】図３にこのサージ保護回路の実測サージ吸
収特性を示し、それとの比較のために図８のサージ保護
回路の実測サージ吸収特性を図４に示す。本実施例のサ
ージ保護回路では、バイポ−ラトランジスタ（サージ吸
収トランジスタ）のエミッタ／ベース間接合の降伏を定
電圧ダイオードとして利用するとともに、コレクタ領域
４、８をエミッタとし、ベ−ス領域５をベ−スとし、エ
ミッタ領域７をコレクタとする逆トランジスタを採用し
て大サージ電流を吸収する。更に説明すると、このバイ
ポ−ラトランジスタの表面コレクタ領域８とベ−ス領域
５とはアノード電極９１により短絡されているので、サ
ージ電圧及びサージ電流が小さい範囲では、単にエミッ
タ領域７とベ−ス領域５との間の接合の降伏によっての
み（定電圧ダイオードでのみ）サージ電流が吸収され
る。一方、サージ電流が増大すると、ベ−ス領域５にお
けるサージ電流通過経路における電圧降下が増大し、そ
の結果、ベ−ス領域５とコレクタ領域４及び表面コレク
タ領域８との間の接合が順バイアスし、コレクタ領域４
及び表面コレクタ領域８からエミッタ領域７へ電子が注
入され、逆トランジスタ電流が流れ、サージ電流を吸収
する。
収特性を示し、それとの比較のために図８のサージ保護
回路の実測サージ吸収特性を図４に示す。本実施例のサ
ージ保護回路では、バイポ−ラトランジスタ（サージ吸
収トランジスタ）のエミッタ／ベース間接合の降伏を定
電圧ダイオードとして利用するとともに、コレクタ領域
４、８をエミッタとし、ベ−ス領域５をベ−スとし、エ
ミッタ領域７をコレクタとする逆トランジスタを採用し
て大サージ電流を吸収する。更に説明すると、このバイ
ポ−ラトランジスタの表面コレクタ領域８とベ−ス領域
５とはアノード電極９１により短絡されているので、サ
ージ電圧及びサージ電流が小さい範囲では、単にエミッ
タ領域７とベ−ス領域５との間の接合の降伏によっての
み（定電圧ダイオードでのみ）サージ電流が吸収され
る。一方、サージ電流が増大すると、ベ−ス領域５にお
けるサージ電流通過経路における電圧降下が増大し、そ
の結果、ベ−ス領域５とコレクタ領域４及び表面コレク
タ領域８との間の接合が順バイアスし、コレクタ領域４
及び表面コレクタ領域８からエミッタ領域７へ電子が注
入され、逆トランジスタ電流が流れ、サージ電流を吸収
する。
【００２１】更に本実施例では、図２に示すように、エ
ミッタ領域７がベースコンタクト開口６を挟んで左右一
対形成され、表面コレクタ領域８はベースコンタクト開
口６の反対側に位置してエミッタ領域７にそれぞれ近接
して形成されるので、表面コレクタ領域８からエミッタ
領域７に達する電流経路を短縮してその抵抗損失を低減
して定電圧特性を改善するとともに、ベースコンタクト
開口６が表面コレクタ領域８とエミッタ領域７との間の
ラテラル逆バイポ−ラトランジスタ部分の有効ベ−ス領
域から離遠することになるので、このラテラル逆バイポ
−ラトランジスタのベ−ス抵抗が増大し、このラテラル
逆バイポ−ラトランジスタが早期に作動することがで
き、また、表面コレクタ領域８とエミッタ領域７との間
の距離の短縮により抵抗損失も低減できる。更にはベ−
ス領域７の外側面と表面コレクタ領域８とが接する構成
を採用するので、一層の抵抗損失の低減を実現すること
ができる。
ミッタ領域７がベースコンタクト開口６を挟んで左右一
対形成され、表面コレクタ領域８はベースコンタクト開
口６の反対側に位置してエミッタ領域７にそれぞれ近接
して形成されるので、表面コレクタ領域８からエミッタ
領域７に達する電流経路を短縮してその抵抗損失を低減
して定電圧特性を改善するとともに、ベースコンタクト
開口６が表面コレクタ領域８とエミッタ領域７との間の
ラテラル逆バイポ−ラトランジスタ部分の有効ベ−ス領
域から離遠することになるので、このラテラル逆バイポ
−ラトランジスタのベ−ス抵抗が増大し、このラテラル
逆バイポ−ラトランジスタが早期に作動することがで
き、また、表面コレクタ領域８とエミッタ領域７との間
の距離の短縮により抵抗損失も低減できる。更にはベ−
ス領域７の外側面と表面コレクタ領域８とが接する構成
を採用するので、一層の抵抗損失の低減を実現すること
ができる。
【００２２】図５に他のパターン例を示す。このパター
ン例は図２のパターン例においてベースコンタクト開口
６を２個設けたものであるが、作用効果自体は実質的に
同じである。上述したサージ保護回路２００をそれぞれ
複数個、直列接続して形成したサージ吸収回路３００、
４００を図６に示す。
ン例は図２のパターン例においてベースコンタクト開口
６を２個設けたものであるが、作用効果自体は実質的に
同じである。上述したサージ保護回路２００をそれぞれ
複数個、直列接続して形成したサージ吸収回路３００、
４００を図６に示す。
【００２３】２０１はチップであり、２０２は信号処理
を行う集積回路であり、２０３は低位電源線（図示せ
ず）が接続される接地コンタクト電極部であり、２０４
は集積回路２０２の入力又は出力信号線（図示せず）が
接続される信号コンタクト電極部であり、２０５は高位
電源線（図示せず）が接続される電源コンタクト電極部
である。これらコンタクト電極部２０３〜２０５はそれ
ぞれボンディングワイヤ（図示せず）を通じて外部に配
線されている。このようにすれば、接地コンタクト電極
部２０３から各サージ保護回路２００までの配線（図示
せず）の距離を短縮することができ、この配線の電圧降
下によるサージ電流吸収性能の低下を抑止し、更にこの
配線の抵抗損失の増大による配線の溶断を抑止すること
ができる。 （実施例２）本発明のサージ保護回路を用いた他の実施
例を図７を参照して説明する。
を行う集積回路であり、２０３は低位電源線（図示せ
ず）が接続される接地コンタクト電極部であり、２０４
は集積回路２０２の入力又は出力信号線（図示せず）が
接続される信号コンタクト電極部であり、２０５は高位
電源線（図示せず）が接続される電源コンタクト電極部
である。これらコンタクト電極部２０３〜２０５はそれ
ぞれボンディングワイヤ（図示せず）を通じて外部に配
線されている。このようにすれば、接地コンタクト電極
部２０３から各サージ保護回路２００までの配線（図示
せず）の距離を短縮することができ、この配線の電圧降
下によるサージ電流吸収性能の低下を抑止し、更にこの
配線の抵抗損失の増大による配線の溶断を抑止すること
ができる。 （実施例２）本発明のサージ保護回路を用いた他の実施
例を図７を参照して説明する。
【００２４】チップ５００には、上述したサージ保護回
路を複数直列接続してなるサージ吸収回路６００及び所
定の信号処理を行う集積回路７００が形成されており、
サージ吸収回路６００は、高位電源線Ｌｈを通じて電源
コンタクト電極部８００に接続されるとともに低位電源
線Ｌｅを通じて接地コンタクト電極部９００に接続され
ている。また、集積回路７００には高位電源線Ｌｈ’を
通じて電源コンタクト電極部８００から電源電圧Ｖｃｃ
を給電されるとともに低位電源線Ｌｅ’を通じて接地コ
ンタクト電極部９００に接地れている。電源コンタクト
電極部８００はボンディングワイヤ（図示せず）を通じ
て外部電源から電源電圧Ｖｃｃを印加され、接地コンタ
クト電極部９００はボンディングワイヤ（図示せず）を
通じて外部接地線に接続されている。
路を複数直列接続してなるサージ吸収回路６００及び所
定の信号処理を行う集積回路７００が形成されており、
サージ吸収回路６００は、高位電源線Ｌｈを通じて電源
コンタクト電極部８００に接続されるとともに低位電源
線Ｌｅを通じて接地コンタクト電極部９００に接続され
ている。また、集積回路７００には高位電源線Ｌｈ’を
通じて電源コンタクト電極部８００から電源電圧Ｖｃｃ
を給電されるとともに低位電源線Ｌｅ’を通じて接地コ
ンタクト電極部９００に接地れている。電源コンタクト
電極部８００はボンディングワイヤ（図示せず）を通じ
て外部電源から電源電圧Ｖｃｃを印加され、接地コンタ
クト電極部９００はボンディングワイヤ（図示せず）を
通じて外部接地線に接続されている。
【００２５】本実施例によれば、サージ吸収回路６００
とコンタクト電極部８００、９００とを接続する高位電
源線Ｌｈ及び低位電源線Ｌｅを、集積回路７００とコン
タクト電極部８００、９００とを接続する高位電源線Ｌ
ｈ’及び低位電源線Ｌｅ’より広幅としている。このよ
うにすれば、サージ電流による高位電源線Ｌｈ及び低位
電源線Ｌｅの溶断を抑止することができる。
とコンタクト電極部８００、９００とを接続する高位電
源線Ｌｈ及び低位電源線Ｌｅを、集積回路７００とコン
タクト電極部８００、９００とを接続する高位電源線Ｌ
ｈ’及び低位電源線Ｌｅ’より広幅としている。このよ
うにすれば、サージ電流による高位電源線Ｌｈ及び低位
電源線Ｌｅの溶断を抑止することができる。
【００２６】なお、集積回路７００のための高位電源線
Ｌｈ’及び低位電源線Ｌｅ’は、コンタクト電極部８０
０、９００から延在させる代わりに、サージ吸収回路６
００内部から延在させることもでき、又は、高位電源線
Ｌｈ及び低位電源線Ｌｅの途中から分岐することもで
き、同じ作用効果を奏することができる。
Ｌｈ’及び低位電源線Ｌｅ’は、コンタクト電極部８０
０、９００から延在させる代わりに、サージ吸収回路６
００内部から延在させることもでき、又は、高位電源線
Ｌｈ及び低位電源線Ｌｅの途中から分岐することもで
き、同じ作用効果を奏することができる。
【図１】本発明のサージ保護回路の一実施例を示すチッ
プ部分断面図である。
プ部分断面図である。
【図２】図１のサージ保護回路の電極パターン及びコン
タクト開口パターンを示す平面図である。
タクト開口パターンを示す平面図である。
【図３】図１のサージ保護回路のサージ電流吸収特性を
示す特性図である。
示す特性図である。
【図４】図８に示す従来のサージ保護回路のサージ電流
吸収特性を示す特性図である。
吸収特性を示す特性図である。
【図５】図２のパターンの変形態様を示す平面図であ
る。
る。
【図６】図１のサージ保護回路を用いた集積回路を示す
チップ模式平面図である。
チップ模式平面図である。
【図７】実施例２の集積回路を示す平面図である。
【図８】従来のサージ保護回路を示すチップ部分断面図
である。
である。
【図９】図８のサージ保護回路を用いたサージ吸収回路
の等価回路図である。
の等価回路図である。
１は半導体基板、３はアイソレーション領域、４はコレ
クタ領域、５はベ−ス領域、６はベースコンタクト開
口、７はエミッタ領域、８は表面コレクタ領域、９１は
アノード（電極）、９２はカソード（電極）、Ｌｈは高
位電源線、Ｌｅは低位電源線。
クタ領域、５はベ−ス領域、６はベースコンタクト開
口、７はエミッタ領域、８は表面コレクタ領域、９１は
アノード（電極）、９２はカソード（電極）、Ｌｈは高
位電源線、Ｌｅは低位電源線。
Claims (5)
- 【請求項１】一導電型の半導体基板上に形成されるか又
は自身が半導体基板からなる反対導電型のコレクタ領域
と、前記コレクタ領域の表面部に形成された一導電型の
ベース領域及び反対導電型の表面コレクタ領域と、前記
ベ−ス領域の表面部に形成された反対導電型のエミッタ
領域とを備え、前記エミッタ領域が定電圧ダイオードの
カソードを構成するとともに前記ベ−ス領域が前記定電
圧ダイオードのアノードを構成するサージ保護回路にお
いて、 前記表面コレクタ領域は前記ベ−ス領域と短絡されるこ
とを特徴とするサージ保護回路。 - 【請求項２】前記エミッタ領域はベースコンタクト開口
を挟んで左右一対形成され、前記表面コレクタ領域は前
記ベースコンタクト開口の反対側に位置して前記両エミ
ッタ領域にそれぞれ近接して一対形成される請求項１記
載のサージ保護回路。 - 【請求項３】前記サージ保護回路からアイソレーション
されて前記一導電型の半導体基板上に形成された集積回
路に接続される高位電源線、低位電源線及び入力用又は
出力用の信号線を有し、一対の前記定電圧ダイオードは
前記高位電源線及び前記信号線と前記低位電源線との間
に個別に接続され、前記低位電源線のコンタクト電極部
は前記両定電圧ダイオードの最低電位のアノードに近接
配置される請求項１記載のサージ保護回路付集積回路。 - 【請求項４】前記サージ保護回路からアイソレーション
されて前記一導電型の半導体基板上に形成された集積回
路に接続される高位電源線、低位電源線又は入力用又は
出力用の信号線を有し、前記定電圧ダイオードは前記高
位電源線又は前記信号線と前記低位電源線との間に接続
され、前記高位電源線又は前記信号線及び前記低位電源
線は、外部配線に接続されるコンタクト電極部から前記
定電圧ダイオードのカソード又はアノードまでのコンタ
クト側配線部分と、前記集積回路から前記定電圧ダイオ
ードのカソード又はアノード又は前記コンタクト電極部
までの回路側配線部分とからなり、前記コンタクト側配
線部分は前記回路側配線部分より広幅に形成される請求
項１記載のサージ保護回路付集積回路。 - 【請求項５】定電圧ダイオードを含むサージ保護回路
と、前記サージ保護回路からアイソレーションされて前
記一導電型の半導体基板上に形成された集積回路と、前
記集積回路に接続される高位電源線、低位電源線又は入
力用又は出力用の信号線とを有し、前記定電圧ダイオー
ドは前記高位電源線又は前記信号線と前記低位電源線と
の間に接続され、前記高位電源線又は前記信号線及び前
記低位電源線は、外部配線に接続されるコンタクト電極
部から前記定電圧ダイオードのカソード又はアノードま
でのコンタクト側配線部分と、前記集積回路から前記定
電圧ダイオードのカソード又はアノード又は前記コンタ
クト電極部までの回路側配線部分とからなるサージ保護
回路付集積回路において、 前記コンタクト側配線部分は前記回路側配線部分より広
幅に形成されることを特徴とするサージ保護回路付集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204836A JPH0955471A (ja) | 1995-08-10 | 1995-08-10 | サージ保護回路 |
| US08/694,828 US5744854A (en) | 1995-08-10 | 1996-08-09 | Surge protective device having a surface collector region directly shorted to a base region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204836A JPH0955471A (ja) | 1995-08-10 | 1995-08-10 | サージ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955471A true JPH0955471A (ja) | 1997-02-25 |
Family
ID=16497198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204836A Pending JPH0955471A (ja) | 1995-08-10 | 1995-08-10 | サージ保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5744854A (ja) |
| JP (1) | JPH0955471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917863A (ja) * | 1995-06-29 | 1997-01-17 | Rohm Co Ltd | 半導体装置および半導体装置の配線方法 |
| JP2000252294A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 半導体装置及びその製造方法 |
| US6657275B1 (en) * | 1999-08-02 | 2003-12-02 | Intel Corporation | Pad and via placement design for land side capacitors |
| JP2002064106A (ja) * | 2000-06-05 | 2002-02-28 | Rohm Co Ltd | 半導体装置 |
| JP4993941B2 (ja) * | 2006-04-27 | 2012-08-08 | パナソニック株式会社 | 半導体集積回路及びこれを備えたシステムｌｓｉ |
| TWI658563B (zh) * | 2014-12-19 | 2019-05-01 | 力智電子股份有限公司 | 暫態電壓抑制器、其靜電防護元件及其陣列 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580350A (en) * | 1978-12-13 | 1980-06-17 | Fujitsu Ltd | Semiconductor integrated circuit |
| US4753709A (en) * | 1987-02-05 | 1988-06-28 | Texas Instuments Incorporated | Method for etching contact vias in a semiconductor device |
| JPH02158142A (ja) * | 1988-12-12 | 1990-06-18 | Fujitsu Ltd | 半導体装置 |
| JPH05327365A (ja) * | 1992-05-27 | 1993-12-10 | Nippondenso Co Ltd | 半導体集積回路装置 |
| US5268588A (en) * | 1992-09-30 | 1993-12-07 | Texas Instruments Incorporated | Semiconductor structure for electrostatic discharge protection |
| US5528064A (en) * | 1994-08-17 | 1996-06-18 | Texas Instruments Inc. | Structure for protecting integrated circuits from electro-static discharge |
-
1995
- 1995-08-10 JP JP7204836A patent/JPH0955471A/ja active Pending
-
1996
- 1996-08-09 US US08/694,828 patent/US5744854A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5744854A (en) | 1998-04-28 |
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