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JPH0669513A - Ｍｏｓパワー・トランジスタ・デバイス - Google Patents

Ｍｏｓパワー・トランジスタ・デバイス

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Publication number
JPH0669513A
JPH0669513A JP5088938A JP8893893A JPH0669513A JP H0669513 A JPH0669513 A JP H0669513A JP 5088938 A JP5088938 A JP 5088938A JP 8893893 A JP8893893 A JP 8893893A JP H0669513 A JPH0669513 A JP H0669513A
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JP
Japan
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region
power transistor
mos power
terminal
mos
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JP5088938A
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Guido Brasca
グイドー・ブラースカ
Edoardo Botti
エドアルド・ボッティ
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SGS THOMSON MICROELECTRONICS
STMicroelectronics SRL
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SRL
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Filing date
Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/0203—Particular design considerations for integrated circuits

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Abstract

(57)【要約】 【目的】 過負荷や短絡に対して極めて有効に保護でき
るＭＯＳパワー・トランジスタ・デバイスを得る。 【構成】 デバイス(3,3')は、ソース領域(24)、ゲート
領域(27)及びドレイン領域(13a,15a)を有し、前記ソー
ス領域及び前記ドレイン領域がチップ(10)に形成される
ＭＯＳトランジスタと、前記チップに集積され、前記Ｍ
ＯＳトランジスタによって部分的に囲まれ、且つ前記ソ
ース領域に直結されたエミッタ領域(19)及びベース端子
(13)を定めるベース領域(18)を有するバイポーラ・トラ
ンジスタとを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＭＯＳパワー・トラ
ンジスタ・デバイスに関するものである。
【０００２】
【従来の技術】バイポーラ・パワー・トランジスタに適
用された様な温度検知用デバイスは既に知られている。
例えば、「アイイーイーイー・ジャーナル・オブ・ソリ
ッドステート・サーキッツ（IEEE Ｊournal of Ｓolid-
Ｓtate Ｃircuits）」、第ＳＣ−２２巻、第１号（１９
８７年２月号）に掲載されたロバート・ジェイ・ウィド
ラー（Ｒobert Ｊ.Ｗidlar）及びミネオ・ヤマタケ共著
の論文“ピーク温度制限を用いるパワー・トランジスタ
用ダイナミック安全領域保護”を参照されたい。このよ
うなデバイスは、能動エミッタ近くのバイポーラ・パワ
ー・トランジスタ全体に分布されたＰＮ接合から成る。
上記論文に述べられた代表的な応用では、制限温度に達
した時に、接合での電圧降下がゼロである様に、接合は
電流源によってバイアスされる。演算増巾器は、接合端
子に入力接続され、そして制限温度を越える時に温度調
整するためにパワー・トランジスタのベース回路の制御
を引き継ぐ。しかしながら、その様な解決策はＭＯＳパ
ワー・トランジスタには適用できない。
【０００３】
【発明が解決しようとする課題】ＭＯＳパワー・トラン
ジスタは、短絡や過負荷（これはＭＯＳトランジスタを
集積するチップの温度をかなり上昇させる）の場合に、
デバイスが消費できる最多電力を越えること（そしてこ
れはドレイン・ソース電圧の変動につれて一定である）
によって損傷されると知られている。この問題を克服す
るために、種々の保護策がとられたが、どれも有効でな
かった。
【０００４】そこで、この発明の目的は、過負荷や短絡
に対して極めて有効に保護できるＭＯＳパワー・トラン
ジスタ・デバイスを得ることである。
【０００５】
【課題を解決するための手段】この発明によれば、請求
項１記載のＭＯＳパワー・トランジスタ・デバイスが提
供される。
【０００６】この発明の一面によれば、温度検知用バイ
ポーラ・トランジスタは集積され且つＭＯＳパワー・ト
ランジスタの内側に適切に置かれ、ＭＯＳパワー・トラ
ンジスタを集積するチップ内側の温度を検知し、そして
最高許容温度を越える場合に温度が更に上昇しない様に
ＭＯＳパワー・トランジスタのゲート・ソース電圧降下
を調整する。
【０００７】
【実施例】この発明の２つの好ましい実施例を、添付図
面について説明する。
【０００８】図１において、１は過負荷又は短絡から保
護されるべきＭＯＳパワー・トランジスタを示す。図１
に示す様に、バイポーラＮＰＮトランジスタ２も設けら
れている。このバイポーラ・トランジスタ２では、その
コレクタ領域がＭＯＳトランジスタ１のゲート領域に接
続されると共にゲート端子Ｇにも接続され、そのエミッ
タ領域がＭＯＳトランジスタ１のソース領域に接続され
ると共にソース端子Ｓにも接続され、且つそのベース領
域がそれ自身の端子つまりベース端子Ｂに接続されてい
る。ＭＯＳトランジスタ１にはドレイン端子Ｄもある。
【０００９】バイポーラ・トランジスタ２は、温度セン
サになり、且つＭＯＳトランジスタ１の内側に形成され
た絶縁ポケット中に集積されて４端子のＭＯＳパワー・
トランジスタ・デバイス３を作る。このデバイス３は、
集積されているので、ＭＯＳトランジスタ１の温度を検
出できる。
【００１０】デバイス３の一実施例は図３に示されてお
り、この図３はＭＯＳトランジスタ１の、バイポーラ・
トランジスタ２を集積化する部分を通るチップ１０の断
面を示す。
【００１１】図３は接地されたＰ型基板１１を示し、こ
の基板１１上にＮ型エピタキシャル層１２が拡がってい
る。基板１１とエピタキシャル層１２によって形成され
た接合を横切って埋没Ｎ+型層１３ａ，１３ｂが延びて
いる。エピタキシャル層１２と一緒に、埋没層１３ａは
ＭＯＳトランジスタ１のドレイン領域を形成するが、埋
没層１３ｂはバイポーラ・トランジスタ２のコレクタ領
域を形成する。エピタキシャル層１２は、基板１１から
エピタキシャル層１２で定められた上面まで延びるＰ型
絶縁領域１４によって互いに絶縁された多数のポケット
に分けられる。詳しく云うと、上からのぞいた時に、１
つの絶縁領域１４ａは、ＭＯＳトランジスタ１を有する
ポケット１２ａからバイポーラ・トランジスタ２を有す
るポケット１２ｂを切り離す様に埋没層１３ａと１３ｂ
の間に部分的に挿入されたループを定め、且つポケット
１２ｂを全側面で囲む。
【００１２】埋没層１３ａ，１３ｂは、それぞれＮ+型
シンカー（sinker）１５ａ，１５ｂによってドレイン・
コンタクト１６、コレクタ・コンタクト１７へ接続され
ている。
【００１３】ポケット１２ｂは、バイポーラ・トランジ
スタ２の、コンタクト２０へ接続されたＰ型ベース領域
１８、及びコンタクト２１へ接続されたＮ+型エミッタ
領域１９を有する。
【００１４】ポケット１２ａはＰ型ボディ領域２３を有
し、その各々は、ＭＯＳトランジスタ１のソース領域を
形成し且つそれぞれの接点に接続された一対のＮ+型領
域２４を有する。エピタキシャル層１２によって定めら
れた表面上の、隣接し合うボディ領域２３のソース領域
２４間に多結晶シリコンのゲート領域２７が設けられて
いる。このゲート領域２７は酸化物層２８中に埋めら
れ、この酸化物層２８は上述したコンタクトを除きエピ
タキシャル層１２の全面を覆う。酸化物層２８の内部に
は、デバイス３の接合を保護するために多結晶シリコン
電界プレート保護領域２９も設けられている。
【００１５】図３に示した様に、酸化物層２８の上方に
は、ソース領域２４を互いに接続すると共にエミッタ領
域１９及びソース端子Ｓに接続するための接続部３０
と、ゲート領域２７を互いに接続すると共にコレクタ領
域１５ｂ，１３ｂ及びゲート端子Ｇに接続するための接
続部３１と、ドレイン領域１５ａ，１３ａを互いに接続
すると共にドレイン端子Ｄに接続するための接続部３２
と、ベース領域１８をベース端子Ｂに接続するための接
続部３３とが設けられている。これら接続部は、大電流
用にメタライズされて良く且つ小電流用（この場合はゲ
ート接続部）に多結晶シリコン層で作られて良い。製造
法次第では２種類のメタライズを行うこともできる。
【００１６】図２は図１に示したデバイス３の１つの可
能な用途を示し、こゝで４はＭＯＳトランジスタ１をド
ライブするための普通の回路を示し、そして５はバイポ
ーラ・トランジスタ２のベース端子Ｂとソース端子Ｓの
間に接続されてバイポーラ・トランジスタ２のベース・
エミッタ接合を基準電圧ＶREFまでバイアスするための
電圧源を示す。
【００１７】図２の回路において、もしＩMAXがドライ
ブ回路４によって供給される最大電流であるならば、基
準電圧ＶREFは室温でバイポーラ・トランジスタ２をオ
フに保つ様に選ばれ且つ最高許容温度ＴUMでＩC＝ＩMAX
のコレクタ電流を生じさせる。
【００１８】こうすることにより、正常動作状態では、
バイポーラ・トランジスタ２はオフであり、且つＭＯＳ
トランジスタ１は正常に動作する。しかしながらＭＯＳ
トランジスタ１の温度が例えば短絡又は過負荷によって
生じられた過剰電力消費のせいで上がると、バイポーラ
・トランジスタは温度ＴUMまで徐々に導通し始め、この
温度ＴUMに達するとドライブ回路４によって供給される
最大電流ＩMAXを吸収するので、ドライブ回路４とは無
関係にＭＯＳトランジスタ１のゲート・ソース接合にお
ける電圧降下を制御する。この段階で、バイポーラ・ト
ランジスタ２のコレクタ・エミッタ間電圧降下と等しく
なる様にゲート・ソース接合での電圧降下ＶGSを設定す
るのはバイポーラ・トランジスタ２である。
【００１９】図４は、ＭＯＳトランジスタ１のドライブ
回路が差動段（ＰチャネルＭＯＳ又はバイポーラＰＮＰ
トランジスタ）から成る用途に適したデバイスの第２実
施例を示す。この場合には、もしバイポーラ・トランジ
スタ２のコレクタが差動段の出力端子に直結されるなら
ば、温度センサ２による差動段の不平衡のために、バイ
ポーラ・トランジスタ２のコレクタ端子Ｃは、ＭＯＳト
ランジスタ１のゲート端子Ｇで短絡される代わりに、デ
バイス３’の外部に在る。
【００２０】この場合、デバイス３’は、図５に示す様
なドライブ回路に接続されるのが望ましい。図５におい
て、ドライブ回路４’は、電流ＩMAXを供給するバイア
ス電流源３６及び一対のＰＮＰトランジスタ３７，３８
から成る差動段３５と、ＮＰＮトランジスタ３９及びダ
イオード接続されたＮＰＮトランジスタ４０から成る差
動単一出力変換段とを備えている。もう少し詳しく説明
すれば、電流源３６は電源ラインとトランジスタ３７，
３８の相互接続されたエミッタとの間に置かれ、トラン
ジスタ３７，３８のエミッタはバイポーラ・トランジス
タ２のコレクタ端子Ｃにも接続され、トランジスタ３７
のベース端子は差動段３５の入力端子になり、トランジ
スタ３８のベース端子はＭＯＳトランジスタ１のドレイ
ン端子Ｄに接続され、トランジスタ３７のコレクタはト
ランジスタ３９のコレクタ及びＭＯＳトランジスタ１の
ゲート端子Ｇに接続され、トランジスタ３９のエミッタ
は接地され、トランジスタ３９のベースはダイオード接
続されたトランジスタ４０のベースに接続され、そして
このトランジスタ４０のコレクタはトランジスタ３８の
コレクタに接続されている。ＭＯＳトランジスタ１のゲ
ート端子Ｇと接地の間には大電力用抵抗４１が設けら
れ、そしてこゝでもバイポーラ・トランジスタ２のベー
ス端子Ｂとソース端子Ｓの間に電圧源５が接続されてい
る。
【００２１】図５のデバイス３’も図２のデバイス３と
同じ仕方で動作する。即ち、温度ＴUMに達すると、デバ
イス３’は、ＭＯＳトランジスタ１のゲート・ソース電
圧降下を制御してどんな温度上昇も防止する様に電流源
３６の供給する最大電流ＩMA Xを吸収するが、不平衡が
無ければ差動段３５はＴUMより低い温度（正常な動作状
態）に在る。
【００２２】
【発明の効果】この発明に係るデバイスの利点は以上の
説明から明らかであろう。特に、このデバイスは、有効
なＳＯＡ（安全動作領域）保護、トラブルの無いレイア
ウト、及び良好なＭＯＳトランジスタ／バイポーラ・ト
ランジスタ面積比を提供する。
【００２３】その上、デバイスの安全動作を確保する制
御回路はその設計が極めて簡単であるので、信頼性が高
く且つ製造費が安い。
【００２４】慣用の保護回路と違い、こゝに述べた解決
策は、大きな誘導性負荷が在っても、ＭＯＳトランジス
タの大出力容量を充分に開発する。
【００２５】この発明の範囲から逸脱することなく、こ
ゝに説明して図示した様なデバイスに種々の変更を行え
ることは当業者には明らかであろう。
【図面の簡単な説明】
【図１】この発明に係るデバイスの第１実施例を示す回
路図である。
【図２】図１のデバイスの応用例を示す回路図である。
【図３】図１のデバイスを集積するチップの断面図であ
る。
【図４】第２実施例を示す回路図である。
【図５】図４のデバイスの応用例を示す回路図である。
【符号の説明】
１ ＭＯＳトランジスタ ２ バイポーラ・トランジスタ ３，３’ デバイス Ｓ ソース端子 Ｇ ゲート端子 Ｄ ドレイン端子 Ｂ ベース端子 １０ チップ １１ 基板 １２ エピタキシャル層 １２ｂ ポケット １３ａ，１５ａ ドレイン領域 １３ｂ，１５ｂ コレクタ領域 １４ａ 絶縁領域 １８ ベース領域 １９ エミッタ領域 ２４ ソース領域 ２７ ゲート領域 ３０〜３３ 接続部 ３５ 差動部 ３７，３８ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドアルド・ボッティ イタリア国、27029 ヴィジェヴァノ、ヴ ィア・バットゥ 16／Ｄ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ソース端子(S)、ゲート端子(G)、ドレイ
    ン端子(D)にそれぞれ接続されたソース領域(24)、ゲー
    ト領域(27)、ドレイン領域(12a,13a,15a)を有するＭＯ
    Ｓパワー・トランジスタ(1)を備え、前記ソース領域及
    び前記ドレイン領域が半導体材料のチップ部分(10)に形
    成されるＭＯＳパワー・トランジスタ・デバイス(3,3')
    において、前記チップ部分に集積され、前記ＭＯＳパワ
    ー・トランジスタによって少なくとも部分的に囲まれ、
    且つ前記ソース領域に直結されたエミッタ領域(19)及び
    前記デバイスの第４の端子(B)を定めるベース領域(18)
    を有するバイポーラ・トランジスタから成る温度センサ
    (2)を更に備えたことを特徴とするＭＯＳパワー・トラ
    ンジスタ・デバイス。
  2. 【請求項２】 前記バイポーラ・トランジスタがＮＰＮ
    トランジスタであることを特徴とする請求項１のＭＯＳ
    パワー・トランジスタ・デバイス。
  3. 【請求項３】 前記バイポーラ・トランジスタは、前記
    ゲート領域に接続されたコレクタ領域(13b,15b)を有す
    ることを特徴とする請求項１又は２のＭＯＳパワー・ト
    ランジスタ・デバイス。
  4. 【請求項４】 前記ベース領域が電圧源(5)の第１端子
    に接続され、その第２端子が前記ソース領域及びエミッ
    タ領域(19)に接続されていることを特徴とする請求項１
    ないし請求項３のいずれかのＭＯＳパワー・トランジス
    タ・デバイス。
  5. 【請求項５】 前記コレクタ領域は、前記チップ部分の
    上方に延びる接続部(31)によって前記ゲート領域に直結
    されていることを特徴とする請求項１ないし請求項４の
    いずれかのＭＯＳパワー・トランジスタ・デバイス。
  6. 【請求項６】 前記コレクタ領域が前記デバイスの第５
    の端子(C)を定めることを特徴とする請求項１ないし請
    求項４のいずれかのＭＯＳパワー・トランジスタ・デバ
    イス。
  7. 【請求項７】 相互接続された端子を有する一対のトラ
    ンジスタ(37,38)から成る差動段(35)を備えたドライブ
    回路(4')に接続された、請求項６のＭＯＳパワー・トラ
    ンジスタ・デバイスにおいて、前記第５の端子が前記一
    対のトランジスタの相互接続された端子に接続されてい
    ることを特徴とするＭＯＳパワー・トランジスタ・デバ
    イス。
  8. 【請求項８】 前記チップ部分は、第１の導電型(P)の
    基板(11)と、反対の導電型(N)から成り、前記ソース領域
    及び前記ドレイン領域を有すると共にループ中に延び且
    つ多数のソース領域(24)及びドレイン領域(12a,13a,15
    a)によって囲まれた少なくとも１つの分離領域(14a)を
    有すエピタキシャル層(12)とを備え、前記分離領域は、
    前記バイポーラ・トランジスタの前記コレクタ領域、前
    記ベース領域及び前記エミッタ領域を有するエピタキシ
    ャル・ポケット(12b)を前記エピタキシャル層の残部か
    ら電気的に切り離すことを特徴とする請求項１ないし請
    求項７のいずれかのＭＯＳパワー・トランジスタ・デバ
    イス。
  9. 【請求項９】 前記基板と前記エピタキシャル層の接合
    を横切って、前記反対の導電型の埋没層(13a,13b)が設
    けられ、これら埋没層のうちの一方(13ｂ)は前記分離領
    域によって囲まれ且つ前記デバイスの大きな表面へシン
    カー(15b)によって接続された前記コレクタ領域を定
    め、前記エピタキシャル・ポケットは前記第１の導電型
    の前記ベース領域を有し、そして前記ベース領域は前記
    反対の導電型の前記エミッタ領域を収容することを特徴
    とする請求項８のＭＯＳパワー・トランジスタ・デバイ
    ス。
  10. 【請求項１０】 前記エピタキシャル層の上方に、前記
    ソース領域を前記エミッタ領域へ接続する導電性材料の
    第１の接続部(30)が延びていることを特徴とする請求項
    ８又は請求項９のＭＯＳパワー・トランジスタ・デバイ
    ス。
  11. 【請求項１１】 前記エピタキシャル層の上方におい
    て、多数のゲート領域(27)が導電性材料の第２の接続部
    (31)によって前記コレクタ領域へ接続されていることを
    特徴とする請求項１０のＭＯＳパワー・トランジスタ・
    デバイス。
JP05088938A 1992-04-17 1993-04-15 Ｍｏｓパワー・トランジスタ・デバイス Expired - Fee Related JP3131525B2 (ja)

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IT92830189.4 1992-04-17
EP92830189A EP0565807A1 (en) 1992-04-17 1992-04-17 MOS power transistor device

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EP (1) EP0565807A1 (ja)
JP (1) JP3131525B2 (ja)

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