JP3519226B2 - 半導体装置 - Google Patents
半導体装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、プラズマディス
プレイなどを駆動するプッシュプル型出力回路などが集
積されたパワー集積回路などの半導体装置に関する。
プレイなどを駆動するプッシュプル型出力回路などが集
積されたパワー集積回路などの半導体装置に関する。
【０００２】
【従来の技術】図５にプラズマ表示パネル駆動用ＩＣの
例で、一ドット当たりの出力回路を示す。表示セルであ
る放電管５３の両端にプッシュプル型ドライバＩＣを構
成するデータドライバＩＣ５１の出力端子ＤＯとスキャ
ンドライバＩＣ５２の出力端子ＤＯとがそれぞれ接続さ
れている。各ドライバＩＣ５１、５２の出力回路は、ｎ
チャネルＭＯＳＦＥＴを直列に接続したプッシュプル型
となっていて、出力端子ＤＯはこれら直列接続された二
つのＭＯＳＦＥＴ（Ｎ1 とＮ2 、Ｎ3 とＮ4 ）の間から
取り出されている。電源５４、５５の高電位端子（電源
端子：ＶＤＨ）に接続される素子をハイサイド素子（こ
こではＮ2 とＤ2 およびＮ4 とＤ4 を指す）、電源５
４、５５の低電位端子（グランド端子：ＧＮＤ）側に接
続される素子をローサイド素子（ここではＮ1 とＤ1 お
よびＮ3 とＤ3 を指す）と呼ぶ。データドライバＩＣ５
１ではハイサイドトランジスタＮ2 とローサイドトラン
ジスタＮ1 に、それぞれハイサイドダイオードＤ2 、ロ
ーサイドダイオードＤ1 が並列接続されている。スキャ
ンドライバＩＣ５２のハイサイドトランジスタＮ4 とロ
ーサイドトランジスタＮ3 にもそれぞれハイサイドダイ
オードＤ4 、ローサイドダイオードＤ3 が並列接続され
ている。尚、並列に接続されるダイオードＤ2 、Ｄ1 、
Ｄ4 、Ｄ3 は寄生ｐｎダイオードである。
例で、一ドット当たりの出力回路を示す。表示セルであ
る放電管５３の両端にプッシュプル型ドライバＩＣを構
成するデータドライバＩＣ５１の出力端子ＤＯとスキャ
ンドライバＩＣ５２の出力端子ＤＯとがそれぞれ接続さ
れている。各ドライバＩＣ５１、５２の出力回路は、ｎ
チャネルＭＯＳＦＥＴを直列に接続したプッシュプル型
となっていて、出力端子ＤＯはこれら直列接続された二
つのＭＯＳＦＥＴ（Ｎ1 とＮ2 、Ｎ3 とＮ4 ）の間から
取り出されている。電源５４、５５の高電位端子（電源
端子：ＶＤＨ）に接続される素子をハイサイド素子（こ
こではＮ2 とＤ2 およびＮ4 とＤ4 を指す）、電源５
４、５５の低電位端子（グランド端子：ＧＮＤ）側に接
続される素子をローサイド素子（ここではＮ1 とＤ1 お
よびＮ3 とＤ3 を指す）と呼ぶ。データドライバＩＣ５
１ではハイサイドトランジスタＮ2 とローサイドトラン
ジスタＮ1 に、それぞれハイサイドダイオードＤ2 、ロ
ーサイドダイオードＤ1 が並列接続されている。スキャ
ンドライバＩＣ５２のハイサイドトランジスタＮ4 とロ
ーサイドトランジスタＮ3 にもそれぞれハイサイドダイ
オードＤ4 、ローサイドダイオードＤ3 が並列接続され
ている。尚、並列に接続されるダイオードＤ2 、Ｄ1 、
Ｄ4 、Ｄ3 は寄生ｐｎダイオードである。
【０００３】制御回路５６、５７からの信号によりハイ
サイドトランジスタＮ2 、Ｎ4 とローサイドトランジス
タＮ1 、Ｎ3 をオン・オフすることにより、出力端子Ｄ
Ｏの電位を制御して、表示セル５３を充放電し、発光さ
せる方式が一般的である。図６はデータドライバＩＣ５
１の出力部のハイサイドトランジスタＮ2 とローサイド
トランジスタＮ1 とをＣＭＯＳ構造で構成した場合の要
部断面図である。尚、以下の説明において、ｎ、ｐを冠
した層、領域等はそれぞれ、電子、正孔を多数キャリア
とする層、領域を意味することとする。
サイドトランジスタＮ2 、Ｎ4 とローサイドトランジス
タＮ1 、Ｎ3 をオン・オフすることにより、出力端子Ｄ
Ｏの電位を制御して、表示セル５３を充放電し、発光さ
せる方式が一般的である。図６はデータドライバＩＣ５
１の出力部のハイサイドトランジスタＮ2 とローサイド
トランジスタＮ1 とをＣＭＯＳ構造で構成した場合の要
部断面図である。尚、以下の説明において、ｎ、ｐを冠
した層、領域等はそれぞれ、電子、正孔を多数キャリア
とする層、領域を意味することとする。
【０００４】通常、ＣＭＯＳ構造（Ｃｏｍｐｌｉｍｅｎ
ｎｔａｒｙ ＭＯＳＦＥＴのことで、ｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴで構成される構造）の
形成方法は、ｐ形半導体基板１０１の表面層にｎウェル
領域１０２を形成し、ｎウェル領域１０２の表面層にｐ
+ ソース領域１０３とｐ+ ドレイン領域１０４とを形成
し、ｐ+ ソース領域１０３と接するようにｎ+ 領域１０
５を形成し、ｐ+ ソース領域１０３とｐ+ ドレイン領域
１０４に挟まれたｎウェル領域１０２上にゲート絶縁膜
１０６を介してゲート電極１０７が形成され、ｐ+ ソー
ス領域１０３上とｎ+ 領域１０５上にソース電極１０８
が形成され、ｐ+ ドレイン領域１０４上にドレイン電極
１０９が形成され、ｐチャネル型のハイサイドトランジ
スタＮ2が形成される。一方、ｐ形半導体基板１０１の
表面層にｎ+ ソース領域１１０とｎ+ ドレイン領域１１
１が形成され、ｎ+ ソース領域１１０に接してｐ+ 領域
１１２が形成され、ｎ+ ソース領域１１０とｎ+ ドレイ
ン領域１１１とに挟まれたｐ形半導体基板１０１上にゲ
ート絶縁膜１１３を介してゲート電極１１４が形成さ
れ、ｎ+ ソース領域１１０上とｐ+ 領域１１２上にソー
ス電極１１５が形成され、ｐ+ ドレイン領域１１１上に
ドレイン電極１１６が形成されて、ｎチャネル型のロー
サイドトランジスタＮ1 が形成される。ハイサイドトラ
ンジスタＮ2 のソース電極１０８は電源ＶＤＨに接続さ
れ、ハイサイドトランジスタＮ2 のドレイン電極１０９
とローサイドトランジスタＮ1 のドレイン電極１１６と
は互いに出力端子ＤＯに接続され、ローサイドトランジ
スタＮ1 のソース電極１１５はグランド端子ＧＮＤに接
続される。
ｎｔａｒｙ ＭＯＳＦＥＴのことで、ｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴで構成される構造）の
形成方法は、ｐ形半導体基板１０１の表面層にｎウェル
領域１０２を形成し、ｎウェル領域１０２の表面層にｐ
+ ソース領域１０３とｐ+ ドレイン領域１０４とを形成
し、ｐ+ ソース領域１０３と接するようにｎ+ 領域１０
５を形成し、ｐ+ ソース領域１０３とｐ+ ドレイン領域
１０４に挟まれたｎウェル領域１０２上にゲート絶縁膜
１０６を介してゲート電極１０７が形成され、ｐ+ ソー
ス領域１０３上とｎ+ 領域１０５上にソース電極１０８
が形成され、ｐ+ ドレイン領域１０４上にドレイン電極
１０９が形成され、ｐチャネル型のハイサイドトランジ
スタＮ2が形成される。一方、ｐ形半導体基板１０１の
表面層にｎ+ ソース領域１１０とｎ+ ドレイン領域１１
１が形成され、ｎ+ ソース領域１１０に接してｐ+ 領域
１１２が形成され、ｎ+ ソース領域１１０とｎ+ ドレイ
ン領域１１１とに挟まれたｐ形半導体基板１０１上にゲ
ート絶縁膜１１３を介してゲート電極１１４が形成さ
れ、ｎ+ ソース領域１１０上とｐ+ 領域１１２上にソー
ス電極１１５が形成され、ｐ+ ドレイン領域１１１上に
ドレイン電極１１６が形成されて、ｎチャネル型のロー
サイドトランジスタＮ1 が形成される。ハイサイドトラ
ンジスタＮ2 のソース電極１０８は電源ＶＤＨに接続さ
れ、ハイサイドトランジスタＮ2 のドレイン電極１０９
とローサイドトランジスタＮ1 のドレイン電極１１６と
は互いに出力端子ＤＯに接続され、ローサイドトランジ
スタＮ1 のソース電極１１５はグランド端子ＧＮＤに接
続される。
【０００５】
【発明が解決しようとする課題】図６に示すように、こ
の構造では、出力端子ＤＯとグランド端子ＧＮＤとの間
にｐ形半導体基板１０１とｎ+ ドレイン領域１１１とで
並列ダイオードＤ1 が形成され、出力端子ＤＯと電源端
子ＶＤＨとの間にｎウェル領域１０２とｐ+ ドレイン領
域１０４とでやはり並列ダイオードＤ2 が形成され、グ
ランド端子ＧＮＤと、出力端子ＤＯが接続されるハイサ
イドトランジスタＮ2 との間に、ｐ+ ドレイン領域１０
４、ｎウェル領域１０２、ｐ形半導体基板１０１とで寄
生ｐｎｐトランジスタＴ1 が形成される。
の構造では、出力端子ＤＯとグランド端子ＧＮＤとの間
にｐ形半導体基板１０１とｎ+ ドレイン領域１１１とで
並列ダイオードＤ1 が形成され、出力端子ＤＯと電源端
子ＶＤＨとの間にｎウェル領域１０２とｐ+ ドレイン領
域１０４とでやはり並列ダイオードＤ2 が形成され、グ
ランド端子ＧＮＤと、出力端子ＤＯが接続されるハイサ
イドトランジスタＮ2 との間に、ｐ+ ドレイン領域１０
４、ｎウェル領域１０２、ｐ形半導体基板１０１とで寄
生ｐｎｐトランジスタＴ1 が形成される。
【０００６】図７は図５の片方の回路を示し、ハイサイ
ドダイオードＤ２に寄生ｐｎｐトランジスタが接続され
た等価回路を示す。寄生ｐｎｐトランジスタＴ1 のエミ
ッタとベースはハイサイドダイオードＤ2 と並列に点線
で示すように接続される。図５で示すデータドライバＩ
Ｃ５１とスキャンドライバＩＣ５２のそれぞれの出力端
子ＤＯは放電管５３に接続され、電気的に容量結合され
ている。そのため、放電管５３の充放電のタイミングに
よっては、出力端子ＤＯの電位は電源端子ＶＤＨより高
電位となる場合もあり、その場合には図７で示すように
出力端子ＤＯからハイサイドダイオードＤ２を経由して
電源端子ＶＤＨに電流Ｉd が流れる。
ドダイオードＤ２に寄生ｐｎｐトランジスタが接続され
た等価回路を示す。寄生ｐｎｐトランジスタＴ1 のエミ
ッタとベースはハイサイドダイオードＤ2 と並列に点線
で示すように接続される。図５で示すデータドライバＩ
Ｃ５１とスキャンドライバＩＣ５２のそれぞれの出力端
子ＤＯは放電管５３に接続され、電気的に容量結合され
ている。そのため、放電管５３の充放電のタイミングに
よっては、出力端子ＤＯの電位は電源端子ＶＤＨより高
電位となる場合もあり、その場合には図７で示すように
出力端子ＤＯからハイサイドダイオードＤ２を経由して
電源端子ＶＤＨに電流Ｉd が流れる。
【０００７】このように、データドライバＩＣ５１では
出力端子ＤＯの電位が電源端子ＶＤＨより高くなった場
合、出力端子ＤＯから電源端子ＶＤＨにハイサイドダイ
オードＤ2 を介して電流Ｉd が流れる。この電流Idの一
部が寄生ｐｎｐトランジスタＴ1 のベース電流となり寄
生ｐｎｐトランジスタＴ1 のコレクタ電流はこのベース
電流に寄生ｐｎｐトランジスタＴ1 の電流増幅率を乗じ
た大きな値となり、このコレクタ電流がグランド端子側
に寄生電流Ｉl となって流出することになる。この寄生
電流Ｉl が大きいと、消費電力が増大して、データドラ
イバＩＣ５１が発熱する。またこの寄生電流Ｉl が過大
になるとデータドライバＩＣ５１が破壊する場合も生じ
る。勿論、スキャンドライバＩＣ５２でも全く同様の現
象が起こる。
出力端子ＤＯの電位が電源端子ＶＤＨより高くなった場
合、出力端子ＤＯから電源端子ＶＤＨにハイサイドダイ
オードＤ2 を介して電流Ｉd が流れる。この電流Idの一
部が寄生ｐｎｐトランジスタＴ1 のベース電流となり寄
生ｐｎｐトランジスタＴ1 のコレクタ電流はこのベース
電流に寄生ｐｎｐトランジスタＴ1 の電流増幅率を乗じ
た大きな値となり、このコレクタ電流がグランド端子側
に寄生電流Ｉl となって流出することになる。この寄生
電流Ｉl が大きいと、消費電力が増大して、データドラ
イバＩＣ５１が発熱する。またこの寄生電流Ｉl が過大
になるとデータドライバＩＣ５１が破壊する場合も生じ
る。勿論、スキャンドライバＩＣ５２でも全く同様の現
象が起こる。
【０００８】この発明の目的は、前記の課題を解決し
て、寄生ｐｎダイオード電流をベース電流として寄生ｐ
ｎｐトランジスタが動作することによって流れる寄生電
流を低減し、発熱の少ない、熱破壊が起きにくい半導体
装置を提供することにある。
て、寄生ｐｎダイオード電流をベース電流として寄生ｐ
ｎｐトランジスタが動作することによって流れる寄生電
流を低減し、発熱の少ない、熱破壊が起きにくい半導体
装置を提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形半導体基板上に第１導電形の第１領域
と第２導電形の第２領域とがそれぞれ選択的に形成さ
れ、第２領域の表面層に第２導電形の第３領域と第１導
電形の第４領域とが分離され、且つ選択的に形成され、
第４領域の表面層に第１導電形の第５領域と第２導電形
の第６領域とがそれぞれ形成され、第１領域上、第３領
域上、第５領域上および第６領域上に第１電極、第３電
極、第５電極および第６電極がそれぞれ形成され、第５
電極と第６電極とが導体で接続されるダイオードとす
る。
めに、第１導電形半導体基板上に第１導電形の第１領域
と第２導電形の第２領域とがそれぞれ選択的に形成さ
れ、第２領域の表面層に第２導電形の第３領域と第１導
電形の第４領域とが分離され、且つ選択的に形成され、
第４領域の表面層に第１導電形の第５領域と第２導電形
の第６領域とがそれぞれ形成され、第１領域上、第３領
域上、第５領域上および第６領域上に第１電極、第３電
極、第５電極および第６電極がそれぞれ形成され、第５
電極と第６電極とが導体で接続されるダイオードとす
る。
【００１０】前記の第５領域に接して、第６領域が形成
され、第５領域上と第６領域上とに共通の第８電極が形
成される構成としてもよい。また、前記の第５領域に接
して、第５領域を取り囲むように第６領域が形成され、
第５領域上と第６領域上とに共通の第９電極が形成され
る構成としても効果的である。
され、第５領域上と第６領域上とに共通の第８電極が形
成される構成としてもよい。また、前記の第５領域に接
して、第５領域を取り囲むように第６領域が形成され、
第５領域上と第６領域上とに共通の第９電極が形成され
る構成としても効果的である。
【００１１】さらに、第１導電形半導体基板上に第１導
電形の第１領域と第２導電形の第２領域とをそれぞれ選
択的に形成され、第２領域の表面層に第２導電形の第３
領域と第１導電形の第４領域および第７領域とがそれぞ
れ分離され、選択的に形成され、第４領域の表面層に第
１導電形の第５領域に接して、第２導電形の第６領域が
形成され、第７領域上に第７電極（ソース電極）が形成
され、第７領域と第４領域に挟まれた第２領域上に絶縁
膜（ゲート絶縁膜）を介して第１０電極（ゲート電極）
が形成され、第１領域上、第３領域上に第１電極、第３
電極がそれぞれ形成され、第５領域と第６領域とに共通
の第８電極（ドレイン電極）が形成されるＭＯＳＦＥＴ
としてもよい。
電形の第１領域と第２導電形の第２領域とをそれぞれ選
択的に形成され、第２領域の表面層に第２導電形の第３
領域と第１導電形の第４領域および第７領域とがそれぞ
れ分離され、選択的に形成され、第４領域の表面層に第
１導電形の第５領域に接して、第２導電形の第６領域が
形成され、第７領域上に第７電極（ソース電極）が形成
され、第７領域と第４領域に挟まれた第２領域上に絶縁
膜（ゲート絶縁膜）を介して第１０電極（ゲート電極）
が形成され、第１領域上、第３領域上に第１電極、第３
電極がそれぞれ形成され、第５領域と第６領域とに共通
の第８電極（ドレイン電極）が形成されるＭＯＳＦＥＴ
としてもよい。
【００１２】また、第１導電形半導体基板上に第１導電
形の第１領域と第２導電形の第２領域とをそれぞれ選択
的に形成され、第２領域の表面層に第２導電形の第３領
域と第１導電形の第４領域および第７領域とがそれぞれ
分離され、選択的に形成され、第４領域の表面層に第１
導電形の第５領域が形成され、第７領域上に第７電極
（エミッタ電極）が形成され、第７領域と第４領域に挟
まれた第２領域上に絶縁膜（ゲート絶縁膜）を介して第
１０電極（ゲート電極）が形成され、第１領域上、第３
領域上に第１電極、第３電極がそれぞれ形成され、第５
領域に第８電極（コレクタ電極）が形成される第１の絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と、前
記第２領域の表面層に第２導電形の第３１領域と第１導
電形の第４１領域および第７１領域とがそれぞれ分離さ
れ、選択的に形成され、第４１領域の表面層に第１導電
形の第５１領域に接して、第２導電形の第６１領域が形
成され、第７１領域上に第７１電極（ソース電極）が形
成され、第７１領域と第４１領域に挟まれた第２領域上
に絶縁膜（ゲート絶縁膜）を介して第１０１電極（ゲー
ト電極）が形成され、第３１領域上に第３１電極が形成
され、第５１領域と第６１領域とに共通の第８１電極
（コレクタ電極）が形成され、第１０１電極と第７１電
極とが接続される第２の絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）とが、並列接続（ここでは、ソース
電極同士、コレクタ電極同士がそれぞれ接続され、ゲー
ト電極同士は接続されていない状態をいう）される構成
としてもよい。
形の第１領域と第２導電形の第２領域とをそれぞれ選択
的に形成され、第２領域の表面層に第２導電形の第３領
域と第１導電形の第４領域および第７領域とがそれぞれ
分離され、選択的に形成され、第４領域の表面層に第１
導電形の第５領域が形成され、第７領域上に第７電極
（エミッタ電極）が形成され、第７領域と第４領域に挟
まれた第２領域上に絶縁膜（ゲート絶縁膜）を介して第
１０電極（ゲート電極）が形成され、第１領域上、第３
領域上に第１電極、第３電極がそれぞれ形成され、第５
領域に第８電極（コレクタ電極）が形成される第１の絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と、前
記第２領域の表面層に第２導電形の第３１領域と第１導
電形の第４１領域および第７１領域とがそれぞれ分離さ
れ、選択的に形成され、第４１領域の表面層に第１導電
形の第５１領域に接して、第２導電形の第６１領域が形
成され、第７１領域上に第７１電極（ソース電極）が形
成され、第７１領域と第４１領域に挟まれた第２領域上
に絶縁膜（ゲート絶縁膜）を介して第１０１電極（ゲー
ト電極）が形成され、第３１領域上に第３１電極が形成
され、第５１領域と第６１領域とに共通の第８１電極
（コレクタ電極）が形成され、第１０１電極と第７１電
極とが接続される第２の絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）とが、並列接続（ここでは、ソース
電極同士、コレクタ電極同士がそれぞれ接続され、ゲー
ト電極同士は接続されていない状態をいう）される構成
としてもよい。
【００１３】前記の構成とすることで、この半導体装置
をプラズマディスプレイなどの容量負荷にこの半導体装
置を用いた場合に、前記の第１導電形半導体基板と第２
領域と第４領域で構成される寄生トランジスタを通して
流れる寄生電流を減少させることができる。その理由は
第４領域に第６領域を形成することで、第２領域と第４
領域と第６領域で負荷トランジスタが形成され、寄生ト
ランジスタのベース電流を負荷トランジスタに一部分流
するために寄生電流が減少する。また、例えば、第１導
電形をｐ形、第２導電形をｎ形とした場合、ＣＭＯＳの
ｐチャネルＭＯＳＦＥＴのｐドレイン領域の表面層にｎ
+ 領域を形成することで、やはり寄生電流を低減でき
る。また、ｐチャネルＭＯＳＦＥＴを２個のｐチャネル
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を並
列接続するようにして、置き換え、一方のＩＧＢＴのゲ
ート電極とソース電極とを短絡することで、ＩＧＢＴと
しての働きを殺してダイオードとして利用し、他方のＩ
ＧＢＴをＩＧＢＴとして動作させることで、ＭＯＳＦＥ
Ｔの場合より電流容量を大きくできる。
をプラズマディスプレイなどの容量負荷にこの半導体装
置を用いた場合に、前記の第１導電形半導体基板と第２
領域と第４領域で構成される寄生トランジスタを通して
流れる寄生電流を減少させることができる。その理由は
第４領域に第６領域を形成することで、第２領域と第４
領域と第６領域で負荷トランジスタが形成され、寄生ト
ランジスタのベース電流を負荷トランジスタに一部分流
するために寄生電流が減少する。また、例えば、第１導
電形をｐ形、第２導電形をｎ形とした場合、ＣＭＯＳの
ｐチャネルＭＯＳＦＥＴのｐドレイン領域の表面層にｎ
+ 領域を形成することで、やはり寄生電流を低減でき
る。また、ｐチャネルＭＯＳＦＥＴを２個のｐチャネル
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を並
列接続するようにして、置き換え、一方のＩＧＢＴのゲ
ート電極とソース電極とを短絡することで、ＩＧＢＴと
しての働きを殺してダイオードとして利用し、他方のＩ
ＧＢＴをＩＧＢＴとして動作させることで、ＭＯＳＦＥ
Ｔの場合より電流容量を大きくできる。
【００１４】尚、前記の寄生電流が問題となるプラズマ
ディスプレイなどプッシュプル形出力回路との接続は、
従来技術で述べた通りで、プッシュプル型出力回路の出
力端子ＤＯと第５電極と第６電極とを接続する導体と接
続し、電源の低電位端子ＧＮＤと第１電極と接続し、電
源の高電位端子ＶＤＨと第３電極と接続する場合であ
る。
ディスプレイなどプッシュプル形出力回路との接続は、
従来技術で述べた通りで、プッシュプル型出力回路の出
力端子ＤＯと第５電極と第６電極とを接続する導体と接
続し、電源の低電位端子ＧＮＤと第１電極と接続し、電
源の高電位端子ＶＤＨと第３電極と接続する場合であ
る。
【００１５】
【発明の実施の形態】図１はこの発明の第１実施例の要
部断面図である。この図はプッシュプル型出力回路を集
積する半導体装置のハイサイドトランジスタと並列に形
成されるハイサイドダイオード（寄生ダイオードＤ２）
部の断面図を示す。ｐ形シリコン基板１の表面層に第１
ｐ+ 領域２と第１ｐ+ 領域２と離れてｐ形シリコン基板
１の表面層にｎ- ウエル領域３を拡散等で形成し、ｎ-
ウエル領域３の表面層にｐ領域４と第１ｎ+ 領域５を形
成し、ｐ領域４の表面層に第２ｎ+ 領域６と第２ｐ+ 領
域７とを形成する。第１ｐ+ 領域２上、第１ｎ+ 領域上
５に第１金属配線８および第２金属配線９を形成し、第
２ｐ+ 領域７上と第２ｎ+ 領域６上とに共通の第３金属
配線１０を形成する。尚、第１ｎ+ 領域５の形成と同時
に第２ｎ+ 領域６も形成する。また、各金属配線８、
９、１０を形成した後で、シリコンが露出している箇所
にＰ−ＣＶＤ膜等の表面保護膜を形成する。
部断面図である。この図はプッシュプル型出力回路を集
積する半導体装置のハイサイドトランジスタと並列に形
成されるハイサイドダイオード（寄生ダイオードＤ２）
部の断面図を示す。ｐ形シリコン基板１の表面層に第１
ｐ+ 領域２と第１ｐ+ 領域２と離れてｐ形シリコン基板
１の表面層にｎ- ウエル領域３を拡散等で形成し、ｎ-
ウエル領域３の表面層にｐ領域４と第１ｎ+ 領域５を形
成し、ｐ領域４の表面層に第２ｎ+ 領域６と第２ｐ+ 領
域７とを形成する。第１ｐ+ 領域２上、第１ｎ+ 領域上
５に第１金属配線８および第２金属配線９を形成し、第
２ｐ+ 領域７上と第２ｎ+ 領域６上とに共通の第３金属
配線１０を形成する。尚、第１ｎ+ 領域５の形成と同時
に第２ｎ+ 領域６も形成する。また、各金属配線８、
９、１０を形成した後で、シリコンが露出している箇所
にＰ−ＣＶＤ膜等の表面保護膜を形成する。
【００１６】プッシュプル型出力回路の電源の低電位端
子ＧＮＤと第１金属配線８とが接続され、電源の高電位
端子ＶＤＨと第２金属配線９とが接続され、出力端子Ｄ
Ｏと第３金属配線１０とが接続される。この構造では、
等価回路で示すように、ｐ領域４とｎ- ウェル領域３と
で形成される寄生ｐｎダイオードＤ２（寄生という意味
は他の領域を形成される時に同時に形成されることから
付けられた。実回路では積極的に電流を流すダイオード
で回路的には必須のダイオードである）と同時にｐ領域
４とｎ- ウェル領域３およびｐ形シリコン基板１で形成
される寄生ｐｎｐトランジスタ（このトランジスタは不
要のトランジスタで文字通り寄生のダイオードである）
が存在し、さらに、この寄生ｐｎｐトランジスタＴ１の
ベースとコレクタを短絡するように、第２ｎ+ 領域６、
ｐ領域４およびｎ- ウェル領域３で付加ｎｐｎトランジ
スタＴ２が形成される。そのため、プッシュプル型出力
回路の電源の高電位端子ＶＤＨより出力端子ＤＯの電位
が高くなると、寄生ｐｎｐトランジスタＴ１に寄生電流
Ｉl が流れる。しかし、付加ｎｐｎトランジスタＴ２を
形成することで、寄生ｐｎｐトランジスタＴ１のベース
電流が付加ｎｐｎトランジスタのコレクタ電流として吸
い取られ、ベース電流が減少する。また、見方を変える
と寄生ｐｎｐトランジスタＴ１のエミッタ注入効率を付
加ｎｐｎトランジスタＴ２で抑えて、結果として電流増
幅率が低下するともいえる。これらのことにより、寄生
ｐｎｐトランジスタＴ１を通って流れる出力端子ＤＯか
ら低電位端子ＧＮＤに流れる寄生電流Ｉl は従来の構造
に対して１／１０〜１／２０に減少し、シリコンチップ
の発熱は抑制される。
子ＧＮＤと第１金属配線８とが接続され、電源の高電位
端子ＶＤＨと第２金属配線９とが接続され、出力端子Ｄ
Ｏと第３金属配線１０とが接続される。この構造では、
等価回路で示すように、ｐ領域４とｎ- ウェル領域３と
で形成される寄生ｐｎダイオードＤ２（寄生という意味
は他の領域を形成される時に同時に形成されることから
付けられた。実回路では積極的に電流を流すダイオード
で回路的には必須のダイオードである）と同時にｐ領域
４とｎ- ウェル領域３およびｐ形シリコン基板１で形成
される寄生ｐｎｐトランジスタ（このトランジスタは不
要のトランジスタで文字通り寄生のダイオードである）
が存在し、さらに、この寄生ｐｎｐトランジスタＴ１の
ベースとコレクタを短絡するように、第２ｎ+ 領域６、
ｐ領域４およびｎ- ウェル領域３で付加ｎｐｎトランジ
スタＴ２が形成される。そのため、プッシュプル型出力
回路の電源の高電位端子ＶＤＨより出力端子ＤＯの電位
が高くなると、寄生ｐｎｐトランジスタＴ１に寄生電流
Ｉl が流れる。しかし、付加ｎｐｎトランジスタＴ２を
形成することで、寄生ｐｎｐトランジスタＴ１のベース
電流が付加ｎｐｎトランジスタのコレクタ電流として吸
い取られ、ベース電流が減少する。また、見方を変える
と寄生ｐｎｐトランジスタＴ１のエミッタ注入効率を付
加ｎｐｎトランジスタＴ２で抑えて、結果として電流増
幅率が低下するともいえる。これらのことにより、寄生
ｐｎｐトランジスタＴ１を通って流れる出力端子ＤＯか
ら低電位端子ＧＮＤに流れる寄生電流Ｉl は従来の構造
に対して１／１０〜１／２０に減少し、シリコンチップ
の発熱は抑制される。
【００１７】尚、ここではプッシュプル型出力回路を集
積する半導体装置を例にとって説明したが、それ以外の
パワーＩＣ（集積回路）を形成する際、同時に作り込ま
れる寄生ダイオードを有する半導体装置にも当然当ては
まる。図２はこの発明の第２実施例の要部断面図であ
る。図１との違いは第２ｐ+ 領域７が第２ｎ+ 領域６に
接して、且つ囲まれており、また第３金属配線１０がｐ
ｎ接合の露出部を被覆している点と、ｐ領域４を第１ｎ
+ 領域５で取り囲んでいる点である。効果については、
ｐｎ接合を短絡し、ｐ領域４を第１ｎ+ 領域５で取り囲
むことで、付加ｎｐｎトランジスタＴ２のエミッタ電流
を流れやすくすることで前記の効果をさらに増大させ
て、寄生電流Ｉl を減少させている。
積する半導体装置を例にとって説明したが、それ以外の
パワーＩＣ（集積回路）を形成する際、同時に作り込ま
れる寄生ダイオードを有する半導体装置にも当然当ては
まる。図２はこの発明の第２実施例の要部断面図であ
る。図１との違いは第２ｐ+ 領域７が第２ｎ+ 領域６に
接して、且つ囲まれており、また第３金属配線１０がｐ
ｎ接合の露出部を被覆している点と、ｐ領域４を第１ｎ
+ 領域５で取り囲んでいる点である。効果については、
ｐｎ接合を短絡し、ｐ領域４を第１ｎ+ 領域５で取り囲
むことで、付加ｎｐｎトランジスタＴ２のエミッタ電流
を流れやすくすることで前記の効果をさらに増大させ
て、寄生電流Ｉl を減少させている。
【００１８】図３はこの発明の第３実施例の要部断面図
である。ｎ- ウェル領域３の表面層にｐ領域４と第１ｎ
+ 領域５と第３ｐ+ 領域２１とを形成し、ｐ領域４の表
面層に第２ｎ+ 領域２３と第２ｐ+ 領域２４を接するよ
うに形成し、第１ｎ+ 領域５上と第３ｐ+ 領域２１上に
第２金属配線９と第４金属配線１１とを形成し、第２ｎ
+ 領域６上と第２ｐ+ 領域７上とに共通の第３金属配線
１０を形成する。また第３ｐ+ 領域２１とｐ領域４とに
挟まれるｎ- ウェル領域３の表面にゲート絶縁膜２３を
介してゲート電極２４が形成され、ハイサイドトランジ
スタとしてドレインショート型のｐチャネルＭＯＳＦＥ
Ｔを形成する。そしてプッシュプル型出力回路の出力端
子ＤＯが高電位端子ＶＤＨより電位が高くなったとき、
第２ｐ+領域７、ｐ領域４およびｎ- ウェル領域３と、
ｐ形シリコン基板１とで形成される寄生ｐｎｐトランジ
スタＴ１のエミッタ電流を、第２ｎ+ 領域６、ｐ領域４
およびｎ- ウェル領域３で形成される付加ｎｐｎトラン
ジスタＴ２でバイパスすることで、寄生ｐｎｐトランジ
スタＴ１のベース電流を減少させ、ｐ形シリコン基板に
流れる寄生電流Ｉl を減少させることができる。
である。ｎ- ウェル領域３の表面層にｐ領域４と第１ｎ
+ 領域５と第３ｐ+ 領域２１とを形成し、ｐ領域４の表
面層に第２ｎ+ 領域２３と第２ｐ+ 領域２４を接するよ
うに形成し、第１ｎ+ 領域５上と第３ｐ+ 領域２１上に
第２金属配線９と第４金属配線１１とを形成し、第２ｎ
+ 領域６上と第２ｐ+ 領域７上とに共通の第３金属配線
１０を形成する。また第３ｐ+ 領域２１とｐ領域４とに
挟まれるｎ- ウェル領域３の表面にゲート絶縁膜２３を
介してゲート電極２４が形成され、ハイサイドトランジ
スタとしてドレインショート型のｐチャネルＭＯＳＦＥ
Ｔを形成する。そしてプッシュプル型出力回路の出力端
子ＤＯが高電位端子ＶＤＨより電位が高くなったとき、
第２ｐ+領域７、ｐ領域４およびｎ- ウェル領域３と、
ｐ形シリコン基板１とで形成される寄生ｐｎｐトランジ
スタＴ１のエミッタ電流を、第２ｎ+ 領域６、ｐ領域４
およびｎ- ウェル領域３で形成される付加ｎｐｎトラン
ジスタＴ２でバイパスすることで、寄生ｐｎｐトランジ
スタＴ１のベース電流を減少させ、ｐ形シリコン基板に
流れる寄生電流Ｉl を減少させることができる。
【００１９】図４はこの発明の第４実施例の要部断面図
である。図３との違いはｐチャネルＭＯＳＦＥＴが２個
のｐチャネルＩＧＢＴに代わった点である。同図（ａ）
に示す第１のＩＧＢＴはコレクタ電極である第３金属配
線１０がコレクタ領域である第２ｎ+ 領域２２のみに接
続しており、このＩＧＢＴはハイサイドトランジスタと
して利用される。一方、同図（ｂ）に示す第２のＩＧＢ
Ｔはコレクタ電極である第３金属配線１０ａがコレクタ
領域である第２ｎ+ 領域２７とベース領域の高濃度層で
ある第２ｐ+ 領域２８に共通に接続し、ゲート電極２６
とエミッタ電極である第４金属配線１１ａが接続して、
ｐチャネルＭＯＳＦＥＴはＭＯＳＦＥＴとしての働きは
せず、前記の寄生ダイオードＤ２と同様の働きをし、回
路的に必要なダイオードを構成する。第１のＩＧＢＴの
エミッタ電極としての第４金属配線１１と第２のＩＧＢ
Ｔのエミッタ電極としての第４金属配線１１ａとが接続
され、第１のＩＧＢＴのコレクタ電極としての第２金属
配線１１と第２のＩＧＢＴのエミッタ電極としての第２
金属配線１１ａとが接続される。つまり、第１のＩＧＢ
Ｔと第２のＩＧＢＴが並列接続される。またコレクタ電
極である第３金属配線１０、１０ａはプッシュプル型出
力回路の出力端子ＤＯに接続し、第２金属配線９、９ａ
とエミッタ電極である第４金属配線１１、１１ａとは電
源の高電位端子ＶＤＨに接続し、第１金属配線８は電源
の低電位端子ＧＮＤに接続する。
である。図３との違いはｐチャネルＭＯＳＦＥＴが２個
のｐチャネルＩＧＢＴに代わった点である。同図（ａ）
に示す第１のＩＧＢＴはコレクタ電極である第３金属配
線１０がコレクタ領域である第２ｎ+ 領域２２のみに接
続しており、このＩＧＢＴはハイサイドトランジスタと
して利用される。一方、同図（ｂ）に示す第２のＩＧＢ
Ｔはコレクタ電極である第３金属配線１０ａがコレクタ
領域である第２ｎ+ 領域２７とベース領域の高濃度層で
ある第２ｐ+ 領域２８に共通に接続し、ゲート電極２６
とエミッタ電極である第４金属配線１１ａが接続して、
ｐチャネルＭＯＳＦＥＴはＭＯＳＦＥＴとしての働きは
せず、前記の寄生ダイオードＤ２と同様の働きをし、回
路的に必要なダイオードを構成する。第１のＩＧＢＴの
エミッタ電極としての第４金属配線１１と第２のＩＧＢ
Ｔのエミッタ電極としての第４金属配線１１ａとが接続
され、第１のＩＧＢＴのコレクタ電極としての第２金属
配線１１と第２のＩＧＢＴのエミッタ電極としての第２
金属配線１１ａとが接続される。つまり、第１のＩＧＢ
Ｔと第２のＩＧＢＴが並列接続される。またコレクタ電
極である第３金属配線１０、１０ａはプッシュプル型出
力回路の出力端子ＤＯに接続し、第２金属配線９、９ａ
とエミッタ電極である第４金属配線１１、１１ａとは電
源の高電位端子ＶＤＨに接続し、第１金属配線８は電源
の低電位端子ＧＮＤに接続する。
【００２０】この構成では、ハイサイドトランジスタは
第１のＩＧＢＴで図３のＭＯＳＦＥＴよりも電流容量を
大きくできる。またハイサイドダイオードは寄生ダイオ
ードで第２のＩＧＢＴがその役割をする。そのときコレ
クタ領域である第２ｎ+ 領域２７は第２ｐ+ 領域２８で
短絡される構造となり、この第２ｐ+ 領域２８を形成す
ることで、前記の寄生ｐｎｐトランジスタが形成される
が、第２ｎ+ 領域２３で付加トランジスタＴ２を構成し
て、この寄生ｐｎｐトランジスタを流れる寄生電流Ｉl
は抑制される。尚、この第２のＩＧＢＴは図３のｐチャ
ネルＭＯＳＦＥＴと構造的には類似している。また、こ
この例ではｎ- ウェル領域３を共通として、その中に第
１および第２のＩＧＢＴを形成している。このとき、勿
論、第１ｎ+ 領域５、５ａは共通であってもよい。
第１のＩＧＢＴで図３のＭＯＳＦＥＴよりも電流容量を
大きくできる。またハイサイドダイオードは寄生ダイオ
ードで第２のＩＧＢＴがその役割をする。そのときコレ
クタ領域である第２ｎ+ 領域２７は第２ｐ+ 領域２８で
短絡される構造となり、この第２ｐ+ 領域２８を形成す
ることで、前記の寄生ｐｎｐトランジスタが形成される
が、第２ｎ+ 領域２３で付加トランジスタＴ２を構成し
て、この寄生ｐｎｐトランジスタを流れる寄生電流Ｉl
は抑制される。尚、この第２のＩＧＢＴは図３のｐチャ
ネルＭＯＳＦＥＴと構造的には類似している。また、こ
この例ではｎ- ウェル領域３を共通として、その中に第
１および第２のＩＧＢＴを形成している。このとき、勿
論、第１ｎ+ 領域５、５ａは共通であってもよい。
【００２１】
【発明の効果】この発明によれば、ハイサイドトランジ
スタをｐチャネルＭＯＳＦＥＴで形成した場合、このｐ
チャネルＭＯＳＦＥＴのｐ+ ドレイン領域内にｎ+ 領域
を設けてこれら領域を導体で接続することで、付加ｎｐ
ｎトランジスタを形成して、寄生電流の減少を図る。ま
た、ハイサイドトランジスタをｐチャネルＭＯＳＦＥＴ
に付加ｎｐｎトランジスタと同様の働きをさせること
で、寄生電流の低減を図る。さらにｐチャネルＭＯＳＦ
ＥＴの代わりにｐチャネルＩＧＢＴを２個並接続し、一
方をダイオードとして利用し、他方をＩＧＢＴとして働
かせることで、ＭＯＳＦＥＴより電流容量を大きくでき
る。
スタをｐチャネルＭＯＳＦＥＴで形成した場合、このｐ
チャネルＭＯＳＦＥＴのｐ+ ドレイン領域内にｎ+ 領域
を設けてこれら領域を導体で接続することで、付加ｎｐ
ｎトランジスタを形成して、寄生電流の減少を図る。ま
た、ハイサイドトランジスタをｐチャネルＭＯＳＦＥＴ
に付加ｎｐｎトランジスタと同様の働きをさせること
で、寄生電流の低減を図る。さらにｐチャネルＭＯＳＦ
ＥＴの代わりにｐチャネルＩＧＢＴを２個並接続し、一
方をダイオードとして利用し、他方をＩＧＢＴとして働
かせることで、ＭＯＳＦＥＴより電流容量を大きくでき
る。
【図１】この発明の第１実施例の要部断面図
【図２】この発明の第２実施例の要部断面図
【図３】この発明の第３実施例の要部断面図
【図４】この発明の第４実施例の要部断面図
【図５】プラズマ表示パネル駆動用ＩＣの例で、一ドッ
ト当たりの出力回路図
ト当たりの出力回路図
【図６】従来構造の要部断面図
【図７】従来構造でハイサイドダイオードＤ２に寄生ｐ
ｎｐトランジスタが接続された等価回路図
ｎｐトランジスタが接続された等価回路図
１ ｐ形半導体基板
２ 第１ｐ+ 領域
３ ｎ- ウェル領域
４ ｐ領域
５ 第１ｎ+ 領域
６ 第２ｎ+ 領域
７ 第２ｐ+ 領域
８ 第１金属配線
８ａ 第１金属配線
９ 第２金属配線
９ａ 第２金属配線
１０ 第３金属配線
１０ａ 第３金属配線
１１ 第４金属配線
１１ａ 第４金属配線
１２ ゲート電極
２１ 第３ｐ+ 領域
２２ 第２ｎ+ 領域
２３ ゲート絶縁膜
２４ ゲート電極
２５ ゲート絶縁膜
２６ ゲート電極
２７ 第３ｎ+ 領域
２８ 第４ｐ+ 領域
５１ データドライバＩＣ
５２ スキャンドライバＩＣ
５３ 放電管
５４ 電源
５５ 電源
５６ 制御回路
５７ 制御回路
１０１ ｐ形半導体基板
１０２ ｎウェル領域
１０３ ｐ+ ソース領域
１０４ ｐ+ ドレイン領域
１０５ ｎ+ 領域
１０６ ゲート絶縁膜
１０７ ゲート電極
１０８ ソース電極
１０９ ドレイン電極
１１０ ｎ+ ソース領域
１１１ ｎ+ ドレイン領域
１１２ ｐ+ 領域
１１３ ゲート絶縁膜
１１４ ゲート電極
１１５ ソース電極
１１６ ドレイン電極
ＧＮＤ グランド端子
ＤＯ 出力端子
ＶＤＨ 電源端子
Ｔ1 寄生ｐｎｐトランジスタ
Ｔ2 付加ｎｐｎトランジスタ
Ｄ2 ハイサイドダイオード
Ｉl 寄生電流
Ｄ1 ローサイドダイオード
Ｄ2 ハイサイドダイオード
Ｄ3 ローサイドダイオード
Ｄ2 ハイサイドダイオード
Ｎ1 ローサイドトランジスタ
Ｎ2 ハイサイドトランジスタ
Ｎ3 ローサイドトランジスタ
Ｎ4 ハイサイドトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−155156（ＪＰ，Ａ)
特開 昭62−217664（ＪＰ，Ａ)
特開 平５−283622（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/861
H01L 29/78
H01L 27/08
H01L 27/06
H01L 29/73
Claims (5)
- 【請求項１】第１導電形半導体基板上に第１導電形の第
１領域と第２導電形の第２領域とがそれぞれ選択的に形
成され、第２領域の表面層に第２導電形の第３領域と第
１導電形の第４領域とが分離され、且つ選択的に形成さ
れ、第４領域の表面層に第１導電形の第５領域と第２導
電形の第６領域とがそれぞれ形成され、第１領域上、第
３領域上、第５領域上および第６領域上に第１電極、第
３電極、第５電極および第６電極がそれぞれ形成され、
第５電極と第６電極とが導体で接続されたダイオードで
あることを特徴とする半導体装置。 - 【請求項２】第５領域に接して、第６領域が形成され、
第５領域上と第６領域上とに共通の第８電極が形成され
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】第５領域に接して、第５領域を取り囲むよ
うに第６領域が形成され、第５領域上と第６領域上とに
共通の第９電極が形成されることを特徴とする請求項１
記載の半導体装置。 - 【請求項４】第１導電形半導体基板上に第１導電形の第
１領域と第２導電形の第２領域とがそれぞれ選択的に形
成され、第２領域の表面層に第２導電形の第３領域と第
１導電形の第４領域および第７領域とがそれぞれ分離さ
れ、選択的に形成され、第４領域の表面層に第１導電形
の第５領域に接して、第２導電形の第６領域が形成さ
れ、第７領域上に第７電極が形成され、第７領域と第４
領域とに挟まれた第２領域上に絶縁膜を介して第１０電
極が形成され、第１領域上、第３領域上に第１電極、第
３電極がそれぞれ形成され、第５領域と第６領域とに共
通の第８電極が形成されたＭＯＳＦＥＴであることを特
徴とする半導体装置。 - 【請求項５】第１導電形半導体基板上に第１導電形の第
１領域と第２導電形の第２領域とがそれぞれ選択的に形
成され、第２領域の表面層に第２導電形の第３領域と第
１導電形の第４領域および第７領域とがそれぞれ分離さ
れ、選択的に形成され、第４領域の表面層に第１導電形
の第５領域が形成され、第７領域上に第７電極が形成さ
れ、第７領域と第４領域とに挟まれた第２領域上に絶縁
膜を介して第１０電極が形成され、第１領域上、第３領
域上に第１電極、第３電極がそれぞれ形成され、第５領
域に第８電極が形成される第１絶縁ゲート型バイポーラ
トランジスタと、前記第２領域の表面層に第２導電形の
第３１領域と第１導電形の第４１領域および第７１領域
とがそれぞれ分離され、選択的に形成され、第４１領域
の表面層に第１導電形の第５１領域に接して、第２導電
形の第６１領域が形成され、第７１領域上に第７１電極
が形成され、第７１領域と第４１領域とに挟まれた第２
領域上に絶縁膜を介して第１０１電極が形成され、第３
１領域上に第３１電極が形成され、第５１領域と第６１
領域とに共通の第８１電極が形成され、第１０１電極と
第７１電極とが接続される第２絶縁ゲート型バイポーラ
トランジスタとが、並列接続（第７電極と第７１電極、
第８電極と第８１電極がそれぞれ接続されている状態）
されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435896A JP3519226B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33435896A JP3519226B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173068A JPH10173068A (ja) | 1998-06-26 |
| JP3519226B2 true JP3519226B2 (ja) | 2004-04-12 |
Family
ID=18276485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33435896A Expired - Lifetime JP3519226B2 (ja) | 1996-12-16 | 1996-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3519226B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000277622A (ja) * | 1999-01-18 | 2000-10-06 | Sony Corp | 半導体装置およびその製造方法 |
| JP4788276B2 (ja) * | 2005-10-04 | 2011-10-05 | 富士電機株式会社 | 半導体装置 |
| JP5132077B2 (ja) * | 2006-04-18 | 2013-01-30 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| JP2009064036A (ja) * | 2008-11-13 | 2009-03-26 | Hitachi Ltd | プラズマディスプレイ装置 |
| JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、ｐｄｐ表示装置及びその駆動回路 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
| JP5488256B2 (ja) * | 2010-06-25 | 2014-05-14 | 三菱電機株式会社 | 電力用半導体装置 |
-
1996
- 1996-12-16 JP JP33435896A patent/JP3519226B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10173068A (ja) | 1998-06-26 |
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