JPH0855871A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH0855871A JPH0855871A JP6208111A JP20811194A JPH0855871A JP H0855871 A JPH0855871 A JP H0855871A JP 6208111 A JP6208111 A JP 6208111A JP 20811194 A JP20811194 A JP 20811194A JP H0855871 A JPH0855871 A JP H0855871A
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- film base
- semiconductor element
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体素子の外側電極部及び内側電極部に対
する外部接続をフィルム基材上のリードによって行う際
に、リードの接合部分を直接認識することができ、しか
も安価で高精度なフィルム基材を用いることができるよ
うにする。 【構成】 外側電極部２１及び内側電極部２２を有する
半導体素子２と、インナーリード３２ａを有するリード
３２が形成された主フィルム基材３１と、インナーリー
ド４２ａを有するリード４２が形成された副フィルム基
材４１とを備え、主フィルム基材３１と副フィルム基材
４１とが積層されて、主フィルム基材３１のインナーリ
ード３２ａが第１のバンプ５を介して半導体素子２の外
側電極部２１に接続されると共に、副フィルム基材４１
のインナーリード４２ａが第２のバンプ６を介して半導
体素子２の内側電極部２２に接続され、かつ、第２のバ
ンプ６の突出高さが第１のバンプ５の突出高さよりも大
きく形成されている。
する外部接続をフィルム基材上のリードによって行う際
に、リードの接合部分を直接認識することができ、しか
も安価で高精度なフィルム基材を用いることができるよ
うにする。 【構成】 外側電極部２１及び内側電極部２２を有する
半導体素子２と、インナーリード３２ａを有するリード
３２が形成された主フィルム基材３１と、インナーリー
ド４２ａを有するリード４２が形成された副フィルム基
材４１とを備え、主フィルム基材３１と副フィルム基材
４１とが積層されて、主フィルム基材３１のインナーリ
ード３２ａが第１のバンプ５を介して半導体素子２の外
側電極部２１に接続されると共に、副フィルム基材４１
のインナーリード４２ａが第２のバンプ６を介して半導
体素子２の内側電極部２２に接続され、かつ、第２のバ
ンプ６の突出高さが第１のバンプ５の突出高さよりも大
きく形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、フィルム基材上のリー
ドに半導体素子を接続するＴＡＢ（Tape Automated Bon
ding）方式を用いた半導体パッケージに関する。
ドに半導体素子を接続するＴＡＢ（Tape Automated Bon
ding）方式を用いた半導体パッケージに関する。
【０００２】
【従来の技術】半導体素子の表面の外側近傍に加えて内
側にも電極部を配置して、半導体素子の小型高密度化を
図るようにしたものがある。このような半導体素子に対
する電気的な外部接続をＴＡＢ方式によって行う場合、
半導体素子の外側電極部及び内側電極部にフィルム基材
上のリードをそれぞれ接続する必要があるので、従来
は、図６に示すような構成を用いている。
側にも電極部を配置して、半導体素子の小型高密度化を
図るようにしたものがある。このような半導体素子に対
する電気的な外部接続をＴＡＢ方式によって行う場合、
半導体素子の外側電極部及び内側電極部にフィルム基材
上のリードをそれぞれ接続する必要があるので、従来
は、図６に示すような構成を用いている。
【０００３】即ち、半導体素子１００は、その表面の外
側近傍に複数の外側電極部１０１が配列されると共に、
その内側にも複数の内側電極部１０２が配置されてい
る。フィルムキャリア１０３は二層配線のもので、フィ
ルム基材１０４の両面にそれぞれ複数のリード１０５及
び１０６が形成されており、上面のリード１０６はスル
ーホール１０７を通じて下面に導出されている。そし
て、フィルム基材１０４の下面におけるリード１０５及
び１０６が、それぞれ金属片等のバンプ１０８及び１０
９を介して半導体素子１００の外側電極部１０１及び内
側電極部１０２に接合されている。
側近傍に複数の外側電極部１０１が配列されると共に、
その内側にも複数の内側電極部１０２が配置されてい
る。フィルムキャリア１０３は二層配線のもので、フィ
ルム基材１０４の両面にそれぞれ複数のリード１０５及
び１０６が形成されており、上面のリード１０６はスル
ーホール１０７を通じて下面に導出されている。そし
て、フィルム基材１０４の下面におけるリード１０５及
び１０６が、それぞれ金属片等のバンプ１０８及び１０
９を介して半導体素子１００の外側電極部１０１及び内
側電極部１０２に接合されている。
【０００４】
【発明が解決しようとする課題】しかしながら、図６に
示したような従来のＴＡＢ方式による半導体パッケージ
においては、半導体素子１００の同一表面にある電極部
１０１及び１０２上のバンプ１０８及び１０９にリード
１０５及び１０６を接続する必要があるので、フィルム
基材１０４の同一下面においてリード１０５及び１０６
とバンプ１０８及び１０９とを接合している。このた
め、接続時にこれらの接合部分を直接認識してアライメ
ントすることができず、また、接続後の接合検査時にも
これらの接合状態を直接認識することができなかった。
示したような従来のＴＡＢ方式による半導体パッケージ
においては、半導体素子１００の同一表面にある電極部
１０１及び１０２上のバンプ１０８及び１０９にリード
１０５及び１０６を接続する必要があるので、フィルム
基材１０４の同一下面においてリード１０５及び１０６
とバンプ１０８及び１０９とを接合している。このた
め、接続時にこれらの接合部分を直接認識してアライメ
ントすることができず、また、接続後の接合検査時にも
これらの接合状態を直接認識することができなかった。
【０００５】また、二層配線を有するフィルム基材１０
４、特に一方の面のリード１０６をスルーホール１０７
を通じて他方の面に導出させる構造のフィルム基材１０
４は、製造工程が複雑でコスト高につく上に、精度が必
ずしも充分ではなかった。
４、特に一方の面のリード１０６をスルーホール１０７
を通じて他方の面に導出させる構造のフィルム基材１０
４は、製造工程が複雑でコスト高につく上に、精度が必
ずしも充分ではなかった。
【０００６】そこで本発明は、半導体素子の外側電極部
及び内側電極部に対する外部接続をフィルム基材上のリ
ードによって行う際に、リードの接合部分を直接認識す
ることができ、しかも安価で高精度なフィルム基材を用
いることができる半導体パッケージを提供することを目
的とする。
及び内側電極部に対する外部接続をフィルム基材上のリ
ードによって行う際に、リードの接合部分を直接認識す
ることができ、しかも安価で高精度なフィルム基材を用
いることができる半導体パッケージを提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体素子の表面に配置された外側電極
部及び内側電極部に対する外部接続が、絶縁性フィルム
基材上に形成された導体リードによって行われる半導体
パッケージにおいて、第１のインナーリードを有する第
１のリードが形成された主フィルム基材と、第２のイン
ナーリードを有する第２のリードが形成された副フィル
ム基材とを備え、前記主フィルム基材と前記副フィルム
基材とが積層されて、前記第１のインナーリードが第１
のバンプを介して前記半導体素子の外側電極部に接続さ
れると共に、前記第２のインナーリードが第２のバンプ
を介して前記半導体素子の内側電極部に接続され、か
つ、前記第２のバンプの突出高さが前記第１のバンプの
突出高さよりも大きく形成されているものである。
に、本発明は、半導体素子の表面に配置された外側電極
部及び内側電極部に対する外部接続が、絶縁性フィルム
基材上に形成された導体リードによって行われる半導体
パッケージにおいて、第１のインナーリードを有する第
１のリードが形成された主フィルム基材と、第２のイン
ナーリードを有する第２のリードが形成された副フィル
ム基材とを備え、前記主フィルム基材と前記副フィルム
基材とが積層されて、前記第１のインナーリードが第１
のバンプを介して前記半導体素子の外側電極部に接続さ
れると共に、前記第２のインナーリードが第２のバンプ
を介して前記半導体素子の内側電極部に接続され、か
つ、前記第２のバンプの突出高さが前記第１のバンプの
突出高さよりも大きく形成されているものである。
【０００８】なお、前記第１のバンプ及び前記第２のバ
ンプの少なくとも第２のバンプが金属球であることが望
ましい。
ンプの少なくとも第２のバンプが金属球であることが望
ましい。
【０００９】また、前記第１のバンプ及び前記第２のバ
ンプの少なくとも第２のバンプが前記半導体素子の内側
電極部に予め接合されたものであってよい。
ンプの少なくとも第２のバンプが前記半導体素子の内側
電極部に予め接合されたものであってよい。
【００１０】また、前記第１のバンプ及び前記第２のバ
ンプの少なくとも第２のバンプが前記第２のインナーリ
ードに予め転写されたものであってもよい。
ンプの少なくとも第２のバンプが前記第２のインナーリ
ードに予め転写されたものであってもよい。
【００１１】さらに、インナーリードのない補助リード
が前記第１のリードと共に配列され、前記第２のリード
における前記第２のインナーリードとは反対の端部が前
記補助リードに接続されていることが好ましい。
が前記第１のリードと共に配列され、前記第２のリード
における前記第２のインナーリードとは反対の端部が前
記補助リードに接続されていることが好ましい。
【００１２】
【作用】上記のように構成された本発明の半導体パッケ
ージによれば、半導体素子の外側電極部及び内側電極部
への接続がそれぞれ第１及び第２のインナーリードによ
って行われ、かつ、外側電極部の第１のバンプよりも内
側電極部の第２のバンプが高いので、第１及び第２のイ
ンナーリード間に高低差をもたせることができる。即
ち、第１のリードが形成された主フィルム基材と第２の
リードが形成された副フィルム基材との積層によって、
第１及び第２のインナーリードを同一面上に位置させる
必要がなく、しかも第１及び第２のインナーリード間の
ショートの虞れもなく、外側電極部及び内側電極部に対
する接続が可能となる。
ージによれば、半導体素子の外側電極部及び内側電極部
への接続がそれぞれ第１及び第２のインナーリードによ
って行われ、かつ、外側電極部の第１のバンプよりも内
側電極部の第２のバンプが高いので、第１及び第２のイ
ンナーリード間に高低差をもたせることができる。即
ち、第１のリードが形成された主フィルム基材と第２の
リードが形成された副フィルム基材との積層によって、
第１及び第２のインナーリードを同一面上に位置させる
必要がなく、しかも第１及び第２のインナーリード間の
ショートの虞れもなく、外側電極部及び内側電極部に対
する接続が可能となる。
【００１３】従って、第１及び第２のインナーリードは
共にフィルム基材から突出する形態なので、第１及び第
２のバンプとの接続時にこれらの接合部分を直接認識し
てアライメントすることができ、また、接続後の接合検
査時にもこれらの接合状態を直接認識することができ
る。
共にフィルム基材から突出する形態なので、第１及び第
２のバンプとの接続時にこれらの接合部分を直接認識し
てアライメントすることができ、また、接続後の接合検
査時にもこれらの接合状態を直接認識することができ
る。
【００１４】また、単層配線のフィルム基材の積層によ
って、外側電極部及び内側電極部への接続が可能となる
ので、製造工程が簡単で安価な上に精度の高いフィルム
基材を用いることができる。
って、外側電極部及び内側電極部への接続が可能となる
ので、製造工程が簡単で安価な上に精度の高いフィルム
基材を用いることができる。
【００１５】
【実施例】以下、本発明による半導体パッケージの実施
例について図１〜図５を参照して説明する。図１は第１
実施例による半導体パッケージの断面図、図２はその半
導体パッケージの平面図である。
例について図１〜図５を参照して説明する。図１は第１
実施例による半導体パッケージの断面図、図２はその半
導体パッケージの平面図である。
【００１６】まず、図１及び図２に示すように、本実施
例の半導体パッケージ１は、半導体素子２とフィルムキ
ャリア３とフィルムシート４とによって構成されてい
る。
例の半導体パッケージ１は、半導体素子２とフィルムキ
ャリア３とフィルムシート４とによって構成されてい
る。
【００１７】半導体素子２は、いわゆるエリアＴＡＢ用
と称されるもので、その表面の外側近傍に複数の外側電
極部２１が配列されていると共に、その内側にも複数の
内側電極部２２が配置されている。
と称されるもので、その表面の外側近傍に複数の外側電
極部２１が配列されていると共に、その内側にも複数の
内側電極部２２が配置されている。
【００１８】フィルムキャリア３は、ポリイミド等から
なる絶縁性の主フィルム基材３１上に銅箔等により複数
のリード３２をパターン形成したものである。そして、
主フィルム基材３１にはデバイス孔３１ａとアウターリ
ード孔３１ｂとが形成され、デバイス孔３１ａ内に各々
のインナーリード３２ａが突出し、アウターリード孔３
１ｂに各々のアウターリード３２ｂが架橋されている。
また、主フィルム基材３１上における各々のアウターリ
ード３２ｂの先端にはそれぞれテストパッド３２ｃが設
けられている。なお、リード３２と共に補助リード３
２′が配列され、この補助リード３２′はアウターリー
ド３２ｂ及びテストパッド３２ｃを有するが、インナー
リードのない構造になっている。なお、フィルムキャリ
ヤ３は長尺テープ状の形態で供給され、主フィルム基材
３１における３１ｃはスプロケット孔である。
なる絶縁性の主フィルム基材３１上に銅箔等により複数
のリード３２をパターン形成したものである。そして、
主フィルム基材３１にはデバイス孔３１ａとアウターリ
ード孔３１ｂとが形成され、デバイス孔３１ａ内に各々
のインナーリード３２ａが突出し、アウターリード孔３
１ｂに各々のアウターリード３２ｂが架橋されている。
また、主フィルム基材３１上における各々のアウターリ
ード３２ｂの先端にはそれぞれテストパッド３２ｃが設
けられている。なお、リード３２と共に補助リード３
２′が配列され、この補助リード３２′はアウターリー
ド３２ｂ及びテストパッド３２ｃを有するが、インナー
リードのない構造になっている。なお、フィルムキャリ
ヤ３は長尺テープ状の形態で供給され、主フィルム基材
３１における３１ｃはスプロケット孔である。
【００１９】フィルムシート４は、リング状をなす副フ
ィルム基材４１上に複数のリード４２をパターン形成し
たものである。そして、副フィルム基材４１の内周縁４
１ａから各々のインナーリード４２ａが突出し、外周縁
４１ｂから各々のアウターリード４２ｂが突出してい
る。なお、後述する樹脂封止後の樹脂剥離やクラック発
生等を防止するため、フィルムシート４はフィルムキャ
リア３と同等の熱膨張係数を有する材料、好ましくは同
一の材料を使用する。
ィルム基材４１上に複数のリード４２をパターン形成し
たものである。そして、副フィルム基材４１の内周縁４
１ａから各々のインナーリード４２ａが突出し、外周縁
４１ｂから各々のアウターリード４２ｂが突出してい
る。なお、後述する樹脂封止後の樹脂剥離やクラック発
生等を防止するため、フィルムシート４はフィルムキャ
リア３と同等の熱膨張係数を有する材料、好ましくは同
一の材料を使用する。
【００２０】そして、主フィルム基材３１のインナーリ
ード３２ａが第１のバンプ５を介して半導体素子２の外
側電極部２１に接続されている。また、主フィルム基材
３１上に副フィルム基材４１が積層され、この副フィル
ム基材４１のインナーリード４２ａが第２のバンプ６を
介して半導体素子２の内側電極部２２に接続されてい
る。
ード３２ａが第１のバンプ５を介して半導体素子２の外
側電極部２１に接続されている。また、主フィルム基材
３１上に副フィルム基材４１が積層され、この副フィル
ム基材４１のインナーリード４２ａが第２のバンプ６を
介して半導体素子２の内側電極部２２に接続されてい
る。
【００２１】ここで、第２のバンプ６の突出高さが、第
１のバンプ５の突出高さよりも大きく形成されている。
本実施例では第２のバンプ６として特に金属球を用いて
おり、その径の変更によりバンプ高さを任意に設定する
ことができる。この金属球は、突出高さを均一に揃える
ために真球に極力近い形状がよく、導電性や耐蝕性に優
れた材料例えば金を用いるのが好ましい。なお、半導体
素子２の内側電極部２２は、一般的に外側電極部２１ほ
ど近接して配置されていないので、金属球どうしが接触
することはない。
１のバンプ５の突出高さよりも大きく形成されている。
本実施例では第２のバンプ６として特に金属球を用いて
おり、その径の変更によりバンプ高さを任意に設定する
ことができる。この金属球は、突出高さを均一に揃える
ために真球に極力近い形状がよく、導電性や耐蝕性に優
れた材料例えば金を用いるのが好ましい。なお、半導体
素子２の内側電極部２２は、一般的に外側電極部２１ほ
ど近接して配置されていないので、金属球どうしが接触
することはない。
【００２２】そして、半導体素子２の主に回路面と、第
１及び第２のバンプ５及び６を介して接続されたインナ
ーリード３２ａ及び４２ａ部分とが、ポッティング法等
により樹脂７で封止されている。
１及び第２のバンプ５及び６を介して接続されたインナ
ーリード３２ａ及び４２ａ部分とが、ポッティング法等
により樹脂７で封止されている。
【００２３】次に、この第１実施例による半導体パッケ
ージの製造方法を図３及び図４によって説明する。
ージの製造方法を図３及び図４によって説明する。
【００２４】まず、図３（Ａ）に示すように、半導体素
子２の外側電極部２１に第１のバンプ５を形成する。こ
の第１のバンプ５は、ウエハバンプやボールバンプ等の
様々な金属バンプを用いることができる。次に、同図
（Ｂ）に示すように、ボンディングツール１０によっ
て、主フィルム基材３１のインナーリード３２ａを第１
のバンプ５を介して半導体素子２の外側電極部２１に熱
圧着等により接合する。
子２の外側電極部２１に第１のバンプ５を形成する。こ
の第１のバンプ５は、ウエハバンプやボールバンプ等の
様々な金属バンプを用いることができる。次に、同図
（Ｂ）に示すように、ボンディングツール１０によっ
て、主フィルム基材３１のインナーリード３２ａを第１
のバンプ５を介して半導体素子２の外側電極部２１に熱
圧着等により接合する。
【００２５】次に、同図（Ｃ）に示すように、半導体素
子２の内側電極部２２の位置と一致するように配列板１
１に金属球（第２のバンプ）６を配列させる。この配列
には、金属球６を所望の位置に配列し固定させるための
孔を有する配列板１１を用い、これらの孔を介して真空
吸引により金属球６を一括して吸着する手法を用いるこ
とができる。特にこの手法によれば、金属球６の高精度
な配列を確実に行うことができる。そして、配列板１１
を下降させて、同図（Ｄ）に示すように、配列板１１に
配列させた金属球６を半導体素子２の内側電極部２２に
熱圧着等により接合する。
子２の内側電極部２２の位置と一致するように配列板１
１に金属球（第２のバンプ）６を配列させる。この配列
には、金属球６を所望の位置に配列し固定させるための
孔を有する配列板１１を用い、これらの孔を介して真空
吸引により金属球６を一括して吸着する手法を用いるこ
とができる。特にこの手法によれば、金属球６の高精度
な配列を確実に行うことができる。そして、配列板１１
を下降させて、同図（Ｄ）に示すように、配列板１１に
配列させた金属球６を半導体素子２の内側電極部２２に
熱圧着等により接合する。
【００２６】次に、図４（Ａ）に示すように、主フィル
ム基材３１上に副フィルム基材４１を積層し、ボンディ
ングツール１２によって、副フィルム基材４１のインナ
ーリード４２ａを第２のバンプ（金属球）６を介して半
導体素子２の内側電極部２２に熱圧着等により接合す
る。
ム基材３１上に副フィルム基材４１を積層し、ボンディ
ングツール１２によって、副フィルム基材４１のインナ
ーリード４２ａを第２のバンプ（金属球）６を介して半
導体素子２の内側電極部２２に熱圧着等により接合す
る。
【００２７】また、副フィルム基材４１のアウターリー
ド４２ｂは、主フィルム基材３１の補助リード３２′
（図２参照）に、レーザ照射による溶着やツールによる
熱圧着等により接合する。なお、主フィルム基材３１と
副フィルム基材４１とを接着してもよい。
ド４２ｂは、主フィルム基材３１の補助リード３２′
（図２参照）に、レーザ照射による溶着やツールによる
熱圧着等により接合する。なお、主フィルム基材３１と
副フィルム基材４１とを接着してもよい。
【００２８】次に、同図（Ｂ）に示すように、半導体素
子２の主に回路面とインナーリード３２ａ及び４２ａ部
分とをポッティング法等により樹脂７で封止する。な
お、副フィルム基材４１のアウターリード４２ｂ部分ま
で封止してもよい。また、この樹脂封止にトランスファ
モールド法を用いることも可能である。
子２の主に回路面とインナーリード３２ａ及び４２ａ部
分とをポッティング法等により樹脂７で封止する。な
お、副フィルム基材４１のアウターリード４２ｂ部分ま
で封止してもよい。また、この樹脂封止にトランスファ
モールド法を用いることも可能である。
【００２９】ところで、別の製造方法として、半導体素
子２の外側電極部２１と内側電極部２２とに、予め第１
のバンプ５と第２のバンプ６とを形成或いは接合してお
き、この後、主フィルム基材３１のインナーリード３２
ａと副フィルム基材４１のインナーリード４２ａとを、
順次接合するようにしてもよい。
子２の外側電極部２１と内側電極部２２とに、予め第１
のバンプ５と第２のバンプ６とを形成或いは接合してお
き、この後、主フィルム基材３１のインナーリード３２
ａと副フィルム基材４１のインナーリード４２ａとを、
順次接合するようにしてもよい。
【００３０】なお、上述の製造方法においては、第２の
バンプ６を半導体素子２の内側電極部２２に予め接合し
たが、第２のバンプ６を副フィルム基材４１のインナー
リード４２ａに予め転写してもよい。即ち、バンプ付き
半導体素子２とバンプ付きフィルムシート４との選択的
な供給が可能である。
バンプ６を半導体素子２の内側電極部２２に予め接合し
たが、第２のバンプ６を副フィルム基材４１のインナー
リード４２ａに予め転写してもよい。即ち、バンプ付き
半導体素子２とバンプ付きフィルムシート４との選択的
な供給が可能である。
【００３１】次に、上述のようにして製造された半導体
パッケージ１は、図２において、主フィルム基材３１上
のテストパッド３２ｃを用いて電気特性の検査を行った
後、良品と認められたパッケージ１のアウターリード３
２ｂが外端位置にて切断され、アウターリード３２ｂが
例えばガルウイング状に成形される。そして、回路基板
等に実装される。
パッケージ１は、図２において、主フィルム基材３１上
のテストパッド３２ｃを用いて電気特性の検査を行った
後、良品と認められたパッケージ１のアウターリード３
２ｂが外端位置にて切断され、アウターリード３２ｂが
例えばガルウイング状に成形される。そして、回路基板
等に実装される。
【００３２】上記のように構成された本実施例の半導体
パッケージ１によれば、主フィルム基材３１と副フィル
ム基材４１とを用い、かつ、半導体素子２の外側電極部
２１の第１のバンプ５よりも内側電極部２２の第２のバ
ンプ６が高いので、主フィルム基材３１及び副フィルム
基材４１から突出して高低差を有する第１及び第２のイ
ンナーリード３２ａ及び４２ａによって、外側電極部２
１及び内側電極部２２への接続が可能となる。
パッケージ１によれば、主フィルム基材３１と副フィル
ム基材４１とを用い、かつ、半導体素子２の外側電極部
２１の第１のバンプ５よりも内側電極部２２の第２のバ
ンプ６が高いので、主フィルム基材３１及び副フィルム
基材４１から突出して高低差を有する第１及び第２のイ
ンナーリード３２ａ及び４２ａによって、外側電極部２
１及び内側電極部２２への接続が可能となる。
【００３３】従って、第１及び第２のインナーリード３
２ａ及び４２ａと第１及び第２のバンプ５及び６との接
続時に、これらの接合部分を直接認識してアライメント
することができ、また、接続後の接合検査時にも、これ
らの接合状態を直接認識することができる。さらに、第
１及び第２のインナーリード３２ａ及び４２ａは高低差
を有しているので、ショートが発生するような虞れもな
い。
２ａ及び４２ａと第１及び第２のバンプ５及び６との接
続時に、これらの接合部分を直接認識してアライメント
することができ、また、接続後の接合検査時にも、これ
らの接合状態を直接認識することができる。さらに、第
１及び第２のインナーリード３２ａ及び４２ａは高低差
を有しているので、ショートが発生するような虞れもな
い。
【００３４】なお、本実施例の半導体パッケージ１にお
いては、副フィルム基材４１のアウターリード４２ｂが
主フィルム基材３１の補助リード３２′に接続されてい
る。従って、製造後の電気特性検査は主フィルム基材３
１のテストパッド３２ｃによって、また回路基板等への
実装は主フィルム基材３１のアウターリード３２ｂによ
って、通常の半導体パッケージと全く同様に行うことが
できる。
いては、副フィルム基材４１のアウターリード４２ｂが
主フィルム基材３１の補助リード３２′に接続されてい
る。従って、製造後の電気特性検査は主フィルム基材３
１のテストパッド３２ｃによって、また回路基板等への
実装は主フィルム基材３１のアウターリード３２ｂによ
って、通常の半導体パッケージと全く同様に行うことが
できる。
【００３５】次に、第２実施例による半導体パッケージ
を図５を参照して説明する。図５は半導体パッケージの
断面図である。なお、前記第１実施例と実質的に同一の
構成部分には同一の符号を付してその詳細な説明を省略
する。
を図５を参照して説明する。図５は半導体パッケージの
断面図である。なお、前記第１実施例と実質的に同一の
構成部分には同一の符号を付してその詳細な説明を省略
する。
【００３６】前記第１実施例ではフィルムキャリア３と
フィルムシート４とを積層したが、この第２実施例では
１枚のフィルムキャリア８を用いている。即ち、このフ
ィルムキャリア８においては、フィルム基材８１の表裏
にリード４２及び３２が形成されている。裏側のリード
３２は第１実施例の主フィルム基材３１のリード３２と
同様な構成で、各々のインナーリード３２ａがフィルム
基材８１のデバイス孔８１ａ内に突出している。また、
表側のリード４２は第１実施例の副フィルム基材４１の
リード４２と同様な構成で、各々のインナーリード４２
ａがフィルム基材８１のデバイス孔８１ａ内に突出して
いる。
フィルムシート４とを積層したが、この第２実施例では
１枚のフィルムキャリア８を用いている。即ち、このフ
ィルムキャリア８においては、フィルム基材８１の表裏
にリード４２及び３２が形成されている。裏側のリード
３２は第１実施例の主フィルム基材３１のリード３２と
同様な構成で、各々のインナーリード３２ａがフィルム
基材８１のデバイス孔８１ａ内に突出している。また、
表側のリード４２は第１実施例の副フィルム基材４１の
リード４２と同様な構成で、各々のインナーリード４２
ａがフィルム基材８１のデバイス孔８１ａ内に突出して
いる。
【００３７】そして、第１実施例と同様に、下側のイン
ナーリード３２ａが第１のバンプ５を介して半導体素子
２の外側電極部２１に接続され、上側のインナーリード
４２ａが突出高さの大きい第２のバンプ６を介して半導
体素子２の内側電極部２２に接続されている。なお、こ
の例の場合、第１及び第２のインナーリード３２ａ及び
４２ａの接合を同時に行うことになるので、これら第１
及び第２のインナーリード３２ａ及び４２ａの平面的な
位置は、重ならないように互いにずらすのが望ましい。
また、この例の場合、上側のアウターリード４２ｂは、
フィルム基材８１のアウターリード孔８１ｂ部分におい
て下側の補助リード（図２の３２′と同様）のアウター
リード３２ｂに接合される。
ナーリード３２ａが第１のバンプ５を介して半導体素子
２の外側電極部２１に接続され、上側のインナーリード
４２ａが突出高さの大きい第２のバンプ６を介して半導
体素子２の内側電極部２２に接続されている。なお、こ
の例の場合、第１及び第２のインナーリード３２ａ及び
４２ａの接合を同時に行うことになるので、これら第１
及び第２のインナーリード３２ａ及び４２ａの平面的な
位置は、重ならないように互いにずらすのが望ましい。
また、この例の場合、上側のアウターリード４２ｂは、
フィルム基材８１のアウターリード孔８１ｂ部分におい
て下側の補助リード（図２の３２′と同様）のアウター
リード３２ｂに接合される。
【００３８】この第２実施例においては、１枚のフィル
ムキャリア８によって外部接続が行われるので、構成部
品数及び製造工程数を削減することができる。なお、二
層配線のフィルム基材８１を使用しているが、図６に示
した従来のフィルム基材１０４のように導通用スルーホ
ール１０７等を形成する必要がないので、製造が簡単で
精度も高いものである。
ムキャリア８によって外部接続が行われるので、構成部
品数及び製造工程数を削減することができる。なお、二
層配線のフィルム基材８１を使用しているが、図６に示
した従来のフィルム基材１０４のように導通用スルーホ
ール１０７等を形成する必要がないので、製造が簡単で
精度も高いものである。
【００３９】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されることなく、本発明
の技術的思想に基づいて各種の有効な変更並びに応用が
可能である。例えば、本実施例では第２のバンプとして
金属球を用いたが、これは各種の有効な材質及び形状の
バンプを採用することができる。また、主フィルム基材
上に複数の副フィルム基材を積層してもよい。
が、本発明は上記実施例に限定されることなく、本発明
の技術的思想に基づいて各種の有効な変更並びに応用が
可能である。例えば、本実施例では第２のバンプとして
金属球を用いたが、これは各種の有効な材質及び形状の
バンプを採用することができる。また、主フィルム基材
上に複数の副フィルム基材を積層してもよい。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
半導体素子の外側電極部及び内側電極部への接続をそれ
ぞれ第１及び第２のインナーリードにより行い、かつ、
外側電極部の第１のバンプよりも内側電極部の第２のバ
ンプを高くすることによって、第１及び第２のインナー
リードと第１及び第２のバンプとの接続時に接合部分を
直接認識してアライメントすることができ、また、接続
後の接合検査時にも接合状態を直接認識することができ
る。これにより、小型高密度化された半導体素子のＴＡ
Ｂ方式による高精度な搭載及び正確な検査が可能とな
り、歩留りを大幅に向上させることができる。また、単
層配線のフィルム基材の積層によって、製造工程が簡単
で安価な上に精度の高いフィルム基材を用いることがで
きるので、半導体パッケージの高性能化及び低コスト化
を図ることができる。
半導体素子の外側電極部及び内側電極部への接続をそれ
ぞれ第１及び第２のインナーリードにより行い、かつ、
外側電極部の第１のバンプよりも内側電極部の第２のバ
ンプを高くすることによって、第１及び第２のインナー
リードと第１及び第２のバンプとの接続時に接合部分を
直接認識してアライメントすることができ、また、接続
後の接合検査時にも接合状態を直接認識することができ
る。これにより、小型高密度化された半導体素子のＴＡ
Ｂ方式による高精度な搭載及び正確な検査が可能とな
り、歩留りを大幅に向上させることができる。また、単
層配線のフィルム基材の積層によって、製造工程が簡単
で安価な上に精度の高いフィルム基材を用いることがで
きるので、半導体パッケージの高性能化及び低コスト化
を図ることができる。
【図１】本発明の第１実施例による半導体パッケージの
断面図である。
断面図である。
【図２】上記半導体パッケージの平面図である。
【図３】上記半導体パッケージの製造方法を示す断面図
である。
である。
【図４】上記半導体パッケージの製造方法を示す断面図
である。
である。
【図５】本発明の第２実施例による半導体パッケージの
断面図である。
断面図である。
【図６】従来のＴＡＢ方式による半導体パッケージの断
面図である。
面図である。
１ 半導体パッケージ ２ 半導体素子 ２１ 外側電極部 ２２ 内側電極部 ３ フィルムキャリア ３１ 主フィルム基材 ３２ リード（第１のリード） ３２′補助リード ３２ａ インナーリード（第１のインナーリード） ４ フィルムシート ４１ 副フィルム基材 ４２ リード（第２のリード） ４２ａ インナーリード（第２のインナーリード） ５ 第１のバンプ ６ 第２のバンプ（金属球） ８ フィルムキャリア ８１ フィルム基材 １０、１２ ボンディングツール １１ 配列板
Claims (5)
- 【請求項１】 半導体素子の表面に配置された外側電極
部及び内側電極部に対する外部接続が、絶縁性フィルム
基材上に形成された導体リードによって行われる半導体
パッケージにおいて、 第１のインナーリードを有する第１のリードが形成され
た主フィルム基材と、第２のインナーリードを有する第
２のリードが形成された副フィルム基材とを備え、 前記主フィルム基材と前記副フィルム基材とが積層され
て、前記第１のインナーリードが第１のバンプを介して
前記半導体素子の外側電極部に接続されると共に、前記
第２のインナーリードが第２のバンプを介して前記半導
体素子の内側電極部に接続され、 かつ、前記第２のバンプの突出高さが前記第１のバンプ
の突出高さよりも大きく形成されていることを特徴とす
る半導体パッケージ。 - 【請求項２】 前記第１のバンプ及び前記第２のバンプ
の少なくとも第２のバンプが金属球であることを特徴と
する請求項１記載の半導体パッケージ。 - 【請求項３】 前記第１のバンプ及び前記第２のバンプ
の少なくとも第２のバンプが前記半導体素子の内側電極
部に予め接合されたものであることを特徴とする請求項
１記載の半導体パッケージ。 - 【請求項４】 前記第１のバンプ及び前記第２のバンプ
の少なくとも第２のバンプが前記第２のインナーリード
に予め転写されたものであることを特徴とする請求項１
記載の半導体パッケージ。 - 【請求項５】 インナーリードのない補助リードが前記
第１のリードと共に配列され、前記第２のリードにおけ
る前記第２のインナーリードとは反対の端部が前記補助
リードに接続されていることを特徴とする請求項１記載
の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208111A JPH0855871A (ja) | 1994-08-09 | 1994-08-09 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6208111A JPH0855871A (ja) | 1994-08-09 | 1994-08-09 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855871A true JPH0855871A (ja) | 1996-02-27 |
Family
ID=16550824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6208111A Withdrawn JPH0855871A (ja) | 1994-08-09 | 1994-08-09 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109413841A (zh) * | 2018-11-12 | 2019-03-01 | 珠海欧比特电子有限公司 | 一种用于三维立体封装的叠层pcb结构 |
-
1994
- 1994-08-09 JP JP6208111A patent/JPH0855871A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109413841A (zh) * | 2018-11-12 | 2019-03-01 | 珠海欧比特电子有限公司 | 一种用于三维立体封装的叠层pcb结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |