JPH0743397A - コンパレータ回路およびコンパレータ回路の制御方法 - Google Patents
コンパレータ回路およびコンパレータ回路の制御方法Info
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- JPH0743397A JPH0743397A JP5190574A JP19057493A JPH0743397A JP H0743397 A JPH0743397 A JP H0743397A JP 5190574 A JP5190574 A JP 5190574A JP 19057493 A JP19057493 A JP 19057493A JP H0743397 A JPH0743397 A JP H0743397A
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 応答速度の速いコンパレータを得る回路およ
びスイッチの制御方法を得ることを目的とする。 【構成】 スイッチ回路２１、２２をスイッチ回路３
１、３２を開くよりも前に開いて、スイッチ回路３１、
３２から入るクロックフィードスルーノイズが差動増幅
回路に入力されないようにし、またスイッチ回路２１、
２２により比較動作に入る直前までスイッチ回路１１、
１２、５１、５２を閉じてバランス状態に保つことがで
きるため、高速なコンパレータ回路を実現できる。
びスイッチの制御方法を得ることを目的とする。 【構成】 スイッチ回路２１、２２をスイッチ回路３
１、３２を開くよりも前に開いて、スイッチ回路３１、
３２から入るクロックフィードスルーノイズが差動増幅
回路に入力されないようにし、またスイッチ回路２１、
２２により比較動作に入る直前までスイッチ回路１１、
１２、５１、５２を閉じてバランス状態に保つことがで
きるため、高速なコンパレータ回路を実現できる。
Description
【０００１】
【産業上の利用分野】この発明は、アナログデジタル変
換回路装置などに使用されるコンパレータ回路に関す
る。
換回路装置などに使用されるコンパレータ回路に関す
る。
【０００２】
【従来の技術】従来、約６ＭＨｚでビデオ周波数帯域の
アナログ信号をデジタル信号に変換するＡ／Ｄコンバー
タをＣＭＯＳ技術で実現する場合、Ａ／Ｄコンバータの
分解能に相当する数の参照電圧とアナログ入力信号をコ
ンパレータで比較することによりデジタルデータを得る
並列型Ａ／Ｄコンバータや、デジタルデータの変換を上
位、下位に分けて変換することでコンパレータの数を並
列型Ａ／Ｄコンバータに比べて大幅に減少させた直並列
型Ａ／Ｄコンバータが知られている。この中で、８ｂｉ
ｔ分解能以上のＡ／Ｄコンバータや、Ａ／Ｄコンバータ
とデジタル信号処理回路をワンチップ化した、アナロ
グ、デジタル混載半導体集積回路装置などでは、電源か
らのノイズの影響え大きいため、電源からのノイズに強
い差動増幅回路を使い、かつＣＭＯＳ差動増幅回路で問
題となるオフセット電圧を大幅に減少させた、たとえば
図２（ａ）に示すような差動チョッパー型のコンパレー
タ回路が多く使われている。
アナログ信号をデジタル信号に変換するＡ／Ｄコンバー
タをＣＭＯＳ技術で実現する場合、Ａ／Ｄコンバータの
分解能に相当する数の参照電圧とアナログ入力信号をコ
ンパレータで比較することによりデジタルデータを得る
並列型Ａ／Ｄコンバータや、デジタルデータの変換を上
位、下位に分けて変換することでコンパレータの数を並
列型Ａ／Ｄコンバータに比べて大幅に減少させた直並列
型Ａ／Ｄコンバータが知られている。この中で、８ｂｉ
ｔ分解能以上のＡ／Ｄコンバータや、Ａ／Ｄコンバータ
とデジタル信号処理回路をワンチップ化した、アナロ
グ、デジタル混載半導体集積回路装置などでは、電源か
らのノイズの影響え大きいため、電源からのノイズに強
い差動増幅回路を使い、かつＣＭＯＳ差動増幅回路で問
題となるオフセット電圧を大幅に減少させた、たとえば
図２（ａ）に示すような差動チョッパー型のコンパレー
タ回路が多く使われている。
【０００３】図２（ａ）においては、アナログスイッチ
１１、１２、３１、３２、４１、４２はそれぞれ制御信
号φS1，φS ，φc ，φS3，によってコントロールさ
れ、それぞれのコントロール信号は、たとえば図２
（ｂ）のタイミングチャートに従って、図２（ａ）のコ
ンパレータ回路のアナログスイッチに印加される。
１１、１２、３１、３２、４１、４２はそれぞれ制御信
号φS1，φS ，φc ，φS3，によってコントロールさ
れ、それぞれのコントロール信号は、たとえば図２
（ｂ）のタイミングチャートに従って、図２（ａ）のコ
ンパレータ回路のアナログスイッチに印加される。
【０００４】図２（ａ）に示した従来のコンパレータ回
路の回路例に、図２（ｂ）のタイミングチャートに従っ
た制御信号を印加して動作させる場合、回路は以下のよ
うに動作する。ただし、ここではＣ１とＣ１’は等しく
Ｃ２，１２’の容量値も等しいと仮定する。
路の回路例に、図２（ｂ）のタイミングチャートに従っ
た制御信号を印加して動作させる場合、回路は以下のよ
うに動作する。ただし、ここではＣ１とＣ１’は等しく
Ｃ２，１２’の容量値も等しいと仮定する。
【０００５】 φs ，φS1，φs3がそれぞれ“Ｈ”、
φc が“Ｌ”のとき、コンデンサＣ１およびＣ１’の片
端は、スイッチ回路３１および３２によって、それぞれ
入力信号Ｖ１およびＶ３に接続される。差動増幅回路１
および２は、それぞれスイッチ回路１１と１２およびス
イッチ回路５１、５２によって、お互いに逆相同士の入
力端子と出力端子がショートされる。差動増幅回路１に
おいては、入力端子１と出力端子３および入力端子２と
出力端子４がスイッチ回路１１、１２によって接続され
る。差動増幅回路としては、ＣＭＯＳの場合、図３や図
４に示すような回路が用いられるため、差動増幅回路の
入力および出力電圧は、回路で決まるある一定値にな
る。
φc が“Ｌ”のとき、コンデンサＣ１およびＣ１’の片
端は、スイッチ回路３１および３２によって、それぞれ
入力信号Ｖ１およびＶ３に接続される。差動増幅回路１
および２は、それぞれスイッチ回路１１と１２およびス
イッチ回路５１、５２によって、お互いに逆相同士の入
力端子と出力端子がショートされる。差動増幅回路１に
おいては、入力端子１と出力端子３および入力端子２と
出力端子４がスイッチ回路１１、１２によって接続され
る。差動増幅回路としては、ＣＭＯＳの場合、図３や図
４に示すような回路が用いられるため、差動増幅回路の
入力および出力電圧は、回路で決まるある一定値にな
る。
【０００６】 φS1がφs ，φs3より先に“Ｌ”にな
ったとき、差動増幅回路１の入出力をショートしていた
スイッチ回路１１、１２が開く。この時、φs がまだ
“Ｈ”のままなので、次にφs が開くまでの時間が、入
力アナログ信号の変化に比べて十分短ければ、入力側か
らの変化は無視できるが、スイッチ回路１１および１２
が開くことによる制御信号からのノイズ、すなわちクロ
ックフィードスルーノイズが差動増幅回路１の２つの入
力端子１及び２に同位相で加わる。スイッチ回路１１お
よび１２が開くときのそれぞれのスイッチの両端にかか
っていた電圧の差はわずかであるから、差動増幅回路１
の２つの入力に加わるクロックフィードスルーノイズは
同相かつ同レベルであり、差動増幅回路の持つ同相除去
特性により、このクロックフィードスルーノイズがコン
パレータとしての回路特性に与える影響は無視できる。
ったとき、差動増幅回路１の入出力をショートしていた
スイッチ回路１１、１２が開く。この時、φs がまだ
“Ｈ”のままなので、次にφs が開くまでの時間が、入
力アナログ信号の変化に比べて十分短ければ、入力側か
らの変化は無視できるが、スイッチ回路１１および１２
が開くことによる制御信号からのノイズ、すなわちクロ
ックフィードスルーノイズが差動増幅回路１の２つの入
力端子１及び２に同位相で加わる。スイッチ回路１１お
よび１２が開くときのそれぞれのスイッチの両端にかか
っていた電圧の差はわずかであるから、差動増幅回路１
の２つの入力に加わるクロックフィードスルーノイズは
同相かつ同レベルであり、差動増幅回路の持つ同相除去
特性により、このクロックフィードスルーノイズがコン
パレータとしての回路特性に与える影響は無視できる。
【０００７】 次に、φs およびφs3が“Ｌ”にな
り、入力Ｖ１およびＶ３がコンデンサＣ１およびＣ１’
から切り離され、差動増幅回路２も入出力をショートし
ていたスイッチ回路５１、５２が開いて、アンプとして
の動作状態になる。φS1が“Ｌ”になったときと同様、
差動増幅回路２の２つの入力に加わるクロックフィード
スルーノイズは、同相かつ同レベルであり、影響は無視
できる。しかしながら、φs が開くことによるクロック
フィードスルーノイズは、同相ではあるが、入力Ｖ１と
Ｖ３の電圧レベルが異なれば、ノイズレベルも異なり無
視できない。差動増幅回路１および２は、動作状態にあ
るため、このクロックフィードスルーノイズは、２つの
差動増幅回路に入力され増幅されて出力される。
り、入力Ｖ１およびＶ３がコンデンサＣ１およびＣ１’
から切り離され、差動増幅回路２も入出力をショートし
ていたスイッチ回路５１、５２が開いて、アンプとして
の動作状態になる。φS1が“Ｌ”になったときと同様、
差動増幅回路２の２つの入力に加わるクロックフィード
スルーノイズは、同相かつ同レベルであり、影響は無視
できる。しかしながら、φs が開くことによるクロック
フィードスルーノイズは、同相ではあるが、入力Ｖ１と
Ｖ３の電圧レベルが異なれば、ノイズレベルも異なり無
視できない。差動増幅回路１および２は、動作状態にあ
るため、このクロックフィードスルーノイズは、２つの
差動増幅回路に入力され増幅されて出力される。
【０００８】 φc が“Ｈ”になり、スイッチ回路４
１および４２が閉じてコンデンサＣ１，ＣＬ’の片端に
アナログ入力電圧Ｖ１，Ｖ４が接続される。コンデンサ
の両端の電圧差は変化しないので、図２の差動増幅回路
１の出力は、 Ｖout ＝Ａ（Ｖ１−Ｖ２−Ｖ３＋Ｖ４） となり、コンパレータとして動作する。
１および４２が閉じてコンデンサＣ１，ＣＬ’の片端に
アナログ入力電圧Ｖ１，Ｖ４が接続される。コンデンサ
の両端の電圧差は変化しないので、図２の差動増幅回路
１の出力は、 Ｖout ＝Ａ（Ｖ１−Ｖ２−Ｖ３＋Ｖ４） となり、コンパレータとして動作する。
【０００９】
【発明が解決しようとする課題】従来のコンパレータ回
路の例図２（ａ）では、アナログスイッチ１１、１２、
３１、３２、５１、５２が閉じて、アナログ入力信号Ｖ
１、Ｖ３がＣ１、Ｃ１’に蓄えられ、まずアナログスイ
ッチ１１、１２が開いて、差動増幅回路１の入力がオー
プンし、動作状態になった後、アナログスイッチ３１、
３２、５１、５２が開いてアナログ入力信号のサンプリ
ングが終了する。アナログスイッチ１１、１２、５１、
５２からのクロックフィードスルーノイズは、同相かつ
同レベルで差動増幅回路１の同相除去特性により問題と
ならないが、アナログスイッチ３１、３２からのクロッ
クフィードスルーノイズは同相ではあるもののノイズレ
ベルが異なるため、特に、ビデオ帯域のＡ／Ｄコンバー
タで使われるコンパレータのように、反応速度が速い場
合や、アナログ入力信号のサンプリングから、比較動作
に入るまでの時間間隔が長いような場合には、クロック
フィードスルーノイズが動作状態にある差動増幅回路１
によって増幅され、さらに差動増幅回路２によって増幅
されるため、最悪の場合、差動増幅回路の入出力の線形
動作領域を越えて、Ｃ２、Ｃ２’に蓄えられた電荷が失
われ、コンパレータとして動作しなくなったり、比較動
作に入る直前に差動増幅回路１および２の出力が飽和し
ていて、動作速度が遅くなるといった課題があった。
路の例図２（ａ）では、アナログスイッチ１１、１２、
３１、３２、５１、５２が閉じて、アナログ入力信号Ｖ
１、Ｖ３がＣ１、Ｃ１’に蓄えられ、まずアナログスイ
ッチ１１、１２が開いて、差動増幅回路１の入力がオー
プンし、動作状態になった後、アナログスイッチ３１、
３２、５１、５２が開いてアナログ入力信号のサンプリ
ングが終了する。アナログスイッチ１１、１２、５１、
５２からのクロックフィードスルーノイズは、同相かつ
同レベルで差動増幅回路１の同相除去特性により問題と
ならないが、アナログスイッチ３１、３２からのクロッ
クフィードスルーノイズは同相ではあるもののノイズレ
ベルが異なるため、特に、ビデオ帯域のＡ／Ｄコンバー
タで使われるコンパレータのように、反応速度が速い場
合や、アナログ入力信号のサンプリングから、比較動作
に入るまでの時間間隔が長いような場合には、クロック
フィードスルーノイズが動作状態にある差動増幅回路１
によって増幅され、さらに差動増幅回路２によって増幅
されるため、最悪の場合、差動増幅回路の入出力の線形
動作領域を越えて、Ｃ２、Ｃ２’に蓄えられた電荷が失
われ、コンパレータとして動作しなくなったり、比較動
作に入る直前に差動増幅回路１および２の出力が飽和し
ていて、動作速度が遅くなるといった課題があった。
【００１０】そこで本発明、従来のこのような欠点を解
決するため、差動増幅回路の出力をサンプリングから比
較までの間安定化させ、高速なコンパレータを得る回路
およびスイッチの制御方法を提供することを目的として
いる。
決するため、差動増幅回路の出力をサンプリングから比
較までの間安定化させ、高速なコンパレータを得る回路
およびスイッチの制御方法を提供することを目的として
いる。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は１段目の差動増幅回路の入力端子とそれに
接続されているコンデンサとの間にアナログスイッチを
入れ、入力信号のサンプリングが終わって入力信号がコ
ンデンサの他端から切り離される直前に差動増幅回路の
入力とコンデンサを切り離して、入力アナログスイッチ
からのクロックフィードスルーノイズが差動増幅回路に
入力されないようにした。
め、本発明は１段目の差動増幅回路の入力端子とそれに
接続されているコンデンサとの間にアナログスイッチを
入れ、入力信号のサンプリングが終わって入力信号がコ
ンデンサの他端から切り離される直前に差動増幅回路の
入力とコンデンサを切り離して、入力アナログスイッチ
からのクロックフィードスルーノイズが差動増幅回路に
入力されないようにした。
【００１２】
【作用】上記のように、１段目の差動増幅回路と入力コ
ンデンサの間にアナログスイッチを追加した回路構成の
コンパレータで、入力信号のサンプリングが終わる直前
に差動増幅回路の入力と、コンデンサを切り離すように
すると、入力信号がコンデンサから切り離されることに
よるクロックフィードスルーノイズは、差動増幅回路に
は入力されなくなるため、従来のコンパレータ回路で起
きていた、入力アナログスイッチからのクロックフィー
ドスルーノイズによるコンパレータ動作への悪影響がな
くなる。また、差動増幅回路は、比較動作が始まる直前
まで互いに逆相の入出力をショートしたバランス状態に
保つことができるため、差動増幅回路が線形で最も反応
速度が速い理想的な状態から比較動作が始められ、安定
で高速なコンパレータ回路を得ることができる。
ンデンサの間にアナログスイッチを追加した回路構成の
コンパレータで、入力信号のサンプリングが終わる直前
に差動増幅回路の入力と、コンデンサを切り離すように
すると、入力信号がコンデンサから切り離されることに
よるクロックフィードスルーノイズは、差動増幅回路に
は入力されなくなるため、従来のコンパレータ回路で起
きていた、入力アナログスイッチからのクロックフィー
ドスルーノイズによるコンパレータ動作への悪影響がな
くなる。また、差動増幅回路は、比較動作が始まる直前
まで互いに逆相の入出力をショートしたバランス状態に
保つことができるため、差動増幅回路が線形で最も反応
速度が速い理想的な状態から比較動作が始められ、安定
で高速なコンパレータ回路を得ることができる。
【００１３】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１（ａ）においいて、本発明のコンパレー
タ回路は差動増幅回路１の２つの差動入力端子１および
２とぞれぞれの反転出力端子３および４をそれぞれ接続
する第１のスイッチ回路１１および１２と、差動増幅回
路１の２つの差動入力端子１および２をそれぞれ少なく
とも１つの容量Ｃ１およびＣ１’の片端に接続する第２
のスイッチ回路２１および２２と、Ｃ１およびＣ１’の
他の片端に複数の入力の中から１つを選んで接続する第
３のスイッチ回路３１、３２、４１、４２によって構成
される回路を含み、差動増幅回路１の２つの出力は、容
量Ｃ２およびＣ２’を介して差動増幅回路２の２つの入
力端子に接続され、差動増幅回路２の２つの差動入力端
子は、それぞれの反転出力端子とそれぞれ接続するため
のスイッチ回路５１および５２が接続されている。
説明する。図１（ａ）においいて、本発明のコンパレー
タ回路は差動増幅回路１の２つの差動入力端子１および
２とぞれぞれの反転出力端子３および４をそれぞれ接続
する第１のスイッチ回路１１および１２と、差動増幅回
路１の２つの差動入力端子１および２をそれぞれ少なく
とも１つの容量Ｃ１およびＣ１’の片端に接続する第２
のスイッチ回路２１および２２と、Ｃ１およびＣ１’の
他の片端に複数の入力の中から１つを選んで接続する第
３のスイッチ回路３１、３２、４１、４２によって構成
される回路を含み、差動増幅回路１の２つの出力は、容
量Ｃ２およびＣ２’を介して差動増幅回路２の２つの入
力端子に接続され、差動増幅回路２の２つの差動入力端
子は、それぞれの反転出力端子とそれぞれ接続するため
のスイッチ回路５１および５２が接続されている。
【００１４】このような構成のコンパレータ回路におい
て、スイッチ回路１１、１２、２１、２２、３１、３
２、４１、４２は以下の順序に従って開閉が制御され
る。すなわち、（１）スイッチ回路１１、１２、２１、
２２を閉じ、スイッチ回路３１、３２を閉じ、スイッチ
回路４１、４２を開くことによって、アナログ入力Ｖ１
およびＶ３をそれぞれ容量Ｃ１およびＣ１’の片端に接
続し、（２）スイッチ回路２１、２２を開き、（３）ス
イッチ回路３１、３２を開いて、アナログ入力Ｖ１およ
びＶ３を容量Ｃ１およびＣ１’から切り離し、（４）ス
イッチ回路１１、１２を開き、（５）スイッチ回路４
１、４２を閉じて、アナログ入力Ｖ２およびＶ４をそれ
ぞれ容量Ｃ１およびＣ１’の片端に接続し、（６）スイ
ッチ回路２１、２２を閉じる。
て、スイッチ回路１１、１２、２１、２２、３１、３
２、４１、４２は以下の順序に従って開閉が制御され
る。すなわち、（１）スイッチ回路１１、１２、２１、
２２を閉じ、スイッチ回路３１、３２を閉じ、スイッチ
回路４１、４２を開くことによって、アナログ入力Ｖ１
およびＶ３をそれぞれ容量Ｃ１およびＣ１’の片端に接
続し、（２）スイッチ回路２１、２２を開き、（３）ス
イッチ回路３１、３２を開いて、アナログ入力Ｖ１およ
びＶ３を容量Ｃ１およびＣ１’から切り離し、（４）ス
イッチ回路１１、１２を開き、（５）スイッチ回路４
１、４２を閉じて、アナログ入力Ｖ２およびＶ４をそれ
ぞれ容量Ｃ１およびＣ１’の片端に接続し、（６）スイ
ッチ回路２１、２２を閉じる。
【００１５】ここで、（４）、（５）、（６）の手順
は、（４）の手順が（６）の手順よりも先に行われてい
れば順序を入れ換えてもよく、また（４）の手順と
（５）の手順が同時に行われていてもよい。図１（ｂ）
は、本発明のコンパレータ回路の制御方法の実施例をタ
イミングチャートで表した。以下にこのタイミングチャ
ートに従って図１（ａ）の本発明のコンパレータ回路の
動作を説明する。なお、図１（ｂ）に示したφS ，
φS1，φ S2，φS3，φc は、図１（ａ）のスイッチ回路
１１、１２、２１、２２、３１、３２、４１、４２、５
１、５２を制御する信号で“Ｈ”レベルのときスイッチ
回路はＯＮ、“Ｌ”レベルのときスイッチ回路はＯＦＦ
状態になる。各制御信号が制御するスイッチ回路は、図
１（ａ）に示したとおりそれぞれ、φS はスイッチ回路
３１および３２、φS1はスイッチ回路１１および１２、
φS2はスイッチ回路２１および２２、φS3はスイッチ回
路５１および５２、φc はスイッチ回路４１および４２
である。また、Ｃ１、Ｃ１’は互いに等しく、Ｃ２、Ｃ
２’も互いに等しいと仮定する。
は、（４）の手順が（６）の手順よりも先に行われてい
れば順序を入れ換えてもよく、また（４）の手順と
（５）の手順が同時に行われていてもよい。図１（ｂ）
は、本発明のコンパレータ回路の制御方法の実施例をタ
イミングチャートで表した。以下にこのタイミングチャ
ートに従って図１（ａ）の本発明のコンパレータ回路の
動作を説明する。なお、図１（ｂ）に示したφS ，
φS1，φ S2，φS3，φc は、図１（ａ）のスイッチ回路
１１、１２、２１、２２、３１、３２、４１、４２、５
１、５２を制御する信号で“Ｈ”レベルのときスイッチ
回路はＯＮ、“Ｌ”レベルのときスイッチ回路はＯＦＦ
状態になる。各制御信号が制御するスイッチ回路は、図
１（ａ）に示したとおりそれぞれ、φS はスイッチ回路
３１および３２、φS1はスイッチ回路１１および１２、
φS2はスイッチ回路２１および２２、φS3はスイッチ回
路５１および５２、φc はスイッチ回路４１および４２
である。また、Ｃ１、Ｃ１’は互いに等しく、Ｃ２、Ｃ
２’も互いに等しいと仮定する。
【００１６】フェーズ１：φS ，φS1，φS2，φS3がそ
れぞれ“Ｈ”、φc が“Ｌ”のとき、コンデンサＣ１お
よびＣ１’の片端は、スイッチ回路３１および３２によ
って、それぞれ入力信号Ｖ１およびＶ３に接続される。
差動増幅回路１および２は、それぞれスイッチ回路１１
と１２およびスイッチ回路５１と５２によって、お互い
に逆相同士の入力と出力端子がショートされる、差動増
幅回路１においては入力端子１と出力端子３および入力
端子２と出力端子４である。差動増幅回路としては、従
来と同様図３や図４で示した回路を使うことができ、差
動増幅回路の入力および出力電圧は回路で決まるある一
定値となる。図３や図４のようなＣＭＯＳ差動増幅回路
では、通常オフセット電圧として約１０ｍＶ程度持つ
が、オフセット電圧をＶOF、差動増幅回路のオープンル
ープゲインをＡとすると、差動増幅回路１の入力端子１
の電圧ＶI1と入力端子２の電圧ＶI2との差は、以下の式
で表せる。
れぞれ“Ｈ”、φc が“Ｌ”のとき、コンデンサＣ１お
よびＣ１’の片端は、スイッチ回路３１および３２によ
って、それぞれ入力信号Ｖ１およびＶ３に接続される。
差動増幅回路１および２は、それぞれスイッチ回路１１
と１２およびスイッチ回路５１と５２によって、お互い
に逆相同士の入力と出力端子がショートされる、差動増
幅回路１においては入力端子１と出力端子３および入力
端子２と出力端子４である。差動増幅回路としては、従
来と同様図３や図４で示した回路を使うことができ、差
動増幅回路の入力および出力電圧は回路で決まるある一
定値となる。図３や図４のようなＣＭＯＳ差動増幅回路
では、通常オフセット電圧として約１０ｍＶ程度持つ
が、オフセット電圧をＶOF、差動増幅回路のオープンル
ープゲインをＡとすると、差動増幅回路１の入力端子１
の電圧ＶI1と入力端子２の電圧ＶI2との差は、以下の式
で表せる。
【００１７】 ＶI1−ＶI2＝（２Ａ／１＋２Ａ）ＶOF 〜ＶOF …（１） フェーズ２：φS2がφS ，φS1，φS3より先に“Ｌ”に
なると、スイッチ回路２１、２２が開いてコンデンサＣ
１およびＣ１’は、差動増幅回路１の入力端子１および
２から切り離され、この時点で入力電圧Ｖ１およびＶ２
のサンプリングが終了する。φS2が“Ｌ”になることに
よって、クロックフィードスルーノイズがＣ１およびＣ
１’に入力されるが、（１）式に示したようにφS2が
“Ｌ”になる直前のスイッチ回路２１および２２の両端
の電圧の差すなわち、差動増幅回路１の入力端子１およ
び２の電圧差は、φS2の振幅に比べて極わずかであるか
ら、Ｃ１，Ｃ１’に入るクロックフィードスルーノイズ
は同相同レベルである。
なると、スイッチ回路２１、２２が開いてコンデンサＣ
１およびＣ１’は、差動増幅回路１の入力端子１および
２から切り離され、この時点で入力電圧Ｖ１およびＶ２
のサンプリングが終了する。φS2が“Ｌ”になることに
よって、クロックフィードスルーノイズがＣ１およびＣ
１’に入力されるが、（１）式に示したようにφS2が
“Ｌ”になる直前のスイッチ回路２１および２２の両端
の電圧の差すなわち、差動増幅回路１の入力端子１およ
び２の電圧差は、φS2の振幅に比べて極わずかであるか
ら、Ｃ１，Ｃ１’に入るクロックフィードスルーノイズ
は同相同レベルである。
【００１８】フェーズ３：φS がφS2の次に“Ｌ”にな
ると、スイッチ回路３１、３２が開いてＣ１、Ｃ１’が
入力信号Ｖ１、Ｖ３から切り離される。この場合もクロ
ックフィードスルーノイズがＣ１およびＣ１’に入力さ
れるが、Ｃ１、Ｃ１’のもう片端５、６はすでにスイッ
チ回路２１、２２によって差動増幅回路１の入力から切
り離されているため、端子５、６につく浮遊容量はＣ
１、Ｃ１’に比べて十分小さいので、φS からのクロッ
クフィードスルーノイズがＣ１およびＣ１’に蓄えられ
た電荷に与える影響は無視できる。
ると、スイッチ回路３１、３２が開いてＣ１、Ｃ１’が
入力信号Ｖ１、Ｖ３から切り離される。この場合もクロ
ックフィードスルーノイズがＣ１およびＣ１’に入力さ
れるが、Ｃ１、Ｃ１’のもう片端５、６はすでにスイッ
チ回路２１、２２によって差動増幅回路１の入力から切
り離されているため、端子５、６につく浮遊容量はＣ
１、Ｃ１’に比べて十分小さいので、φS からのクロッ
クフィードスルーノイズがＣ１およびＣ１’に蓄えられ
た電荷に与える影響は無視できる。
【００１９】フェーズ４：次に、φS1が“Ｌ”、φc が
“Ｈ”になると、差動増幅回路１の互いに逆相同士の入
出力端子をショートしていたスイッチ回路１１および１
２が開き、スイッチ回路４１、４２が閉じて、Ｃ１およ
びＣ１’の片端に入力信号Ｖ２，Ｖ４が接続される。ス
イッチ回路１１および１２からのクロックフィードスル
ーノイズは差動増幅回路１の入力端子および２へ入力さ
れるが、この場合も（１）式により、入力端子１および
２の電圧差は、φS1の振幅に比べて極わずかであるか
ら、クロックフィードスルーノイズは同相同レベルであ
る。従って、差動増幅回路１の同相除去特性により除去
される。
“Ｈ”になると、差動増幅回路１の互いに逆相同士の入
出力端子をショートしていたスイッチ回路１１および１
２が開き、スイッチ回路４１、４２が閉じて、Ｃ１およ
びＣ１’の片端に入力信号Ｖ２，Ｖ４が接続される。ス
イッチ回路１１および１２からのクロックフィードスル
ーノイズは差動増幅回路１の入力端子および２へ入力さ
れるが、この場合も（１）式により、入力端子１および
２の電圧差は、φS1の振幅に比べて極わずかであるか
ら、クロックフィードスルーノイズは同相同レベルであ
る。従って、差動増幅回路１の同相除去特性により除去
される。
【００２０】フェーズ５：φS2が“Ｈ”、φS3が“Ｌ”
になると、スイッチ回路２１および２２が閉じ、スイッ
チ回路５１および５２が開く。スイッチ回路２１、２２
が閉じることで、差動増幅回路１の入力端子１および２
に再びＣ１およびＣ１’の片端が接続される。フェーズ
４で差動増幅回路１は動作状態にあり、差動増幅回路２
もスイッチ回路５１、５２が開いて動作状態にあるか
ら、この時点からコンパレータ回路としての入力電圧の
比較動作が始まる。フェーズ１で入力電圧Ｖ１およびＶ
３がＣ１およびＣ１’に蓄えられ、フェーズ４でＶ２お
よびＶ４が入力され、フェーズ２で入ったスイッチ回路
２１、２２からのノイズは同相同レベルであり、またフ
ェーズ３からＣ１、Ｃ１’に蓄えられた電荷に変化がな
いから、容量Ｃ１およびＣ１’の片端５および６の電圧
をそれぞれ、ＶI1’、ＶI2’とすると、 ＶI1’−ＶI2’＝Ｖ２−Ｖ１−（Ｖ４−Ｖ３） …（２） これが、スイッチ回路２１、２２が閉じて、差動増幅回
路１の入力に加わるため、差動増幅回路１の正転出力Ｖ
out は、 Ｖout ＝Ａ（Ｖ１−Ｖ２−Ｖ３＋Ｖ４） …（３） となり、コンパレータ回路として動作することがわか
る。
になると、スイッチ回路２１および２２が閉じ、スイッ
チ回路５１および５２が開く。スイッチ回路２１、２２
が閉じることで、差動増幅回路１の入力端子１および２
に再びＣ１およびＣ１’の片端が接続される。フェーズ
４で差動増幅回路１は動作状態にあり、差動増幅回路２
もスイッチ回路５１、５２が開いて動作状態にあるか
ら、この時点からコンパレータ回路としての入力電圧の
比較動作が始まる。フェーズ１で入力電圧Ｖ１およびＶ
３がＣ１およびＣ１’に蓄えられ、フェーズ４でＶ２お
よびＶ４が入力され、フェーズ２で入ったスイッチ回路
２１、２２からのノイズは同相同レベルであり、またフ
ェーズ３からＣ１、Ｃ１’に蓄えられた電荷に変化がな
いから、容量Ｃ１およびＣ１’の片端５および６の電圧
をそれぞれ、ＶI1’、ＶI2’とすると、 ＶI1’−ＶI2’＝Ｖ２−Ｖ１−（Ｖ４−Ｖ３） …（２） これが、スイッチ回路２１、２２が閉じて、差動増幅回
路１の入力に加わるため、差動増幅回路１の正転出力Ｖ
out は、 Ｖout ＝Ａ（Ｖ１−Ｖ２−Ｖ３＋Ｖ４） …（３） となり、コンパレータ回路として動作することがわか
る。
【００２１】なお、φS3が“Ｌ”となり、スイッチ回路
５１、５２が開くタイミングは、φ S2が“Ｌ”となり、
スイッチ回路１１、１２が開くタイミングよりも遅い方
がよい。以上説明したように、本発明の図１（ａ）で差
動増幅回路１と容量Ｃ１，Ｃ１’の間にスイッチ回路２
１、２２を挿入し、図１（ｂ）のタイミングチャートに
従って各スイッチ回路の開閉を制御することによって、
従来のコンパレータ回路で問題となった、入力スイッチ
回路３１および３２からのクロックフィードスルーノイ
ズが差動増幅に入力されない。従来のコンパレータ回路
ではこのクロックフィードスルーノイズはコンパレータ
としての比較動作そのものへの影響は少ないものの、動
作状態にある差動増幅回路へ入力されるため、このクロ
ックフィードスルーノイズが増幅され出力される。実際
の比較動作に入ったときに、差動増幅回路の出力がそれ
までと逆の出力を出そうとすると、クロックフィードス
ルーノイズを増幅している分だけ出力が元に戻るのに時
間がかかり、コンパレータ回路の比較時間が余計にかか
ることになる。また、クロックフィードスルーノイズが
大きいと、差動増幅回路の出力が飽和して、比較動作そ
のものができなくなる場合もある。
５１、５２が開くタイミングは、φ S2が“Ｌ”となり、
スイッチ回路１１、１２が開くタイミングよりも遅い方
がよい。以上説明したように、本発明の図１（ａ）で差
動増幅回路１と容量Ｃ１，Ｃ１’の間にスイッチ回路２
１、２２を挿入し、図１（ｂ）のタイミングチャートに
従って各スイッチ回路の開閉を制御することによって、
従来のコンパレータ回路で問題となった、入力スイッチ
回路３１および３２からのクロックフィードスルーノイ
ズが差動増幅に入力されない。従来のコンパレータ回路
ではこのクロックフィードスルーノイズはコンパレータ
としての比較動作そのものへの影響は少ないものの、動
作状態にある差動増幅回路へ入力されるため、このクロ
ックフィードスルーノイズが増幅され出力される。実際
の比較動作に入ったときに、差動増幅回路の出力がそれ
までと逆の出力を出そうとすると、クロックフィードス
ルーノイズを増幅している分だけ出力が元に戻るのに時
間がかかり、コンパレータ回路の比較時間が余計にかか
ることになる。また、クロックフィードスルーノイズが
大きいと、差動増幅回路の出力が飽和して、比較動作そ
のものができなくなる場合もある。
【００２２】本発明のコンパレータ回路では、入力スイ
ッチ回路３１および３２からのクロックフィードスルー
ノイズは、スイッチ回路２１、２２が開いて差動増幅回
路へは入力されず、さらにフェーズ５で比較動作が始ま
る直前まで、差動増幅回路は入出力をショートしたバラ
ンス状態におくことができるため、同じ差動増幅回路を
使って最も比較時間が速く動作させられる。スイッチ回
路２１、２２を加えたことにより、このスイッチ回路か
らのクロックフィードスルーノイズが懸念されるが、フ
ェーズ２で説明したように、Ｃ１、Ｃ１’に入る分は同
相同レベルで差動増幅回路の同相除去特性により影響は
ない。
ッチ回路３１および３２からのクロックフィードスルー
ノイズは、スイッチ回路２１、２２が開いて差動増幅回
路へは入力されず、さらにフェーズ５で比較動作が始ま
る直前まで、差動増幅回路は入出力をショートしたバラ
ンス状態におくことができるため、同じ差動増幅回路を
使って最も比較時間が速く動作させられる。スイッチ回
路２１、２２を加えたことにより、このスイッチ回路か
らのクロックフィードスルーノイズが懸念されるが、フ
ェーズ２で説明したように、Ｃ１、Ｃ１’に入る分は同
相同レベルで差動増幅回路の同相除去特性により影響は
ない。
【００２３】図５に本発明の他の実施例を示す。この例
でも、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２と差動増幅回路
１の入力端子１および２との間にスイッチ回路２１およ
び２２を入れたことで、入力スイッチ回路からのクロッ
クフィードスルーノイズに影響されない高速なコンパレ
ータ回路が実現できる。
でも、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２と差動増幅回路
１の入力端子１および２との間にスイッチ回路２１およ
び２２を入れたことで、入力スイッチ回路からのクロッ
クフィードスルーノイズに影響されない高速なコンパレ
ータ回路が実現できる。
【００２４】また、本発明のコンパレータを集積化した
場合も、従来に比べてわずかにスイッチ回路が増えるだ
けであり、全体のレイアウト面積の増加は最小限にとど
められる。
場合も、従来に比べてわずかにスイッチ回路が増えるだ
けであり、全体のレイアウト面積の増加は最小限にとど
められる。
【００２５】
【発明の効果】以上説明したように本発明は、差動増幅
回路の２つの入力端子にスイッチ回路を挿入し、入力ス
イッチ回路から入るクロックフィードスルーノイズが差
動増幅回路に入力されないように各スイッチ回路を制御
することで、高速なコンパレータ回路を実現することに
効果がある。
回路の２つの入力端子にスイッチ回路を挿入し、入力ス
イッチ回路から入るクロックフィードスルーノイズが差
動増幅回路に入力されないように各スイッチ回路を制御
することで、高速なコンパレータ回路を実現することに
効果がある。
【図１】（ａ）は本発明にかかるコンパレータ回路の実
施例である。（ｂ）は本発明にかかるコンパレータの制
御信号のタイミングチャートの実施例である。
施例である。（ｂ）は本発明にかかるコンパレータの制
御信号のタイミングチャートの実施例である。
【図２】従来のコンパレータ回路の例である。
【図３】差動増幅回路の例である。
【図４】別の差動増幅回路の例である。
【図５】本発明に係る別のコンパレータ回路の実施例で
ある。
ある。
１、２ 差動増幅回路の入力端子 ３、４ 差動増幅回路の出力端子 ５、６ 容量の片端 １１、１２、２１、２２、３１ スイッチ回路 ３２、４１、４２、５１、５２ スイッチ回路
Claims (2)
- 【請求項１】 差動増幅回路の２つの差動入力端子と前
記２つの差動入力端子のそれぞれの反転出力端子をそれ
ぞれ接続する第１のスイッチ回路と、前記差動増幅回路
の前記２つの差動入力端子をそれぞれ少なくとも１つの
容量の片端に接続する第２のスイッチ回路と、前記少な
くとも１つの容量の他の片端に複数の入力の中から１つ
を選んで接続する第３のスイッチ回路により構成される
回路を含むコンパレータ回路。 - 【請求項２】 差動増幅回路の２つの差動入力端子と前
記２つの差動入力端子のそれぞれの反転出力端子をそれ
ぞれ接続する第１のスイッチ回路と、前記差動増幅回路
の前記２つの差動入力端子をそれぞれ少なくとも１つの
容量の片側に接続する第２のスイッチ回路と、前記少な
くとも１つの容量の他の片端に複数の入力の中から１つ
を選んで接続する第３のスイッチ回路により構成される
回路を含むコンパレータ回路の制御方法において、
（ａ）前記第１のスイッチ回路と、前記第２のスイッチ
回路を閉じ、前記第３のスイッチ回路により、前記少な
くとも１つの容量の片端に前記複数の入力の中から第１
の入力を選んで接続し、（ｂ）前記第２のスイッチ回路
を開き、（ｃ）前記第３のスイッチ回路を開いて、前記
第１の入力と前記少なくとも１つの容量を切り離すとい
う、前記（ａ）、（ｂ）のスイッチ回路の開閉順序を含
み、（ｄ）前記第１のスイッチ回路を開く、（ｅ）前記
第２のスイッチ回路を閉じる、（ｆ）前記第３のスイッ
チ回路により、前記複数の入力の中から第２の入力を選
んで前記少なくとも１つの容量の片端に接続する、前記
（ｄ）、（ｅ）の３つのスイッチ回路の開閉手順を含
み、前記（ｄ）の手順は前記（ｅ）の手順よりも先に行
われることを特徴とするコンパレータ回路の制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19057493A JP3222276B2 (ja) | 1993-07-30 | 1993-07-30 | コンパレータ回路およびコンパレータ回路の制御方法 |
| TW083106645A TW256968B (ja) | 1993-07-30 | 1994-07-20 | |
| US08/282,032 US5565800A (en) | 1993-07-30 | 1994-07-28 | Comparator circuit and method of controlling comparator circuit |
| EP94305645A EP0637135A1 (en) | 1993-07-30 | 1994-07-29 | Comparator circuit and method of controlling comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19057493A JP3222276B2 (ja) | 1993-07-30 | 1993-07-30 | コンパレータ回路およびコンパレータ回路の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0743397A true JPH0743397A (ja) | 1995-02-14 |
| JP3222276B2 JP3222276B2 (ja) | 2001-10-22 |
Family
ID=16260330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19057493A Expired - Lifetime JP3222276B2 (ja) | 1993-07-30 | 1993-07-30 | コンパレータ回路およびコンパレータ回路の制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5565800A (ja) |
| EP (1) | EP0637135A1 (ja) |
| JP (1) | JP3222276B2 (ja) |
| TW (1) | TW256968B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259274B1 (en) | 1998-10-05 | 2001-07-10 | Nec Corporation | Clock signal generator |
| JP2006304343A (ja) * | 2006-06-12 | 2006-11-02 | Nec Electronics Corp | Ａｄ変換器 |
| WO2007058011A1 (ja) * | 2005-11-21 | 2007-05-24 | Matsushita Electric Industrial Co., Ltd. | 全差動型比較器及び全差動型増幅回路 |
| JP2007288400A (ja) * | 2006-04-14 | 2007-11-01 | Olympus Corp | 増幅回路及びその応用回路 |
| WO2011126049A1 (ja) * | 2010-04-06 | 2011-10-13 | 国立大学法人 鹿児島大学 | 比較器、差動アンプ回路、ラッチ回路、及びアナログデジタル変換器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0691741B1 (en) * | 1994-07-05 | 2004-10-06 | Matsushita Electric Industrial Co., Ltd. | Latch circuit |
| GB2298329B (en) * | 1995-02-21 | 2000-02-16 | Plessey Semiconductors Ltd | Voltage offset compensation circuit |
| JP2865026B2 (ja) * | 1995-06-30 | 1999-03-08 | 日本電気株式会社 | 比較器 |
| JPH10256884A (ja) * | 1997-03-12 | 1998-09-25 | Mitsubishi Electric Corp | 電圧比較器及びａ／ｄコンバータ |
| DE19713144C2 (de) * | 1997-03-27 | 1999-01-28 | Siemens Ag | Komparator für großen Versorgungsspannungsbereich |
| US5990814A (en) * | 1997-09-05 | 1999-11-23 | Cirrus Logic, Inc. | Method and circuit for calibration of flash analog to digital converters |
| US5990707A (en) * | 1997-09-05 | 1999-11-23 | Cirrus Logic, Inc. | Method and system for sliced integration of flash analog to digital converters in read channel circuits |
| US6359475B1 (en) * | 2000-08-30 | 2002-03-19 | Microchip Technology Incorporated | High-speed, low-power sample and hold circuit |
| JP3616353B2 (ja) * | 2001-06-14 | 2005-02-02 | Ｎｅｃマイクロシステム株式会社 | 電圧比較回路 |
| US7336214B2 (en) * | 2005-12-16 | 2008-02-26 | Alexander Krymski | Analog to digital converter circuit with offset reduction and image sensor using the same |
| US7541852B2 (en) * | 2006-12-28 | 2009-06-02 | Intel Corporation | Self-correcting buffer |
| US11169218B2 (en) | 2018-12-21 | 2021-11-09 | Analog Devices, Inc. | Current monitor with fault detection |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4237390A (en) * | 1978-09-28 | 1980-12-02 | National Semiconductor Corporation | Switching comparator |
| JPS58170213A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 電圧比較回路 |
| US4523107A (en) * | 1982-04-23 | 1985-06-11 | Motorola, Inc. | Switched capacitor comparator |
| DE3369615D1 (en) * | 1982-07-30 | 1987-03-05 | Toshiba Kk | Differential voltage amplifier |
| JPS59126319A (ja) * | 1982-08-31 | 1984-07-20 | Toshiba Corp | チヨツパ形コンパレ−タ |
| US4547683A (en) * | 1982-10-18 | 1985-10-15 | Intersil, Inc. | High speed charge balancing comparator |
| FR2536922A1 (fr) * | 1982-11-26 | 1984-06-01 | Efcis | Comparateur logique a plusieurs fonctions |
| CA1211166A (en) * | 1983-12-07 | 1986-09-09 | Yusuf A. Haque | Offset reduction for fast comparators employing series-connected, single-ended gain stages |
| JPS60142610A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | コンパレ−タ回路 |
| JPS6276099A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | サンプル・アンド・ホ−ルド回路 |
| US4633222A (en) * | 1985-10-01 | 1986-12-30 | Rca Corporation | Clock shaping circuit and method |
| GB8818703D0 (en) * | 1988-08-05 | 1988-09-07 | Gen Electric Co Plc | Delta sigma modulator arrangements |
| JPH02100513A (ja) * | 1988-10-07 | 1990-04-12 | Mitsubishi Electric Corp | 電圧比較装置 |
| US5028815A (en) * | 1989-01-16 | 1991-07-02 | U. S. Philips Corporation | Clocked comparator with offset reduction |
| KR0142565B1 (ko) * | 1989-08-30 | 1998-08-17 | 미다 가쓰시게 | 전압 비교기 및 그 동작 방법 |
| US5012244A (en) * | 1989-10-27 | 1991-04-30 | Crystal Semiconductor Corporation | Delta-sigma modulator with oscillation detect and reset circuit |
| US5165058A (en) * | 1990-07-05 | 1992-11-17 | Motorola, Inc. | Voltage comparator with sample hold circuit |
| FR2670061B1 (fr) * | 1990-11-30 | 1996-09-20 | Bull Sa | Procede et dispositif de transfert de signaux binaires differentiels et application aux additionneurs a selection de retenue. |
| JP2698225B2 (ja) * | 1991-04-15 | 1998-01-19 | シャープ株式会社 | サンプルホールド回路 |
| US5258664A (en) * | 1991-07-05 | 1993-11-02 | Silicon Systems, Inc. | Operational amplifier with self contained sample and hold and auto zero |
| US5341050A (en) * | 1992-03-20 | 1994-08-23 | Hughes Aircraft Company | Switched capacitor amplifier circuit operating without serially coupled amplifiers |
-
1993
- 1993-07-30 JP JP19057493A patent/JP3222276B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-20 TW TW083106645A patent/TW256968B/zh not_active IP Right Cessation
- 1994-07-28 US US08/282,032 patent/US5565800A/en not_active Expired - Lifetime
- 1994-07-29 EP EP94305645A patent/EP0637135A1/en not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259274B1 (en) | 1998-10-05 | 2001-07-10 | Nec Corporation | Clock signal generator |
| WO2007058011A1 (ja) * | 2005-11-21 | 2007-05-24 | Matsushita Electric Industrial Co., Ltd. | 全差動型比較器及び全差動型増幅回路 |
| JPWO2007058011A1 (ja) * | 2005-11-21 | 2009-04-30 | パナソニック株式会社 | 全差動型比較器及び全差動型増幅回路 |
| US7733168B2 (en) | 2005-11-21 | 2010-06-08 | Panasonic Corporation | Fully differential comparator and fully differential amplifier |
| JP4837673B2 (ja) * | 2005-11-21 | 2011-12-14 | パナソニック株式会社 | 全差動型増幅回路 |
| JP2007288400A (ja) * | 2006-04-14 | 2007-11-01 | Olympus Corp | 増幅回路及びその応用回路 |
| JP2006304343A (ja) * | 2006-06-12 | 2006-11-02 | Nec Electronics Corp | Ａｄ変換器 |
| JP4545116B2 (ja) * | 2006-06-12 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 電圧比較回路 |
| WO2011126049A1 (ja) * | 2010-04-06 | 2011-10-13 | 国立大学法人 鹿児島大学 | 比較器、差動アンプ回路、ラッチ回路、及びアナログデジタル変換器 |
| JP5439590B2 (ja) * | 2010-04-06 | 2014-03-12 | 株式会社半導体理工学研究センター | 比較器、差動アンプ回路、及びアナログデジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3222276B2 (ja) | 2001-10-22 |
| US5565800A (en) | 1996-10-15 |
| TW256968B (ja) | 1995-09-11 |
| EP0637135A1 (en) | 1995-02-01 |
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