JPH0563527A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH0563527A JPH0563527A JP21834091A JP21834091A JPH0563527A JP H0563527 A JPH0563527 A JP H0563527A JP 21834091 A JP21834091 A JP 21834091A JP 21834091 A JP21834091 A JP 21834091A JP H0563527 A JPH0563527 A JP H0563527A
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Abstract
(57)【要約】 （修正有）
【目的】 画像処理用Ａ／Ｄコンバータなど応用される
電圧比較器であり、チャージスルーによる参照電圧のオ
フセット電圧を低下させ、電源電圧変動除去比を向上し
た電圧比較器を提供する。 【構成】 差電圧増幅回路３の一方の入力端子は、アナ
ログ入力端子１であり、他方は参照入力端子２である。
差電圧増幅回路３の出力は比較回路５の一方の端子に接
続されている。補償回路４は入力端子が、アナログ入力
端子１に接続され、出力は比較回路５の他方の入力端子
に接続される。比較回路５の出力はラッチ回路６に接続
される。アナログ入力端子１に入力されたアナログ信号
は、参照電圧入力端子２に入力された参照電圧との差分
の電圧を、差電圧増幅回路３によって電圧増幅される。
差電圧増幅回路３のオフセット電圧と電源電圧変動の影
響による変動分と同等の変動分を発生する補償回路４の
出力信号と、差電圧増幅回路３の出力信号が比較され
る。
電圧比較器であり、チャージスルーによる参照電圧のオ
フセット電圧を低下させ、電源電圧変動除去比を向上し
た電圧比較器を提供する。 【構成】 差電圧増幅回路３の一方の入力端子は、アナ
ログ入力端子１であり、他方は参照入力端子２である。
差電圧増幅回路３の出力は比較回路５の一方の端子に接
続されている。補償回路４は入力端子が、アナログ入力
端子１に接続され、出力は比較回路５の他方の入力端子
に接続される。比較回路５の出力はラッチ回路６に接続
される。アナログ入力端子１に入力されたアナログ信号
は、参照電圧入力端子２に入力された参照電圧との差分
の電圧を、差電圧増幅回路３によって電圧増幅される。
差電圧増幅回路３のオフセット電圧と電源電圧変動の影
響による変動分と同等の変動分を発生する補償回路４の
出力信号と、差電圧増幅回路３の出力信号が比較され
る。
Description
【０００１】
【産業上の利用分野】本発明は高速度で動作できる電圧
比較回路に関する。
比較回路に関する。
【０００２】
【従来の技術】特に高速度で動作できる電圧比較回路
は、画像処理を目的としたＡ／Ｄ変換器に応用されてい
る。ＣＭＯＳで構成されたインバータチョッパ電圧比較
器を例にとる。図５に高速度で動作するＣＭＯＳチョッ
パ電圧比較器を示す。
は、画像処理を目的としたＡ／Ｄ変換器に応用されてい
る。ＣＭＯＳで構成されたインバータチョッパ電圧比較
器を例にとる。図５に高速度で動作するＣＭＯＳチョッ
パ電圧比較器を示す。
【０００３】このＣＭＯＳチョッパ電圧比較器の基本構
成は、アナログ信号と参照電圧を選択するために、ＳＷ
１の一方の入力端子とＳＷ２の一方の入力端子が接続さ
れている入力段のスイッチと、電圧保持コンデンサ１１
と、インバータアンプ１２とを使った差電圧増幅回路３
によって構成されている。
成は、アナログ信号と参照電圧を選択するために、ＳＷ
１の一方の入力端子とＳＷ２の一方の入力端子が接続さ
れている入力段のスイッチと、電圧保持コンデンサ１１
と、インバータアンプ１２とを使った差電圧増幅回路３
によって構成されている。
【０００４】図６(a)はＳＷ１、ＳＷ２、ＳＷ３、ＳＷ
４のスイッチのタイミングチャートである。クロックが
ハイレベルのときスイッチはＯＮし、ローレベルのとき
スイッチはＯＦＦする。サンプル期間ではＳＷ１、ＳＷ
３、ＳＷ４がＯＮし、アナログ信号をサンプルする。こ
のサンプル期間ではＳＷ３がＯＮしているので、インバ
ータアンプ１０は入力端子と出力端子が同電位にバイア
ス（すなわちスイッチング電圧Ｖｓｔにバイアス）され
る。インバータアンプ１０はスイッチング電圧の付近は
電圧増幅率が高くなるように設計されている。ＳＷ４が
ＯＮしているのでインバータアンプ１２は、スイッチン
グ電圧にバイアスされている。
４のスイッチのタイミングチャートである。クロックが
ハイレベルのときスイッチはＯＮし、ローレベルのとき
スイッチはＯＦＦする。サンプル期間ではＳＷ１、ＳＷ
３、ＳＷ４がＯＮし、アナログ信号をサンプルする。こ
のサンプル期間ではＳＷ３がＯＮしているので、インバ
ータアンプ１０は入力端子と出力端子が同電位にバイア
ス（すなわちスイッチング電圧Ｖｓｔにバイアス）され
る。インバータアンプ１０はスイッチング電圧の付近は
電圧増幅率が高くなるように設計されている。ＳＷ４が
ＯＮしているのでインバータアンプ１２は、スイッチン
グ電圧にバイアスされている。
【０００５】次ぎに比較期間でＳＷ１、ＳＷ３、ＳＷ４
がＯＦＦすると、この時点に於けるアナログ電圧が保持
される。電圧保持コンデンサ９の端子電圧は保持された
アナログ電圧とスイッチング電圧の電圧差となる。コン
デンサ９に保持された電荷Ｑ１は次式で表される。
がＯＦＦすると、この時点に於けるアナログ電圧が保持
される。電圧保持コンデンサ９の端子電圧は保持された
アナログ電圧とスイッチング電圧の電圧差となる。コン
デンサ９に保持された電荷Ｑ１は次式で表される。
【０００６】
【数１】
【０００７】ＳＷ２がＯＮするとインバータアンプ１０
の入力端子の電圧Ｖａと参照電圧が、電圧保持コンデン
サ９の両端子にかかる。ＳＷ３はＯＦＦなので、インバ
ータアンプ１０の入力端子の電荷が保持され、次式が成
り立つ。
の入力端子の電圧Ｖａと参照電圧が、電圧保持コンデン
サ９の両端子にかかる。ＳＷ３はＯＦＦなので、インバ
ータアンプ１０の入力端子の電荷が保持され、次式が成
り立つ。
【０００８】
【数２】
【０００９】（数２）に（数１）を代入して、Ｑ１を消
去し、Ｖａについて解くと次式となる。
去し、Ｖａについて解くと次式となる。
【００１０】
【数３】
【００１１】インバータアンプ１０の入力端は、スイッ
チング電圧ＶｓｔよりもＶｒｅｆ−Ｖｉｎ（参照電圧と
保持されたアナログ入力電圧の差分）電圧が動き、イン
バータアンプ１０の出力Ｖｏ１は、次式で表される（図
７(a)参照）。
チング電圧ＶｓｔよりもＶｒｅｆ−Ｖｉｎ（参照電圧と
保持されたアナログ入力電圧の差分）電圧が動き、イン
バータアンプ１０の出力Ｖｏ１は、次式で表される（図
７(a)参照）。
【００１２】
【数４】
【００１３】インバータアンプ１２においても同じ動作
で入力電圧を増幅する。出力電圧Ｖｏ２は次式で表され
る。
で入力電圧を増幅する。出力電圧Ｖｏ２は次式で表され
る。
【００１４】
【数５】
【００１５】Ｖｏ２に増幅された電圧はインバータ１３
によって論理レベルまで増幅され、ラッチ回路６によっ
て電圧比較結果を確定する。以上が電圧比較動作であ
る。
によって論理レベルまで増幅され、ラッチ回路６によっ
て電圧比較結果を確定する。以上が電圧比較動作であ
る。
【００１６】
【発明が解決しようとする課題】ＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４は、ＮＭＯＳスイッチ、ＰＭＯＳスイッチ、
または、ＣＭＯＳスイッチが用いられる。これらスイッ
チは制御クロックが遷移するときに、ゲートとドレイン
間（またはゲートとソース間）の容量によって交流結合
され、ドレイン（またはソース）に電荷が注入される
（チャージスルー）。特に、スイッチがＯＦＦするとき
に電荷を保持する端子に電荷が注入（または抽出）さ
れ、参照電圧値に対してオフセット電圧が発生する。チ
ャージスルーの電荷量はアナログ電圧値とゲート幅に依
存する。Ａ／Ｄ変換器に応用した場合には、ＭＯＳトラ
ンジスタのゲート幅のばらつきで各々の電圧比較器のオ
フセット電圧にばらつきが生じるために、画像処理に適
用する際に画像の鮮明な再現の指標として重要なパラメ
ータである微分直線性誤差が大きくなる。モノリシック
Ａ／Ｄ変換器においては、これによって歩留りが悪くな
りコストが上がる。また高精度のＡ／Ｄ変換器を設計す
る上での精度の限界となっていた。
３、ＳＷ４は、ＮＭＯＳスイッチ、ＰＭＯＳスイッチ、
または、ＣＭＯＳスイッチが用いられる。これらスイッ
チは制御クロックが遷移するときに、ゲートとドレイン
間（またはゲートとソース間）の容量によって交流結合
され、ドレイン（またはソース）に電荷が注入される
（チャージスルー）。特に、スイッチがＯＦＦするとき
に電荷を保持する端子に電荷が注入（または抽出）さ
れ、参照電圧値に対してオフセット電圧が発生する。チ
ャージスルーの電荷量はアナログ電圧値とゲート幅に依
存する。Ａ／Ｄ変換器に応用した場合には、ＭＯＳトラ
ンジスタのゲート幅のばらつきで各々の電圧比較器のオ
フセット電圧にばらつきが生じるために、画像処理に適
用する際に画像の鮮明な再現の指標として重要なパラメ
ータである微分直線性誤差が大きくなる。モノリシック
Ａ／Ｄ変換器においては、これによって歩留りが悪くな
りコストが上がる。また高精度のＡ／Ｄ変換器を設計す
る上での精度の限界となっていた。
【００１７】さらに別の問題として、インバータチョッ
パ電圧比較器は電源電圧変動の影響を受けやすく、モノ
リシックＡ／Ｄ変換器をデジタルＬＳＩにオンチップす
る場合などは、精度の低下が問題となっている。
パ電圧比較器は電源電圧変動の影響を受けやすく、モノ
リシックＡ／Ｄ変換器をデジタルＬＳＩにオンチップす
る場合などは、精度の低下が問題となっている。
【００１８】また比較回路に差動アンプを利用した場合
のＭＯＳトランジスタのしきい値電圧のばらつきによる
参照電圧のオフセット電圧が問題となる。
のＭＯＳトランジスタのしきい値電圧のばらつきによる
参照電圧のオフセット電圧が問題となる。
【００１９】本発明は、上述の課題に鑑み、比較回路に
差動アンプを利用した場合のＭＯＳトランジスタのしき
い値電圧のばらつきによる参照電圧のオフセット電圧を
緩和した電圧比較回路を提供することを目的とする。
差動アンプを利用した場合のＭＯＳトランジスタのしき
い値電圧のばらつきによる参照電圧のオフセット電圧を
緩和した電圧比較回路を提供することを目的とする。
【００２０】また本発明は、上述の課題に鑑み、オフセ
ット電圧と電源電圧の影響をおさえ、高精度の電圧比較
を達成できる電圧比較回路を提供することを目的とす
る。
ット電圧と電源電圧の影響をおさえ、高精度の電圧比較
を達成できる電圧比較回路を提供することを目的とす
る。
【００２１】
【課題を解決するための手段】本発明の請求項１に係る
電圧比較回路は、任意に変動する電圧が一方の端子に入
力され、固定された参照電圧が他方の端子に入力され、
任意に変動する電圧と固定された参照電圧の差分を増幅
する差電圧増幅手段と、この差電圧増幅手段の出力を入
力とする一方の端子を持ち、他方の端子は任意に変動す
る電圧が入力され、前記差電圧増幅手段の出力と任意に
変動する電圧を比較する差動アンプとで構成したもので
ある。
電圧比較回路は、任意に変動する電圧が一方の端子に入
力され、固定された参照電圧が他方の端子に入力され、
任意に変動する電圧と固定された参照電圧の差分を増幅
する差電圧増幅手段と、この差電圧増幅手段の出力を入
力とする一方の端子を持ち、他方の端子は任意に変動す
る電圧が入力され、前記差電圧増幅手段の出力と任意に
変動する電圧を比較する差動アンプとで構成したもので
ある。
【００２２】また本発明の請求項２に係る電圧比較回路
は、任意に変動する電圧が一方の端子に入力され、固定
された参照電圧が他方の端子に入力され、任意に変動す
る電圧と固定された参照電圧の差分を増幅する差電圧増
幅手段と、任意に変動する電圧が入力され、前記差電圧
増幅手段の出力を補償する手段と、前記差電圧増幅手段
の出力が入力される一方の端子を持ち、他方の端子は前
記補償手段の出力が接続され、前記差電圧増幅手段の出
力と前記補償回路の出力を比較する比較手段とで構成し
たものである。
は、任意に変動する電圧が一方の端子に入力され、固定
された参照電圧が他方の端子に入力され、任意に変動す
る電圧と固定された参照電圧の差分を増幅する差電圧増
幅手段と、任意に変動する電圧が入力され、前記差電圧
増幅手段の出力を補償する手段と、前記差電圧増幅手段
の出力が入力される一方の端子を持ち、他方の端子は前
記補償手段の出力が接続され、前記差電圧増幅手段の出
力と前記補償回路の出力を比較する比較手段とで構成し
たものである。
【００２３】
【作用】本発明の請求項１に係る電圧比較回路によれ
ば、差動アンプからなる比較回路ではアナログ入力電圧
と、参照電圧とアナログ信号の差電圧を増幅した電圧が
入力され比較をすることにより、ＭＯＳトランジスタの
しきい値電圧のばらつきによる参照電圧のオフセット電
圧を入力換算で差電圧増幅回路の電圧利得分の１に抑え
る。
ば、差動アンプからなる比較回路ではアナログ入力電圧
と、参照電圧とアナログ信号の差電圧を増幅した電圧が
入力され比較をすることにより、ＭＯＳトランジスタの
しきい値電圧のばらつきによる参照電圧のオフセット電
圧を入力換算で差電圧増幅回路の電圧利得分の１に抑え
る。
【００２４】また本発明の請求項２に係る電圧比較回路
は、差電圧増幅回路の電源電圧に対する強い依存性とチ
ャージスルーによる参照電圧のオフセット電圧と同じだ
けの電源電圧依存の影響とチャージスルーによる参照電
圧のオフセット電圧を発生する補償回路を備え、差電圧
増幅回路と補償回路の出力を比較することで、チャージ
スルーによる参照電圧のオフセット電圧を低下させ、電
源電圧変動除去比を向上する。従って、高精度で電源電
圧変動に対する依存性が小さい電圧比較器を実現する。
この電圧比較器を応用したモノリシックＡ／Ｄ変換器を
デジタルＬＳＩにオンチップする場合などは精度の低下
が抑えられ、微分直線性誤差の向上を実現する。従っ
て、歩留りが向上しコストダウンが実現する。
は、差電圧増幅回路の電源電圧に対する強い依存性とチ
ャージスルーによる参照電圧のオフセット電圧と同じだ
けの電源電圧依存の影響とチャージスルーによる参照電
圧のオフセット電圧を発生する補償回路を備え、差電圧
増幅回路と補償回路の出力を比較することで、チャージ
スルーによる参照電圧のオフセット電圧を低下させ、電
源電圧変動除去比を向上する。従って、高精度で電源電
圧変動に対する依存性が小さい電圧比較器を実現する。
この電圧比較器を応用したモノリシックＡ／Ｄ変換器を
デジタルＬＳＩにオンチップする場合などは精度の低下
が抑えられ、微分直線性誤差の向上を実現する。従っ
て、歩留りが向上しコストダウンが実現する。
【００２５】
【実施例】以下、具体的な実施例について述べる。図１
は本発明の構成図を示す。
は本発明の構成図を示す。
【００２６】図１に於て、差電圧増幅回路３の一方の入
力端子は、アナログ入力端子１であり、他方は参照入力
端子２である。差電圧増幅回路３の出力は比較回路５の
一方の端子に接続されている。補償回路４は入力端子が
アナログ入力端子２に接続され、出力は比較回路５の他
方の入力端子に接続される。比較回路５の出力はラッチ
回路６に接続される。アナログ入力端子１に入力された
アナログ信号は、参照電圧入力端子２に入力された参照
電圧との差分の電圧を差電圧増幅回路３によって電圧増
幅される。
力端子は、アナログ入力端子１であり、他方は参照入力
端子２である。差電圧増幅回路３の出力は比較回路５の
一方の端子に接続されている。補償回路４は入力端子が
アナログ入力端子２に接続され、出力は比較回路５の他
方の入力端子に接続される。比較回路５の出力はラッチ
回路６に接続される。アナログ入力端子１に入力された
アナログ信号は、参照電圧入力端子２に入力された参照
電圧との差分の電圧を差電圧増幅回路３によって電圧増
幅される。
【００２７】差電圧増幅回路３の具体的方式の例とし
て、インバータチョッパを応用すると、後述のように、
オフセット電圧と電源電圧変動の影響が大きい。そこ
で、差電圧増幅回路３のオフセット電圧と電源電圧変動
の影響による変動分と同等の変動分を発生する補償回路
４の出力信号と、差電圧増幅回路３の出力信号が比較さ
れることで、比較回路５に入力される二つの比較信号に
含まれる、オフセット電圧と電源電圧変動による影響を
除去する。比較結果はラッチ回路６によって比較結果を
保持する。
て、インバータチョッパを応用すると、後述のように、
オフセット電圧と電源電圧変動の影響が大きい。そこ
で、差電圧増幅回路３のオフセット電圧と電源電圧変動
の影響による変動分と同等の変動分を発生する補償回路
４の出力信号と、差電圧増幅回路３の出力信号が比較さ
れることで、比較回路５に入力される二つの比較信号に
含まれる、オフセット電圧と電源電圧変動による影響を
除去する。比較結果はラッチ回路６によって比較結果を
保持する。
【００２８】これらの動作を実現する方式として、図２
に実施例１を、図４に実施例２を示す。図３は実施例１
を実現するためのより詳細な回路である。
に実施例１を、図４に実施例２を示す。図３は実施例１
を実現するためのより詳細な回路である。
【００２９】（実施例１）まず実施例１について図２,
図３を用いて詳細に述べる。
図３を用いて詳細に述べる。
【００３０】スイッチＳＷ１はＰＭＯＳ３０とＮＭＯＳ
３１によって構成されている。同じく各スイッチＳＷ
２,ＳＷ５,ＳＷ３,ＳＷ６は、ＰＭＯＳ３２とＮＭＯＳ
３３、ＰＭＯＳ３４とＮＭＯＳ３５、ＰＭＯＳ３６とＮ
ＭＯＳ３７、ＰＭＯＳ４２とＮＭＯＳ４３６）で構成さ
れている。
３１によって構成されている。同じく各スイッチＳＷ
２,ＳＷ５,ＳＷ３,ＳＷ６は、ＰＭＯＳ３２とＮＭＯＳ
３３、ＰＭＯＳ３４とＮＭＯＳ３５、ＰＭＯＳ３６とＮ
ＭＯＳ３７、ＰＭＯＳ４２とＮＭＯＳ４３６）で構成さ
れている。
【００３１】インバータＩＮＶＡ１（１０）はＰＭＯＳ
３８とＮＭＯＳ３９によって構成され、同じくインバー
タＩＮＶＡ２（３０）は、ＰＭＯＳ４０、ＮＭＯＳ４１
によって構成される。
３８とＮＭＯＳ３９によって構成され、同じくインバー
タＩＮＶＡ２（３０）は、ＰＭＯＳ４０、ＮＭＯＳ４１
によって構成される。
【００３２】ＮＭＯＳ４６とＮＭＯＳ４７で差動アンプ
２０の入力部を構成し、ＮＭＯＳ４８は定電流源として
働き、ＰＭＯＳ４４とＰＭＯＳ４５は負荷を形成してい
る。差動アンプ２０の出力は、ＮＭＯＳ４９とＮＭＯＳ
５０、ＮＭＯＳ５１によって構成されるラッチ回路６に
接続される。
２０の入力部を構成し、ＮＭＯＳ４８は定電流源として
働き、ＰＭＯＳ４４とＰＭＯＳ４５は負荷を形成してい
る。差動アンプ２０の出力は、ＮＭＯＳ４９とＮＭＯＳ
５０、ＮＭＯＳ５１によって構成されるラッチ回路６に
接続される。
【００３３】ＳＷ１の入力は参照電圧入力端子８とな
り、出力は電圧保持コンデンサ９に接続される。ＳＷ２
の入力端子はアナログ入力端子７に接続され、出力は電
圧保持コンデンサ９の一方の端子に接続される。ＳＷ５
の入力はアナログ入力端子７に接続され、出力は結合コ
ンデンサ２９の一方の端子に接続される。電圧保持コン
デンサ９の他方の端子は、ＩＮＶＡ１の入力に接続さ
れ、さらにＩＮＶＡ１の入力と出力はＳＷ３が接続さ
れ、さらに出力はＮＭＯＳ４６のゲートに入力される。
り、出力は電圧保持コンデンサ９に接続される。ＳＷ２
の入力端子はアナログ入力端子７に接続され、出力は電
圧保持コンデンサ９の一方の端子に接続される。ＳＷ５
の入力はアナログ入力端子７に接続され、出力は結合コ
ンデンサ２９の一方の端子に接続される。電圧保持コン
デンサ９の他方の端子は、ＩＮＶＡ１の入力に接続さ
れ、さらにＩＮＶＡ１の入力と出力はＳＷ３が接続さ
れ、さらに出力はＮＭＯＳ４６のゲートに入力される。
【００３４】ＩＮＶＡ２の入力は電圧保持コンデンサ２
９の他方の端子に接続され、ＩＮＶＡ２の入力と出力は
ＳＷ６が接続される。出力はＮＭＯＳ４７のゲートに入
力される。ＮＭＯＳ４６とＮＭＯＳ４７をソース結合さ
せて差動アンプの入力部を構成している。ＮＭＯＳ４８
は定電流源でＰＭＯＳ４４、ＰＭＯＳ４５は負荷を形成
している。このように構成された差動アンプ２０の出力
はＮＭＯＳ４９、ＮＭＯＳ５０、ＮＭＯＳ５１によって
構成されるラッチ回路６に接続される。
９の他方の端子に接続され、ＩＮＶＡ２の入力と出力は
ＳＷ６が接続される。出力はＮＭＯＳ４７のゲートに入
力される。ＮＭＯＳ４６とＮＭＯＳ４７をソース結合さ
せて差動アンプの入力部を構成している。ＮＭＯＳ４８
は定電流源でＰＭＯＳ４４、ＰＭＯＳ４５は負荷を形成
している。このように構成された差動アンプ２０の出力
はＮＭＯＳ４９、ＮＭＯＳ５０、ＮＭＯＳ５１によって
構成されるラッチ回路６に接続される。
【００３５】以上の構成を持つ電圧比較回路の動作原理
を次に述べる。スイッチのタイミングチャートを図６
（ｂ）に示す。
を次に述べる。スイッチのタイミングチャートを図６
（ｂ）に示す。
【００３６】アナログ入力をサンプリングする期間で
は、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６がＯＮする（クロ
ックハイレベルの場合が、スイッチの導通状態を意味す
る）。このとき、アナログ入力端子７からはいったアナ
ログ電圧は電圧保持コンデンサ９と、電圧保持コンデン
サ２９の一方の端子に印加される。
は、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６がＯＮする（クロ
ックハイレベルの場合が、スイッチの導通状態を意味す
る）。このとき、アナログ入力端子７からはいったアナ
ログ電圧は電圧保持コンデンサ９と、電圧保持コンデン
サ２９の一方の端子に印加される。
【００３７】ＩＮＶＡ１とＩＮＶＡ２はＳＷ３とＳＷ６
が導通状態にあるので、入力と出力が同電位にバイアス
される。この電圧をスイッチング電圧と呼ぶことにす
る。この状態では、電圧保持コンデンサ９と電圧保持コ
ンデンサ２９の端子電圧は、アナログ電圧とスイッチン
グ電圧との差電圧となる。従って、それぞれの電圧保持
コンデンサに蓄えられる電荷は、（数１）に示された値
となる。ＳＷ２、ＳＷ５がＯＦＦ（ＳＷ３、ＳＷ６がＯ
ＦＦでも同じ）すると、ＯＦＦした時点での、アナログ
電圧は保持される。
が導通状態にあるので、入力と出力が同電位にバイアス
される。この電圧をスイッチング電圧と呼ぶことにす
る。この状態では、電圧保持コンデンサ９と電圧保持コ
ンデンサ２９の端子電圧は、アナログ電圧とスイッチン
グ電圧との差電圧となる。従って、それぞれの電圧保持
コンデンサに蓄えられる電荷は、（数１）に示された値
となる。ＳＷ２、ＳＷ５がＯＦＦ（ＳＷ３、ＳＷ６がＯ
ＦＦでも同じ）すると、ＯＦＦした時点での、アナログ
電圧は保持される。
【００３８】比較期間では、ＳＷ１がＯＮし、ＳＷ２、
ＳＷ３、ＳＷ５、ＳＷ６がＯＦＦする。このとき、電圧
保持コンデンサ９には参照電圧入力端子８から参照電圧
が入力される。さらにＩＮＶＡ１の入力端はＳＷ３がＯ
ＦＦし、電圧保持コンデンサ９により直流的にオープン
の状態にあるので、サンプリング期間の電荷が保存され
る。従って、（数２）が成り立つ。
ＳＷ３、ＳＷ５、ＳＷ６がＯＦＦする。このとき、電圧
保持コンデンサ９には参照電圧入力端子８から参照電圧
が入力される。さらにＩＮＶＡ１の入力端はＳＷ３がＯ
ＦＦし、電圧保持コンデンサ９により直流的にオープン
の状態にあるので、サンプリング期間の電荷が保存され
る。従って、（数２）が成り立つ。
【００３９】しかしながら、（数１）、（数２）から導
かれた（数３）には、チャージスルー、電源電圧変動の
影響は考慮されていない。これらの影響を考慮すると、
サンプリング期間における電圧保持コンデンサ９,２９
に蓄積された電荷量は次式で表すことができる。
かれた（数３）には、チャージスルー、電源電圧変動の
影響は考慮されていない。これらの影響を考慮すると、
サンプリング期間における電圧保持コンデンサ９,２９
に蓄積された電荷量は次式で表すことができる。
【００４０】
【数６】
【００４１】スイッチング電圧は電源電圧に依存するパ
ラメータであるので、ここでは比較時のスイッチング電
圧と区別するために添え字として１を加えた。つぎに比
較期間における電荷保存式は次に表す。
ラメータであるので、ここでは比較時のスイッチング電
圧と区別するために添え字として１を加えた。つぎに比
較期間における電荷保存式は次に表す。
【００４２】
【数７】
【００４３】（数７）をＶｂについて解くと次式にな
る。
る。
【００４４】
【数８】
【００４５】ＩＮＶＡ１の出力電圧は次のようになる。
【００４６】
【数９】
【００４７】（数８）を（数９）に代入する。
【００４８】
【数１０】
【００４９】（数１０）におけるＶｓｔ１−Ｖｓｔ２は
電源電圧依存性を示す項であり、Ｑ４／Ｃ２はチャージ
スルーの影響を示す項である（図７（ｂ）,（ｃ）参
照）。ＩＮＶＡ２の出力電圧は比較期間にＶｒｅｆが印
加されないので（数１０）におけるＶｒｅｆ−Ｖｉｎは
ゼロとなるため次のようになる。
電源電圧依存性を示す項であり、Ｑ４／Ｃ２はチャージ
スルーの影響を示す項である（図７（ｂ）,（ｃ）参
照）。ＩＮＶＡ２の出力電圧は比較期間にＶｒｅｆが印
加されないので（数１０）におけるＶｒｅｆ−Ｖｉｎは
ゼロとなるため次のようになる。
【００５０】
【数１１】
【００５１】出力Ｖｏ１、Ｖｏ２の差電圧は、ＮＭＯＳ
４６、ＮＭＯＳ４７、ＮＭＯＳ４８、ＰＭＯＳ４４、Ｐ
ＭＯＳ４５で構成された差動アンプ２０で差電圧を増幅
する。Ｖｏ１とＶｏ２の差電圧は次式で表される。
４６、ＮＭＯＳ４７、ＮＭＯＳ４８、ＰＭＯＳ４４、Ｐ
ＭＯＳ４５で構成された差動アンプ２０で差電圧を増幅
する。Ｖｏ１とＶｏ２の差電圧は次式で表される。
【００５２】
【数１２】
【００５３】（数１２）から、Ｖｏ１とＶｏ２の差電圧
は、チャージスルーや電源電圧変動の影響を示す項が除
去されていることがわかる。後段の差動アンプ２０は電
源電圧によるしきい値電圧の変動が少ないため、ＰＳＲ
Ｒの高い比較器が実現できる。しかしながら、ＭＯＳト
ランジスタのしきい値電圧のばらつきによって、差動ア
ンプの入力段のソース結合のペアトランジスタのスイッ
チング電圧にばらつきが発生し、参照電圧に見かけ上の
オフセットが発生する。この問題を本実施例では、イン
バータアンプの電圧利得を利用することで抑制する。す
なわちインバータアンプの電圧利得Ｇによって入力換算
では、しきい値電圧のばらつきは１／Ｇに抑えられる。
したがってオフセットの抑圧された電圧比較結果を得る
ことができる。さらに電圧比較結果は後段のラッチ回路
６で保持される。
は、チャージスルーや電源電圧変動の影響を示す項が除
去されていることがわかる。後段の差動アンプ２０は電
源電圧によるしきい値電圧の変動が少ないため、ＰＳＲ
Ｒの高い比較器が実現できる。しかしながら、ＭＯＳト
ランジスタのしきい値電圧のばらつきによって、差動ア
ンプの入力段のソース結合のペアトランジスタのスイッ
チング電圧にばらつきが発生し、参照電圧に見かけ上の
オフセットが発生する。この問題を本実施例では、イン
バータアンプの電圧利得を利用することで抑制する。す
なわちインバータアンプの電圧利得Ｇによって入力換算
では、しきい値電圧のばらつきは１／Ｇに抑えられる。
したがってオフセットの抑圧された電圧比較結果を得る
ことができる。さらに電圧比較結果は後段のラッチ回路
６で保持される。
【００５４】（実施例２）実施例２を図４にしたがって
説明する。
説明する。
【００５５】インバータアンプ１０とインバータアンプ
３０が図３におけるＩＮＶＡ１とＩＮＶＡ２と同じ働き
をする。これらのアンプによって増幅された信号は、主
に電圧保持コンデンサ１１とインバータアンプ１２とＳ
Ｗ４で構成された比較器５で、差電圧入力回路３の出力
電圧である参照電圧とアナログ信号の差電圧Ｖｏ１と補
償回路４の出力電圧Ｖｏ２が比較される。サンプル期間
及び比較期間におけるスイッチのタイミングチャートを
図６（ｃ）に示す。インバータアンプ１２で増幅される
電圧は、（数１２）となる。
３０が図３におけるＩＮＶＡ１とＩＮＶＡ２と同じ働き
をする。これらのアンプによって増幅された信号は、主
に電圧保持コンデンサ１１とインバータアンプ１２とＳ
Ｗ４で構成された比較器５で、差電圧入力回路３の出力
電圧である参照電圧とアナログ信号の差電圧Ｖｏ１と補
償回路４の出力電圧Ｖｏ２が比較される。サンプル期間
及び比較期間におけるスイッチのタイミングチャートを
図６（ｃ）に示す。インバータアンプ１２で増幅される
電圧は、（数１２）となる。
【００５６】インバータアンプ１２は電源電圧変動を受
けるが、インバータアンプ１０とインバータアンプ３０
の電圧利得で電源電圧変動の影響は入力換算で１／Ｇと
なる。インバータアンプ１２で増幅した結果はインバー
タ１３で論理振幅レベルまで電圧増幅され、ラッチ回路
６で比較結果が保持される。
けるが、インバータアンプ１０とインバータアンプ３０
の電圧利得で電源電圧変動の影響は入力換算で１／Ｇと
なる。インバータアンプ１２で増幅した結果はインバー
タ１３で論理振幅レベルまで電圧増幅され、ラッチ回路
６で比較結果が保持される。
【００５７】
【発明の効果】以上のように、本発明の請求項１に係る
電圧比較回路によれば、差動アンプからなる比較回路で
はアナログ入力電圧と、参照電圧とアナログ信号の差電
圧を増幅した電圧が入力され比較をすることにより、Ｍ
ＯＳトランジスタのしきい値電圧のばらつきによる参照
電圧のオフセット電圧を入力換算で差電圧増幅回路の電
圧利得分の１に抑える。
電圧比較回路によれば、差動アンプからなる比較回路で
はアナログ入力電圧と、参照電圧とアナログ信号の差電
圧を増幅した電圧が入力され比較をすることにより、Ｍ
ＯＳトランジスタのしきい値電圧のばらつきによる参照
電圧のオフセット電圧を入力換算で差電圧増幅回路の電
圧利得分の１に抑える。
【００５８】また本発明の請求項２に係る電圧比較回路
によれば、差電圧増幅回路の電源電圧に対する強い依存
性とチャージスルーによる参照電圧のオフセット電圧と
同じだけの電源電圧依存の影響とチャージスルーによる
参照電圧のオフセット電圧を発生する補償回路を備え、
差電圧増幅回路と補償回路の出力を比較することで、チ
ャージスルーによる参照電圧のオフセット電圧を低下さ
せ、電源電圧変動除去比を向上する。従って、高精度で
電源電圧変動に対する依存性が小さい電圧比較器を実現
する。この電圧比較器を応用したモノリシックＡ／Ｄ変
換器をデジタルＬＳＩにオンチップする場合などは精度
の低下が抑えられ、微分直線性誤差の向上を実現する。
従って、歩留りが向上しコストダウンが実現する。
によれば、差電圧増幅回路の電源電圧に対する強い依存
性とチャージスルーによる参照電圧のオフセット電圧と
同じだけの電源電圧依存の影響とチャージスルーによる
参照電圧のオフセット電圧を発生する補償回路を備え、
差電圧増幅回路と補償回路の出力を比較することで、チ
ャージスルーによる参照電圧のオフセット電圧を低下さ
せ、電源電圧変動除去比を向上する。従って、高精度で
電源電圧変動に対する依存性が小さい電圧比較器を実現
する。この電圧比較器を応用したモノリシックＡ／Ｄ変
換器をデジタルＬＳＩにオンチップする場合などは精度
の低下が抑えられ、微分直線性誤差の向上を実現する。
従って、歩留りが向上しコストダウンが実現する。
【図１】本発明の電圧比較器の回路図
【図２】本発明の実施例の差動アンプ方式の電圧比較器
の回路図
の回路図
【図３】本発明の実施例の差動アンプ方式の電圧比較器
の回路図
の回路図
【図４】本発明の実施例のインバータアンプ方式の電圧
比較器の回路図
比較器の回路図
【図５】従来方式のインバータチョッパ電圧比較器の回
路図
路図
【図６】電圧比較器の各スイッチのタイミングチャート
【図７】インバータアンプのチャージスルーの影響と電
源電圧変動の影響を説明する図
源電圧変動の影響を説明する図
１ アナログ入力端子 ２ 参照電圧入力端子 ３ 差電圧増幅回路 ４ 補償回路 ５ 比較回路 ６ ラッチ回路
Claims (2)
- 【請求項１】任意に変動する電圧が一方の端子に入力さ
れ、固定された参照電圧が他方の端子に入力され、任意
に変動する電圧と固定された参照電圧の差分を増幅する
差電圧増幅手段と、この差電圧増幅手段の出力を入力と
する一方の端子を持ち、他方の端子は任意に変動する電
圧が入力され、前記差電圧増幅手段の出力と任意に変動
する電圧を比較する差動アンプとで構成した電圧比較回
路。 - 【請求項２】任意に変動する電圧が一方の端子に入力さ
れ、固定された参照電圧が他方の端子に入力され、任意
に変動する電圧と固定された参照電圧の差分を増幅する
差電圧増幅手段と、任意に変動する電圧が入力され、前
記差電圧増幅手段の出力を補償する手段と、前記差電圧
増幅手段の出力が入力される一方の端子を持ち、他方の
端子は前記補償手段の出力が接続され、前記差電圧増幅
手段の出力と前記補償回路の出力を比較する比較手段と
で構成した電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21834091A JPH0563527A (ja) | 1991-08-29 | 1991-08-29 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21834091A JPH0563527A (ja) | 1991-08-29 | 1991-08-29 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563527A true JPH0563527A (ja) | 1993-03-12 |
Family
ID=16718336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21834091A Pending JPH0563527A (ja) | 1991-08-29 | 1991-08-29 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563527A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084700B2 (en) | 2003-04-17 | 2006-08-01 | Fujitsu Limited | Differential voltage amplifier circuit |
| US9425776B2 (en) | 2014-06-04 | 2016-08-23 | Fujitsu Limited | Method for detecting hysteresis characteristic of comparator and semiconductor device |
-
1991
- 1991-08-29 JP JP21834091A patent/JPH0563527A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084700B2 (en) | 2003-04-17 | 2006-08-01 | Fujitsu Limited | Differential voltage amplifier circuit |
| US9425776B2 (en) | 2014-06-04 | 2016-08-23 | Fujitsu Limited | Method for detecting hysteresis characteristic of comparator and semiconductor device |
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