JP3175070B2 - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するＡＤ変換器に係わり、特に、小さな回
路面積で集積回路を構成可能なＡＤ変換器の高速化技術
に関する。
ル信号に変換するＡＤ変換器に係わり、特に、小さな回
路面積で集積回路を構成可能なＡＤ変換器の高速化技術
に関する。
【０００２】
【従来の技術】直並列形やパイプライン形、循環形など
の多段形のＡＤ変換器では、一般に、内部に低分解能の
ＡＤ変換器やＤＡ変換器、および、アナログ入力電圧と
ＤＡ変換器の出力電圧との差を求めて増幅する演算増幅
器を備えている。従来、循環形ＡＤ変換器（サイクリッ
クＡＤ変換器）は、小さな回路面積で高精度のＡＤ変換
器を構成する技術として知られている。この循環形ＡＤ
変換器に関しては、例えば、ＣＩＣＣプロシ−ディン
グ、１９８９年６．４．１から６．４．４ (Proceeding
of the 1989 CUSTOM INTEGRATED CIRCUITS CONFERENC
E)に報告されている。すなわち、この循環形ＡＤ変換器
は、まず入力信号をサブＡＤ変換器を用いて粗くＡＤ変
換して残差を求め、それを増幅して再び循環形ＡＤ変換
器の入力とし、これを繰り返して順次上位ビットから数
ビットずつＡＤ変換結果を得ていく技術である。この例
では、ＡＤ変換器の入力を直接サブＡＤ変換器に入力し
ているが、入力帯域を広げるために、ＡＤ変換器の入力
にサンプルホールド回路（以下ＳＨ回路と呼ぶ）を設け
る場合もある。
の多段形のＡＤ変換器では、一般に、内部に低分解能の
ＡＤ変換器やＤＡ変換器、および、アナログ入力電圧と
ＤＡ変換器の出力電圧との差を求めて増幅する演算増幅
器を備えている。従来、循環形ＡＤ変換器（サイクリッ
クＡＤ変換器）は、小さな回路面積で高精度のＡＤ変換
器を構成する技術として知られている。この循環形ＡＤ
変換器に関しては、例えば、ＣＩＣＣプロシ−ディン
グ、１９８９年６．４．１から６．４．４ (Proceeding
of the 1989 CUSTOM INTEGRATED CIRCUITS CONFERENC
E)に報告されている。すなわち、この循環形ＡＤ変換器
は、まず入力信号をサブＡＤ変換器を用いて粗くＡＤ変
換して残差を求め、それを増幅して再び循環形ＡＤ変換
器の入力とし、これを繰り返して順次上位ビットから数
ビットずつＡＤ変換結果を得ていく技術である。この例
では、ＡＤ変換器の入力を直接サブＡＤ変換器に入力し
ているが、入力帯域を広げるために、ＡＤ変換器の入力
にサンプルホールド回路（以下ＳＨ回路と呼ぶ）を設け
る場合もある。
【０００３】このような循環形ＡＤ変換技術では、入力
信号を入力してから変換結果が出力されるまでに変換回
数分の時間がかかり、その間は、次の信号の変換を行な
うことができないため、変換レートをあまり上げること
ができない。しかし、パイプライン技術など、他のＡＤ
変換技術と比較して回路素子数が少ないため、小面積で
回路を構成でき、消費電力も小さくすることができる。
このため、この技術は、デジタル回路と混載してワンチ
ップで信号処理を行う特定用途向けＩＣ（ＡＳＩＣ）の
マクロセルに適した技術である。この変換器の動作原理
を、次の図５を用いて、１０ビット変換のために上位４
ビット、中位３ビット、下位３ビットに分けて変換を行
う場合を例に説明する。
信号を入力してから変換結果が出力されるまでに変換回
数分の時間がかかり、その間は、次の信号の変換を行な
うことができないため、変換レートをあまり上げること
ができない。しかし、パイプライン技術など、他のＡＤ
変換技術と比較して回路素子数が少ないため、小面積で
回路を構成でき、消費電力も小さくすることができる。
このため、この技術は、デジタル回路と混載してワンチ
ップで信号処理を行う特定用途向けＩＣ（ＡＳＩＣ）の
マクロセルに適した技術である。この変換器の動作原理
を、次の図５を用いて、１０ビット変換のために上位４
ビット、中位３ビット、下位３ビットに分けて変換を行
う場合を例に説明する。
【０００４】図５は、従来の循環形ＡＤ変換器の構成を
示すブロック図である。本図５において、１０は入力を
切り替えるためのスイッチ、３０はサブＡＤ変換器、５
０はＤＡ変換器、６０はサンプルホールド機能および減
算機能を備えた増幅器、６５はサンプルホールド機能を
備えた増幅器、８０はデジタル信号を合成するための論
理回路である。スイッチ１０を、まず入力端子側に接続
し、増幅器６０でアナログ入力信号をサンプルするとと
もに、サブＡＤ変換器３０でアナログ入力信号に対して
比較動作を行い、４ビットのデジタル値に変換する。こ
の変換結果は、論理回路８０に与えられるとともに、Ｄ
Ａ変換器５０に入力されて、再びアナログ値に変換され
る。このＤＡ変換器５０の出力（アナログ値）を増幅器
６０に入力し、増幅器６０は、このＤＡ変換器５０から
のアナログ値と、先にサンプルしたアナログ入力信号と
の差信号を増幅して出力する。増幅器６５は、この出力
をサンプルして、増幅して出力する。
示すブロック図である。本図５において、１０は入力を
切り替えるためのスイッチ、３０はサブＡＤ変換器、５
０はＤＡ変換器、６０はサンプルホールド機能および減
算機能を備えた増幅器、６５はサンプルホールド機能を
備えた増幅器、８０はデジタル信号を合成するための論
理回路である。スイッチ１０を、まず入力端子側に接続
し、増幅器６０でアナログ入力信号をサンプルするとと
もに、サブＡＤ変換器３０でアナログ入力信号に対して
比較動作を行い、４ビットのデジタル値に変換する。こ
の変換結果は、論理回路８０に与えられるとともに、Ｄ
Ａ変換器５０に入力されて、再びアナログ値に変換され
る。このＤＡ変換器５０の出力（アナログ値）を増幅器
６０に入力し、増幅器６０は、このＤＡ変換器５０から
のアナログ値と、先にサンプルしたアナログ入力信号と
の差信号を増幅して出力する。増幅器６５は、この出力
をサンプルして、増幅して出力する。
【０００５】ここで、アナログ入力信号とＤＡ変換器５
０の出力信号との差信号を残差と呼ぶ。残差とは、アナ
ログ入力信号を４ビットで粗く量子化したときに、変換
されずに残った信号成分である。すなわち、アナログ入
力信号は、４ビットで粗く量子化すると、いくつかの量
子化ステップと、その余りの成分になる。この余りは、
始めの４ビット量子化の１量子化レベルをフルスケール
として、さらに細かい量子化レベルで再び量子化すれ
ば、さらに細かく量子化することができる。そこで、次
のように、残差を増幅して、再びアナログ入力信号とし
て入力することにより、さらに細かく量子化を行うこと
ができる。
０の出力信号との差信号を残差と呼ぶ。残差とは、アナ
ログ入力信号を４ビットで粗く量子化したときに、変換
されずに残った信号成分である。すなわち、アナログ入
力信号は、４ビットで粗く量子化すると、いくつかの量
子化ステップと、その余りの成分になる。この余りは、
始めの４ビット量子化の１量子化レベルをフルスケール
として、さらに細かい量子化レベルで再び量子化すれ
ば、さらに細かく量子化することができる。そこで、次
のように、残差を増幅して、再びアナログ入力信号とし
て入力することにより、さらに細かく量子化を行うこと
ができる。
【０００６】すなわち、スイッチ１０を増幅器６５の出
力側に接続し、増幅器６５で増幅した信号を、スイッチ
１０を介してサブＡＤ変換器３０および増幅器６０に入
力する。ここで、増幅器６０および増幅器６５の利得の
積を８倍とすれば、増幅器６５の出力範囲は、サブＡＤ
変換器３０のフルスケールの２分の１になり、サブＡＤ
変換器３０は、今度は、３ビットの循環形ＡＤ変換器と
して動作する。以下、上の操作を３回繰り返すことによ
り、４＋３＋３ビットのデジタル値を論理回路８０に入
力し、合計１０ビットのデジタル値を出力する。
力側に接続し、増幅器６５で増幅した信号を、スイッチ
１０を介してサブＡＤ変換器３０および増幅器６０に入
力する。ここで、増幅器６０および増幅器６５の利得の
積を８倍とすれば、増幅器６５の出力範囲は、サブＡＤ
変換器３０のフルスケールの２分の１になり、サブＡＤ
変換器３０は、今度は、３ビットの循環形ＡＤ変換器と
して動作する。以下、上の操作を３回繰り返すことによ
り、４＋３＋３ビットのデジタル値を論理回路８０に入
力し、合計１０ビットのデジタル値を出力する。
【０００７】尚、このような図５の回路では、アナログ
入力信号は、増幅器６０およびサブＡＤ変換器３０にそ
れぞれ入力されるため、高速に変化する入力信号に対し
て両者に食い違いが生じ、正しく変換されないことが起
こり得る。これを回避するために、次の図６に示すよう
に、アナログ入力信号をいったんＳＨ回路にサンプル
し、ＳＨ回路の出力を増幅器６０およびサブＡＤ変換器
３０に入力することが多い。
入力信号は、増幅器６０およびサブＡＤ変換器３０にそ
れぞれ入力されるため、高速に変化する入力信号に対し
て両者に食い違いが生じ、正しく変換されないことが起
こり得る。これを回避するために、次の図６に示すよう
に、アナログ入力信号をいったんＳＨ回路にサンプル
し、ＳＨ回路の出力を増幅器６０およびサブＡＤ変換器
３０に入力することが多い。
【０００８】図６は、アナログ入力信号をまずＳＨ回路
にサンプルする従来の循環形ＡＤ変換器の構成を示すブ
ロック図である。本図６において、１０は入力を切り替
えるためのスイッチ、２０はＳＨ回路、３０はサブＡＤ
変換器、５０はＤＡ変換器、６０はサンプルホールド機
能および減算機能を備えた増幅器、８０はデジタル信号
を合成する論理回路である。この回路構成において、ス
イッチ１０をまず入力端子側に接続し、ＳＨ回路２０で
アナログ入力信号をサンプルする。ＳＨ回路２０は、サ
ンプルした値を保持してその値を出力する。サンプルホ
ールド機能および減算機能を備えた増幅器６０は、ＳＨ
回路２０の出力をサンプルし、同時に、サブＡＤ変換器
３０は、ＳＨ回路２０の出力に対して比較動作を行い、
４ビットのデジタル値に変換する。この変換結果は論理
回路８０に与えられるとともにＤＡ変換器５０に入力さ
れ、ＤＡ変換器５０は再びアナログ値に変換する。
にサンプルする従来の循環形ＡＤ変換器の構成を示すブ
ロック図である。本図６において、１０は入力を切り替
えるためのスイッチ、２０はＳＨ回路、３０はサブＡＤ
変換器、５０はＤＡ変換器、６０はサンプルホールド機
能および減算機能を備えた増幅器、８０はデジタル信号
を合成する論理回路である。この回路構成において、ス
イッチ１０をまず入力端子側に接続し、ＳＨ回路２０で
アナログ入力信号をサンプルする。ＳＨ回路２０は、サ
ンプルした値を保持してその値を出力する。サンプルホ
ールド機能および減算機能を備えた増幅器６０は、ＳＨ
回路２０の出力をサンプルし、同時に、サブＡＤ変換器
３０は、ＳＨ回路２０の出力に対して比較動作を行い、
４ビットのデジタル値に変換する。この変換結果は論理
回路８０に与えられるとともにＤＡ変換器５０に入力さ
れ、ＤＡ変換器５０は再びアナログ値に変換する。
【０００９】ＤＡ変換器５０の出力は増幅器６０に入力
され、増幅器６０は、このＤＡ変換器５０からの出力
と、先にサンプルしたＳＨ回路２０の出力との差信号を
増幅して出力する。この出力は、スイッチ１０を介し
て、再び、ＳＨ回路２０でサンプルされる。ここで、増
幅器６０の利得を８倍とすれば、増幅器６０の出力範囲
はサブＡＤ変換器３０のフルスケールの２分の１とな
り、サブＡＤ変換器３０は、今度は、３ビットの循環形
ＡＤ変換器として動作する。以下、上の動作を３回繰り
返すことにより、４＋３＋３ビットのデジタル値が論理
回路８０に入力し、合計１０ビットのデジタル値を出力
する。
され、増幅器６０は、このＤＡ変換器５０からの出力
と、先にサンプルしたＳＨ回路２０の出力との差信号を
増幅して出力する。この出力は、スイッチ１０を介し
て、再び、ＳＨ回路２０でサンプルされる。ここで、増
幅器６０の利得を８倍とすれば、増幅器６０の出力範囲
はサブＡＤ変換器３０のフルスケールの２分の１とな
り、サブＡＤ変換器３０は、今度は、３ビットの循環形
ＡＤ変換器として動作する。以下、上の動作を３回繰り
返すことにより、４＋３＋３ビットのデジタル値が論理
回路８０に入力し、合計１０ビットのデジタル値を出力
する。
【００１０】しかし、これらの従来の循環形ＡＤ変換器
では、次の図７を用いて説明するように、ＤＡ変換器
と、差信号を作り出す減算器および増幅器を、単一クロ
ックタイミングで行っており、この信号パスが長く処理
に時間がかかる。そのために、クロック周波数を高くす
ることができないという問題があった。また、高速化の
ためには、ＤＡ変換器と、減算器および増幅器をそれぞ
れ高速にする必要があり、消費電力が増大するという問
題もあった。
では、次の図７を用いて説明するように、ＤＡ変換器
と、差信号を作り出す減算器および増幅器を、単一クロ
ックタイミングで行っており、この信号パスが長く処理
に時間がかかる。そのために、クロック周波数を高くす
ることができないという問題があった。また、高速化の
ためには、ＤＡ変換器と、減算器および増幅器をそれぞ
れ高速にする必要があり、消費電力が増大するという問
題もあった。
【００１１】図７は、図６における従来の循環形ＡＤ変
換器の動作タイミングを示す説明図である。本図７にお
いては、図６に示す従来の循環形ＡＤ変換器の部分回路
がどのタイミングで動作を行っているかを示しており、
クロック周期を１、２、３、・・・で示し、図中のφ
１、φ２は２相クロックの前半と後半を示すものとす
る。一般には、２相クロックである必要はなく、１−φ
１、１−φ２、２−φ１、２−φ２、・・・というクロ
ックタイミングに分けて考えればよい。
換器の動作タイミングを示す説明図である。本図７にお
いては、図６に示す従来の循環形ＡＤ変換器の部分回路
がどのタイミングで動作を行っているかを示しており、
クロック周期を１、２、３、・・・で示し、図中のφ
１、φ２は２相クロックの前半と後半を示すものとす
る。一般には、２相クロックである必要はなく、１−φ
１、１−φ２、２−φ１、２−φ２、・・・というクロ
ックタイミングに分けて考えればよい。
【００１２】以下、図７に示すタイミングにおける図６
の循環形ＡＤ変換器の動作説明を行なう。図７に示す１
−φ１のタイミングでは、スイッチ１０は入力端子側に
接続され、ＳＨ回路２０がアナログ入力信号をサンプル
する。次に図７に示す１−φ２のタイミングでは、ＳＨ
回路２０がサンプルしたアナログ入力信号を出力し、そ
の出力を、ＳＨ回路６１がサンプルするとともに、サブ
ＡＤ変換器３０がその出力に対して比較処理を行う。次
に、図７に示す２−φ１のタイミングでは、ＳＨ回路６
１が、サンプルした値を保持して出力する。また、サブ
ＡＤ変換器３０が上位４ビットのデジタル値を出力し、
その出力は論理回路８０およびＤＡ変換器５０に入力さ
れる。ついで、ＤＡ変換器が、入力されたデジタル値に
対応するアナログ値を出力し、その出力は、減算器６２
に入力され、この減算器６２は、ＳＨ回路６１の出力と
ＤＡ変換器５０の出力との差信号を求めて出力し、増幅
器６３は、減算器６２の出力を増幅して出力する。そし
て、スイッチ１０は、増幅器６３の出力側に接続され、
この増幅器６３の出力を、ＳＨ回路２０がサンプルす
る。次の図７に示すクロック２−φ２のタイミングで
は、１−φ２と同様の処理が行われる。
の循環形ＡＤ変換器の動作説明を行なう。図７に示す１
−φ１のタイミングでは、スイッチ１０は入力端子側に
接続され、ＳＨ回路２０がアナログ入力信号をサンプル
する。次に図７に示す１−φ２のタイミングでは、ＳＨ
回路２０がサンプルしたアナログ入力信号を出力し、そ
の出力を、ＳＨ回路６１がサンプルするとともに、サブ
ＡＤ変換器３０がその出力に対して比較処理を行う。次
に、図７に示す２−φ１のタイミングでは、ＳＨ回路６
１が、サンプルした値を保持して出力する。また、サブ
ＡＤ変換器３０が上位４ビットのデジタル値を出力し、
その出力は論理回路８０およびＤＡ変換器５０に入力さ
れる。ついで、ＤＡ変換器が、入力されたデジタル値に
対応するアナログ値を出力し、その出力は、減算器６２
に入力され、この減算器６２は、ＳＨ回路６１の出力と
ＤＡ変換器５０の出力との差信号を求めて出力し、増幅
器６３は、減算器６２の出力を増幅して出力する。そし
て、スイッチ１０は、増幅器６３の出力側に接続され、
この増幅器６３の出力を、ＳＨ回路２０がサンプルす
る。次の図７に示すクロック２−φ２のタイミングで
は、１−φ２と同様の処理が行われる。
【００１３】図７に示す３−φ１のタイミングでは、２
−φ１と同様の処理が行われ、サブＡＤ変換器３０は、
中位３ビットのデジタル値を出力し、その値が論理回路
８０に入力される。図７の３−φ２のタイミングでは、
２−φ２と同様の処理が行われる。図７の４−φ１のタ
イミングでは、１−φ１と同様にアナログ入力信号をＳ
Ｈ回路２０がサンプルするとともに、サブＡＤ変換器３
０が下位３ビットのデジタル値を出力して、その出力が
論理回路８０に与えられ、論理回路８０は、上位４ビッ
ト、中位３ビット、下位３ビットのデジタル値を合成し
て１０ビットのデジタル値を出力する。このように、従
来の循環形ＡＤ変換器では、図７に示すクロック２−φ
１およびクロック３−φ１のタイミングにおいて、サブ
ＡＤ変換器３０−ＤＡ変換器５０−減算器６２−増幅器
６３が連続して動作する必要がある。この動作に時間が
かかるため、従来の循環形ＡＤ変換器では、クロックを
高速化することができない。
−φ１と同様の処理が行われ、サブＡＤ変換器３０は、
中位３ビットのデジタル値を出力し、その値が論理回路
８０に入力される。図７の３−φ２のタイミングでは、
２−φ２と同様の処理が行われる。図７の４−φ１のタ
イミングでは、１−φ１と同様にアナログ入力信号をＳ
Ｈ回路２０がサンプルするとともに、サブＡＤ変換器３
０が下位３ビットのデジタル値を出力して、その出力が
論理回路８０に与えられ、論理回路８０は、上位４ビッ
ト、中位３ビット、下位３ビットのデジタル値を合成し
て１０ビットのデジタル値を出力する。このように、従
来の循環形ＡＤ変換器では、図７に示すクロック２−φ
１およびクロック３−φ１のタイミングにおいて、サブ
ＡＤ変換器３０−ＤＡ変換器５０−減算器６２−増幅器
６３が連続して動作する必要がある。この動作に時間が
かかるため、従来の循環形ＡＤ変換器では、クロックを
高速化することができない。
【００１４】パイプライン形ＡＤ変換器においては、こ
のような問題を解決するために、サブＡＤ変換器とＤＡ
変換器の間にラッチ回路を挿入し、また、サンプルホー
ルド機能および減算機能を備えた増幅器の前にＳＨ回路
を挿入することにより、長い信号パスを二つのクロック
タイミングに分けてクロック周波数を上げることが提案
されている。このようにすることによって、変換結果を
得るために必要なクロック数は増加するが、クロック周
波数は高くできるため、パイプライン技術では変換レー
トを高速化できる。
のような問題を解決するために、サブＡＤ変換器とＤＡ
変換器の間にラッチ回路を挿入し、また、サンプルホー
ルド機能および減算機能を備えた増幅器の前にＳＨ回路
を挿入することにより、長い信号パスを二つのクロック
タイミングに分けてクロック周波数を上げることが提案
されている。このようにすることによって、変換結果を
得るために必要なクロック数は増加するが、クロック周
波数は高くできるため、パイプライン技術では変換レー
トを高速化できる。
【００１５】図８は、ラッチ回路とＳＨ回路を挿入した
従来の循環形ＡＤ変換器の構成を示すブロック図であ
る。本図における循環形ＡＤ変換器は、図６における循
環形ＡＤ変換器にラッチ回路４０と、ＳＨ回路２１を新
たに追加したものである。このような構成とすることに
より、クロック速度を上げることができる。しかし、循
環形のＡＤ変換器では、変換結果を得るために必要なク
ロック数が増大すると変換レートが減少するため、上述
のパイプライン形ＡＤ変換器のように、ラッチ回路４０
とＳＨ回路２１を挿入するだけでは、上述の問題を解決
することはできない。
従来の循環形ＡＤ変換器の構成を示すブロック図であ
る。本図における循環形ＡＤ変換器は、図６における循
環形ＡＤ変換器にラッチ回路４０と、ＳＨ回路２１を新
たに追加したものである。このような構成とすることに
より、クロック速度を上げることができる。しかし、循
環形のＡＤ変換器では、変換結果を得るために必要なク
ロック数が増大すると変換レートが減少するため、上述
のパイプライン形ＡＤ変換器のように、ラッチ回路４０
とＳＨ回路２１を挿入するだけでは、上述の問題を解決
することはできない。
【００１６】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の循環形ＡＤ変換器に係わる技術では、変換
遅延時間を増大させることなく従来の長い信号パスを別
のクロックタイミングに分割することができない点であ
る。本発明の目的は、これら従来技術の課題を解決し、
高速化と低消費電力化が可能なＡＤ変換器を提供するこ
とである。
点は、従来の循環形ＡＤ変換器に係わる技術では、変換
遅延時間を増大させることなく従来の長い信号パスを別
のクロックタイミングに分割することができない点であ
る。本発明の目的は、これら従来技術の課題を解決し、
高速化と低消費電力化が可能なＡＤ変換器を提供するこ
とである。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＡＤ変換器は、図１に示すように、ＳＨ回
路２０に入力したアナログ入力信号をデジタル値に変換
するサブＡＤ変換器３０と、このサブＡＤ変換器３０で
変換したデジタル値をアナログ値に変換するＤＡ変換器
５０と、このＤＡ変換器５０で変換したアナログ値とＳ
Ｈ回路２０に入力したアナログ入力信号との差信号を生
成して増幅する残留増幅器６０と、この残留増幅器６０
で増幅した差信号をＳＨ回路２０に再入力させるスイッ
チ１０と、さらに新たに、サブＡＤ変換器３０からＤＡ
変換器５０に出力されるデジタル値を保持するラッチ回
路と、残留増幅器６０で増幅した差信号を、ＳＨ回路２
０を介さず、直接、サブＡＤ変換器３０ヘ入力させるス
イッチ９０とを設け、ＳＨ回路２０に入力したアナログ
入力信号および差信号に対するサブＡＤ変換器３０の変
換等を繰り返し、順次に上位ビットから数ビットずつＡ
Ｄ変換結果を求めていく時に、ＤＡ変換器５０と残留増
幅器６０のそれぞれの動作を異なるクロックタイミング
で制御することを特徴とする。
め、本発明のＡＤ変換器は、図１に示すように、ＳＨ回
路２０に入力したアナログ入力信号をデジタル値に変換
するサブＡＤ変換器３０と、このサブＡＤ変換器３０で
変換したデジタル値をアナログ値に変換するＤＡ変換器
５０と、このＤＡ変換器５０で変換したアナログ値とＳ
Ｈ回路２０に入力したアナログ入力信号との差信号を生
成して増幅する残留増幅器６０と、この残留増幅器６０
で増幅した差信号をＳＨ回路２０に再入力させるスイッ
チ１０と、さらに新たに、サブＡＤ変換器３０からＤＡ
変換器５０に出力されるデジタル値を保持するラッチ回
路と、残留増幅器６０で増幅した差信号を、ＳＨ回路２
０を介さず、直接、サブＡＤ変換器３０ヘ入力させるス
イッチ９０とを設け、ＳＨ回路２０に入力したアナログ
入力信号および差信号に対するサブＡＤ変換器３０の変
換等を繰り返し、順次に上位ビットから数ビットずつＡ
Ｄ変換結果を求めていく時に、ＤＡ変換器５０と残留増
幅器６０のそれぞれの動作を異なるクロックタイミング
で制御することを特徴とする。
【００１８】
【作用】本発明においては、サブＡＤ変換器とＤＡ変換
器との間にラッチ回路を、また、サブＡＤ変換器の入力
にスイッチを設け、増幅器の出力をＳＨ回路にサンプル
させると同時に、サブＡＤ変換器に比較を行わせるよう
にした。このことにより、変換遅延時間を増大させるこ
となく、ＤＡ変換器と減算器および増幅器を同一クロッ
クタイミングで動作させる信号パスを、ＤＡ変換器を動
作させるパスと、減算器および増幅器を動作させるパス
に分割することができ、ＤＡ変換器や減算器および増幅
器を高速化することなく交換速度を高速化でき、変換速
度の向上、および、消費電力の低減が可能となる。
器との間にラッチ回路を、また、サブＡＤ変換器の入力
にスイッチを設け、増幅器の出力をＳＨ回路にサンプル
させると同時に、サブＡＤ変換器に比較を行わせるよう
にした。このことにより、変換遅延時間を増大させるこ
となく、ＤＡ変換器と減算器および増幅器を同一クロッ
クタイミングで動作させる信号パスを、ＤＡ変換器を動
作させるパスと、減算器および増幅器を動作させるパス
に分割することができ、ＤＡ変換器や減算器および増幅
器を高速化することなく交換速度を高速化でき、変換速
度の向上、および、消費電力の低減が可能となる。
【００１９】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の循環形ＡＤ変換器の本発明
に係わる構成の一実施例を示すブロック図である。本図
１において、１０はＳＨ回路の入力を切り替えるための
第１のスイッチ手段としてのスイッチ、２０はＳＨ回
路、３０はサブＡＤ変換器、４０は本発明に係わるラッ
チ回路、５０はＤＡ変換器、６０はＳＨ回路６１と減算
器６２と増幅器６３を一体としてサンプルホールド機能
および減算、増幅機能を備えた残差増幅器、８０はデジ
タル信号を合成する論理回路、９０はサブＡＤ変換器３
０への入力を切り替えるための本発明の第２のスイッチ
手段としてのスイッチである。本実施例の循環形ＡＤ変
換器は、図６に示した従来の循環形ＡＤ変換器に、新た
に、ラッチ回路４０とスイッチ９０を設けた構成となっ
ている。このような構成の循環形ＡＤ変換器の本発明に
係わる動作を、図２に示す動作タイミングに従い説明す
る。
説明する。図１は、本発明の循環形ＡＤ変換器の本発明
に係わる構成の一実施例を示すブロック図である。本図
１において、１０はＳＨ回路の入力を切り替えるための
第１のスイッチ手段としてのスイッチ、２０はＳＨ回
路、３０はサブＡＤ変換器、４０は本発明に係わるラッ
チ回路、５０はＤＡ変換器、６０はＳＨ回路６１と減算
器６２と増幅器６３を一体としてサンプルホールド機能
および減算、増幅機能を備えた残差増幅器、８０はデジ
タル信号を合成する論理回路、９０はサブＡＤ変換器３
０への入力を切り替えるための本発明の第２のスイッチ
手段としてのスイッチである。本実施例の循環形ＡＤ変
換器は、図６に示した従来の循環形ＡＤ変換器に、新た
に、ラッチ回路４０とスイッチ９０を設けた構成となっ
ている。このような構成の循環形ＡＤ変換器の本発明に
係わる動作を、図２に示す動作タイミングに従い説明す
る。
【００２０】図２は、図１における循環形ＡＤ変換器の
本発明に係わる動作タイミング例を示す説明図である。
本図２においては、図１に示す循環形ＡＤ変換器の部分
回路がどのタイミングで動作を行っているかを示してお
り、図７での従来の循環形ＡＤ変換器における説明と同
様に、クロック周期を１、２、３、・・・で示し、図中
のφ１、φ２は２相クロックの前半と後半を示すものと
する。一般には、２相クロックである必要はなく、１−
φ１、１−φ２、２−φ１、２−φ２、・・・というク
ロックタイミングに分けて考えればよい。
本発明に係わる動作タイミング例を示す説明図である。
本図２においては、図１に示す循環形ＡＤ変換器の部分
回路がどのタイミングで動作を行っているかを示してお
り、図７での従来の循環形ＡＤ変換器における説明と同
様に、クロック周期を１、２、３、・・・で示し、図中
のφ１、φ２は２相クロックの前半と後半を示すものと
する。一般には、２相クロックである必要はなく、１−
φ１、１−φ２、２−φ１、２−φ２、・・・というク
ロックタイミングに分けて考えればよい。
【００２１】以下、図２に示すタイミングにおける図１
の循環形ＡＤ変換器の動作説明を行なう。１−φ１のタ
イミングでは、図１のスイッチ１０は入力端子側に接続
され、ＳＨ回路２０（図中、ＳＨ（２０）と記載）がア
ナログ入力信号をサンプルする。１−φ２のタイミング
では、ＳＨ回路２０がサンプルしたアナログ入力信号を
出力し、サブＡＤ変換器３０（図中、サブＡＤ（３０）
と記載）は、ＳＨ回路２０の出力端子側に接続された図
１のスイッチ９０を介して、このアナログ入力信号を取
り込み、比較処理を行う。２−φ１のタイミングでは、
ＳＨ回路２０が引き続きサンプルしたアナログ入力信号
を出力して、その値をＳＨ回路６１（図中、ＳＨ（６
１）と記載）がサンプルする。それとともに、サブＡＤ
変換器３０は、４ビットのデジタル値を出力し、その出
力は、図１の論理回路８０に与えられるとともに、図１
のラッチ回路４０を通過して、ＤＡ変換器５０（図中、
ＤＡ（５０）と記載）に入力され、ＤＡ変換器５０は、
入力されたデジタル値に対応するアナログ値を出力す
る。
の循環形ＡＤ変換器の動作説明を行なう。１−φ１のタ
イミングでは、図１のスイッチ１０は入力端子側に接続
され、ＳＨ回路２０（図中、ＳＨ（２０）と記載）がア
ナログ入力信号をサンプルする。１−φ２のタイミング
では、ＳＨ回路２０がサンプルしたアナログ入力信号を
出力し、サブＡＤ変換器３０（図中、サブＡＤ（３０）
と記載）は、ＳＨ回路２０の出力端子側に接続された図
１のスイッチ９０を介して、このアナログ入力信号を取
り込み、比較処理を行う。２−φ１のタイミングでは、
ＳＨ回路２０が引き続きサンプルしたアナログ入力信号
を出力して、その値をＳＨ回路６１（図中、ＳＨ（６
１）と記載）がサンプルする。それとともに、サブＡＤ
変換器３０は、４ビットのデジタル値を出力し、その出
力は、図１の論理回路８０に与えられるとともに、図１
のラッチ回路４０を通過して、ＤＡ変換器５０（図中、
ＤＡ（５０）と記載）に入力され、ＤＡ変換器５０は、
入力されたデジタル値に対応するアナログ値を出力す
る。
【００２２】２−φ２のタイミングでは、図１のラッチ
回路４０がサブＡＤ変換器３０の出力を保持してその値
を出力し、図１のラッチ回路４０の出力は、ＤＡ変換器
５０に与えられる。ここで、ＤＡ変換器５０の入力信号
は、２−φ１のタイミング時と等しいので、ＤＡ変換器
５０の出力も変化しない。そして、ＤＡ変換器５０の出
力は、減算器６２（図中、減算器（６２）と記載）に入
力され、ＳＨ回路６１に保持された値との差信号が、減
算器６２により出力され、その出力が、増幅器６３（図
中、増幅器（６３）と記載）により増幅されて出力され
る。このとき、図１のスイッチ１０は増幅器６３の出力
端子側に接続され、増幅器６３の出力をＳＨ回路２０が
サンプルするとともに、図１のスイッチ９０も、増幅器
６３の出力端子側に接続され、増幅器６３の出力がサブ
ＡＤ変換器３０に入力され、比較処理が行われる。
回路４０がサブＡＤ変換器３０の出力を保持してその値
を出力し、図１のラッチ回路４０の出力は、ＤＡ変換器
５０に与えられる。ここで、ＤＡ変換器５０の入力信号
は、２−φ１のタイミング時と等しいので、ＤＡ変換器
５０の出力も変化しない。そして、ＤＡ変換器５０の出
力は、減算器６２（図中、減算器（６２）と記載）に入
力され、ＳＨ回路６１に保持された値との差信号が、減
算器６２により出力され、その出力が、増幅器６３（図
中、増幅器（６３）と記載）により増幅されて出力され
る。このとき、図１のスイッチ１０は増幅器６３の出力
端子側に接続され、増幅器６３の出力をＳＨ回路２０が
サンプルするとともに、図１のスイッチ９０も、増幅器
６３の出力端子側に接続され、増幅器６３の出力がサブ
ＡＤ変換器３０に入力され、比較処理が行われる。
【００２３】次に、３−φ１のタイミングでは、２−φ
１と同様の処理が行われ、サブＡＤ変換器３０が中位３
ビットのデジタル値を出力し、その値が、図１の論理回
路８０に入力される。３−φ２のタイミングでは２−φ
２と同様の処理が行われる。また、４−φ１のタイミン
グでは１−φ１と同様の処理が行われ、次のアナログ入
力信号がＳＨ回路２０にサンプルされるとともに、サブ
ＡＤ変換器３０が下位３ビットのデジタル値を出力し
て、その出力が図１の論理回路８０に与えられ、図１の
論理回路８０は、上位４ビット、中位３ビット、下位３
ビットのデジタル値を合成して１０ビットのデジタル値
を出力する。このように、本実施例の循環形ＡＤ変換器
では、クロック２−φ１およびクロック３−φ１のタイ
ミングでは、サブＡＤ変換器３０がデジタル値を出力し
て、ＤＡ変換器５０が動作し、また、クロック２−φ２
およびクロック３−φ２で、減算器６１および増幅器６
３が動作する。このため、従来の循環形ＡＤ変換器に生
じていた長い信号パスが、複数のクロックタイミングに
分割され、クロックの高速化が可能となる。
１と同様の処理が行われ、サブＡＤ変換器３０が中位３
ビットのデジタル値を出力し、その値が、図１の論理回
路８０に入力される。３−φ２のタイミングでは２−φ
２と同様の処理が行われる。また、４−φ１のタイミン
グでは１−φ１と同様の処理が行われ、次のアナログ入
力信号がＳＨ回路２０にサンプルされるとともに、サブ
ＡＤ変換器３０が下位３ビットのデジタル値を出力し
て、その出力が図１の論理回路８０に与えられ、図１の
論理回路８０は、上位４ビット、中位３ビット、下位３
ビットのデジタル値を合成して１０ビットのデジタル値
を出力する。このように、本実施例の循環形ＡＤ変換器
では、クロック２−φ１およびクロック３−φ１のタイ
ミングでは、サブＡＤ変換器３０がデジタル値を出力し
て、ＤＡ変換器５０が動作し、また、クロック２−φ２
およびクロック３−φ２で、減算器６１および増幅器６
３が動作する。このため、従来の循環形ＡＤ変換器に生
じていた長い信号パスが、複数のクロックタイミングに
分割され、クロックの高速化が可能となる。
【００２４】図３は、図１における残差増幅器の本発明
に係わる構成の一実施例を示す回路構成図である。本例
におけるサンプルホールド機能および減算機能を備えた
残差増幅器は、図１におけるＳＦ回路２０からの入力１
を接続する本発明の第３のスイッチ手段としてのスイッ
チ１０１と、図１におけるＤＡ変換器５０からの入力２
を接続する本発明の第４のスイッチ手段としてのスイッ
チ１０２と、スイッチ１０１、１０２からの入力を蓄積
する本発明の差信号蓄積手段としての容量１１１と、ス
イッチ１０３と容量１１２を具備して容量１１１の蓄積
電荷を増幅する増幅器１２０からなる。このような構成
のホールド機能および減算機能を備えた増幅器は、第一
のタイミングでは、スイッチ１０２を開いて、スイッチ
１０１およびスイッチ１０３を閉じ、容量１１１に入力
１をサンプルする。そして、第二のタイミングで、スイ
ッチ１０１およびスイッチ１０３を開いて、スイッチ１
０２を閉じ、サンプルした入力１のアナログ信号と入力
２のアナログ信号との差を、容量１１１と容量１１２の
容量値の比で決まる値で増幅して出力する。
に係わる構成の一実施例を示す回路構成図である。本例
におけるサンプルホールド機能および減算機能を備えた
残差増幅器は、図１におけるＳＦ回路２０からの入力１
を接続する本発明の第３のスイッチ手段としてのスイッ
チ１０１と、図１におけるＤＡ変換器５０からの入力２
を接続する本発明の第４のスイッチ手段としてのスイッ
チ１０２と、スイッチ１０１、１０２からの入力を蓄積
する本発明の差信号蓄積手段としての容量１１１と、ス
イッチ１０３と容量１１２を具備して容量１１１の蓄積
電荷を増幅する増幅器１２０からなる。このような構成
のホールド機能および減算機能を備えた増幅器は、第一
のタイミングでは、スイッチ１０２を開いて、スイッチ
１０１およびスイッチ１０３を閉じ、容量１１１に入力
１をサンプルする。そして、第二のタイミングで、スイ
ッチ１０１およびスイッチ１０３を開いて、スイッチ１
０２を閉じ、サンプルした入力１のアナログ信号と入力
２のアナログ信号との差を、容量１１１と容量１１２の
容量値の比で決まる値で増幅して出力する。
【００２５】図４は、図３における残差増幅器を用いた
循環形ＡＤ変換器の本発明に係わる動作タイミング例を
示す説明図である。本例は、図１に示す循環形ＡＤ変換
器において、サンプルホ−ルド機能および減算機能を備
えた残差増幅器６０を、図３に示した回路で構成した場
合の循環形ＡＤ変換器の動作タイミングを示すものであ
り、図２に示した動作とほぼ同一である。すなわち、図
２では、図１におけるＳＨ回路６１、減算器６２、増幅
器６３が別々の素子として動作を記述しているのに対
し、本図４では、図３における残差増幅器６０（図中、
ＡＭＰ６０と記載）を単一の素子としての動作を記述し
ている点が異なっている。
循環形ＡＤ変換器の本発明に係わる動作タイミング例を
示す説明図である。本例は、図１に示す循環形ＡＤ変換
器において、サンプルホ−ルド機能および減算機能を備
えた残差増幅器６０を、図３に示した回路で構成した場
合の循環形ＡＤ変換器の動作タイミングを示すものであ
り、図２に示した動作とほぼ同一である。すなわち、図
２では、図１におけるＳＨ回路６１、減算器６２、増幅
器６３が別々の素子として動作を記述しているのに対
し、本図４では、図３における残差増幅器６０（図中、
ＡＭＰ６０と記載）を単一の素子としての動作を記述し
ている点が異なっている。
【００２６】以上、図１〜図４を用いて説明したよう
に、本実施例の循環形ＡＤ変換器では、サブＡＤ変換器
とＤＡ変換器との間にラッチ回路を、また、サブＡＤ変
換器の入力にスイッチを設け、増幅器の出力をＳＨ回路
でサンプルすると同時に、サブＡＤ変換器で比較を行な
う。このことにより、変換遅延時間を増大させることな
く、ＤＡ変換器を動作させるパスと、減算器および増幅
器を動作させるパスに分割することができ、ＤＡ変換器
や減算器および増幅器を高速化することなく変換速度を
高速化でき、小型化、および、変換速度の向上、そし
て、消費電力の低減が可能となる。尚、本発明は、図１
〜図４を用いて説明した実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
ある。例えば、上述の実施例においては、回路図は、す
べて１本の信号線を用いるシングルエンドの形式で記述
したが、これらはすべて２本１組の信号線を用いる差動
形でも構成することができ、耐雑音性の面からは、この
ような差動形の方が好ましい。
に、本実施例の循環形ＡＤ変換器では、サブＡＤ変換器
とＤＡ変換器との間にラッチ回路を、また、サブＡＤ変
換器の入力にスイッチを設け、増幅器の出力をＳＨ回路
でサンプルすると同時に、サブＡＤ変換器で比較を行な
う。このことにより、変換遅延時間を増大させることな
く、ＤＡ変換器を動作させるパスと、減算器および増幅
器を動作させるパスに分割することができ、ＤＡ変換器
や減算器および増幅器を高速化することなく変換速度を
高速化でき、小型化、および、変換速度の向上、そし
て、消費電力の低減が可能となる。尚、本発明は、図１
〜図４を用いて説明した実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
ある。例えば、上述の実施例においては、回路図は、す
べて１本の信号線を用いるシングルエンドの形式で記述
したが、これらはすべて２本１組の信号線を用いる差動
形でも構成することができ、耐雑音性の面からは、この
ような差動形の方が好ましい。
【００２７】
【発明の効果】本発明によれば、サブＡＤ変換器とＤＡ
変換器、および、減算器と増幅器を、それぞれ別個のク
ロックタイミングで動作させることにより、信号パスを
短くして処理時間を短縮でき、クロックの高速化が可能
となり、かつ、サブＡＤ変換器とＤＡ変換器、減算器、
および、増幅器のそれぞれが従来の速度のままでも変換
速度を高速にできるので、大型にして消費電力を大きく
する必要がなく、循環形ＡＤ変換器の小型化と高速化お
よび低消費電力化が可能である。
変換器、および、減算器と増幅器を、それぞれ別個のク
ロックタイミングで動作させることにより、信号パスを
短くして処理時間を短縮でき、クロックの高速化が可能
となり、かつ、サブＡＤ変換器とＤＡ変換器、減算器、
および、増幅器のそれぞれが従来の速度のままでも変換
速度を高速にできるので、大型にして消費電力を大きく
する必要がなく、循環形ＡＤ変換器の小型化と高速化お
よび低消費電力化が可能である。
【図１】本発明の循環形ＡＤ変換器の本発明に係わる構
成の一実施例を示すブロック図である。
成の一実施例を示すブロック図である。
【図２】図１における循環形ＡＤ変換器の本発明に係わ
る動作タイミング例を示す説明図である。
る動作タイミング例を示す説明図である。
【図３】図１における残差増幅器の本発明に係わる構成
の一実施例を示す回路構成図である。
の一実施例を示す回路構成図である。
【図４】図３における残差増幅器を用いた循環形ＡＤ変
換器の本発明に係わる動作タイミング例を示す説明図で
ある。
換器の本発明に係わる動作タイミング例を示す説明図で
ある。
【図５】従来の循環形ＡＤ変換器の構成を示すブロック
図である。
図である。
【図６】アナログ入力信号をまずＳＨ回路にサンプルす
る従来の循環形ＡＤ変換器の構成を示すブロック図であ
る。
る従来の循環形ＡＤ変換器の構成を示すブロック図であ
る。
【図７】図６における従来の循環形ＡＤ変換器の動作タ
イミングを示す説明図である。
イミングを示す説明図である。
【図８】従来の循環形ＡＤ変換器にラッチ回路とＳＨ回
路を挿入した場合の構成を示すブロック図である。
路を挿入した場合の構成を示すブロック図である。
１０、９０、１０１〜１０３ スイッチ ２０、２１、６１、６６ サンプルホールド回路 ３０ サブＡＤ変換器 ４０ ラッチ回路 ５０ ＤＡ変換器 ６０ 残差増幅器 ６２ 減算器 ６３、６７ 増幅器 ６５ サンプルホールド機能を備えた増幅器 ８０ 論理回路 １１１、１１２ 容量 １２０ 増幅器
フロントページの続き (56)参考文献 特開 平５−14199（ＪＰ，Ａ) 特開 平４−312020（ＪＰ，Ａ) 特開 平４−207714（ＪＰ，Ａ) 特開 平４−26229（ＪＰ，Ａ) 特開 昭63−19917（ＪＰ，Ａ) 特開 昭60−246123（ＪＰ，Ａ) 実開 昭63−120426（ＪＰ，Ｕ) 実開 昭63−55633（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (3)
- 【請求項１】 サンプルホールド回路に入力したアナロ
グ入力信号をデジタル値に変換するサブＡＤ変換器と、
該サブＡＤ変換器で変換したデジタル値をアナログ値に
変換するＤＡ変換器と、該ＤＡ変換器で変換したアナロ
グ値と上記サンプルホールド回路に入力したアナログ入
力信号との差信号を生成して増幅する残差増幅器と、該
残差増幅器で増幅した差信号を上記サンプルホールド回
路に再入力させる第１のスイッチ手段とを具備し、上記
サンプルホールド回路に入力した上記アナログ入力信号
および差信号に対する上記サブＡＤ変換器の変換等を繰
り返し、順次に上位ビットから数ビットずつＡＤ変換結
果を求めていくＡＤ変換器であって、上記サブＡＤ変換
器から上記ＤＡ変換器に出力されるデジタル値を保持す
るラッチ回路と、上記残差増幅器で増幅した差信号を上
記サブＡＤ変換器へ入力させる第２のスイッチ手段とを
有し、上記ＤＡ変換器と上記残差増幅器のそれぞれの動
作を異なるクロックタイミングで制御することを特徴と
するＡＤ変換器。 - 【請求項２】 請求項１に記載のＡＤ変換器において、
上記第２のスイッチ手段は、上記残差増幅器で増幅した
差信号を上記サンプルホールド回路を介さずに上記サブ
ＡＤ変換器へ入力させることを特徴とするＡＤ変換器。 - 【請求項３】 請求項１または２記載のＡＤ変換器にお
いて、上記残差増幅器は、上記サンプルホールド回路か
らの信号を入力させる第３のスイッチ手段と、該第３の
スイッチ手段の閉動作時のクロックタイミングの後の該
第３のスイッチ手段の開動作時のクロックタイミング
で、上記ＤＡ変換器からのＤＡ変換結果の信号を入力さ
せる第４のスイッチ手段と、上記第３のスイッチ手段の
閉動作により上記サンプルホールド回路に接続され、該
サンプルホールド回路からの信号電位を蓄積した後に、
上記第４のスイッチ手段の閉動作により上記ＤＡ変換器
に接続され、該ＤＡ変換器からのＤＡ変換結果の信号電
位との差を蓄積する差信号蓄積手段と、該差信号蓄積手
段に蓄積した電位を増幅する増幅器からなり、上記ＤＡ
変換器のＤＡ変換動作時に、上記サンプルホールド回路
からの信号のサンプリングを行い、上記ＤＡ変換器のＤ
Ａ変換動作時のクロックタイミングの後のクロックタイ
ミングで、上記サンプルホールド回路からサンプリング
した信号と、上記ＤＡ変換器のＤＡ変換結果の信号との
差信号の生成と増幅を行うことを特徴とするＡＤ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33829293A JP3175070B2 (ja) | 1993-12-28 | 1993-12-28 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33829293A JP3175070B2 (ja) | 1993-12-28 | 1993-12-28 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202695A JPH07202695A (ja) | 1995-08-04 |
| JP3175070B2 true JP3175070B2 (ja) | 2001-06-11 |
Family
ID=18316764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33829293A Expired - Lifetime JP3175070B2 (ja) | 1993-12-28 | 1993-12-28 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175070B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4489914B2 (ja) * | 2000-07-27 | 2010-06-23 | 浜松ホトニクス株式会社 | Ａ／ｄ変換装置および固体撮像装置 |
| JP4558032B2 (ja) * | 2003-05-07 | 2010-10-06 | 三洋電機株式会社 | アナログ−デジタル変換回路 |
| JP4366501B2 (ja) * | 2004-07-08 | 2009-11-18 | 国立大学法人静岡大学 | ディジタルノイズキャンセル機能をもつイメージセンサ |
| KR101212625B1 (ko) | 2010-07-29 | 2012-12-14 | 연세대학교 산학협력단 | 시간-디지털 컨버터 및 그것의 동작 방법 |
-
1993
- 1993-12-28 JP JP33829293A patent/JP3175070B2/ja not_active Expired - Lifetime
Also Published As
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| JPH07202695A (ja) | 1995-08-04 |
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