JPH07105914B2 - 画像出力制御装置 - Google Patents
画像出力制御装置Info
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- JPH07105914B2 JPH07105914B2 JP2132840A JP13284090A JPH07105914B2 JP H07105914 B2 JPH07105914 B2 JP H07105914B2 JP 2132840 A JP2132840 A JP 2132840A JP 13284090 A JP13284090 A JP 13284090A JP H07105914 B2 JPH07105914 B2 JP H07105914B2
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
- G09G5/397—Arrangements specially adapted for transferring the contents of two or more bit-mapped memories to the screen simultaneously, e.g. for mixing or overlay
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
- G06F3/1446—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display display composed of modules, e.g. video walls
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/2088—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination with use of a plurality of processors, each processor controlling a number of individual elements of the matrix
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- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ビデオ画像と文字やグラフィック画像など
のディジタル画像とを重ね合わせて、重ね合わせた画像
を大画面ディスプレイ等の表示部に出力する画像出力制
御装置に関するものである。
のディジタル画像とを重ね合わせて、重ね合わせた画像
を大画面ディスプレイ等の表示部に出力する画像出力制
御装置に関するものである。
第８図は例えば特開昭56-4185号公報に記載された従来
の表示装置の信号処理部を示すブロック図である。第８
図において、１はダウンカウンタ、２はフリップフロッ
プ、３は画素、４はビデオ信号線、５はクロックパルス
入力線、６はセットパルス信号入力線である。
の表示装置の信号処理部を示すブロック図である。第８
図において、１はダウンカウンタ、２はフリップフロッ
プ、３は画素、４はビデオ信号線、５はクロックパルス
入力線、６はセットパルス信号入力線である。
これらは、第９図に示すようにマトリクス状に多数配列
され、一つの表示部29が構成される。第９図において、
８はビデオ画像をディジタル信号に変換するＡ−Ｄ変換
器、９はタイミング発生回路である。さらにここで、各
部への画像情報の伝送の効率化を図るために、第10図に
示すように所定の画素数でモジュール28を構成し、モジ
ュール28毎に個別にデータを伝送する方式がとられる。
なお、同図において、11は信号波形整形のためのバッフ
ァ、12は同じく終端部を示している。
され、一つの表示部29が構成される。第９図において、
８はビデオ画像をディジタル信号に変換するＡ−Ｄ変換
器、９はタイミング発生回路である。さらにここで、各
部への画像情報の伝送の効率化を図るために、第10図に
示すように所定の画素数でモジュール28を構成し、モジ
ュール28毎に個別にデータを伝送する方式がとられる。
なお、同図において、11は信号波形整形のためのバッフ
ァ、12は同じく終端部を示している。
次に動作について説明する。第10図において、ビデオ画
像の有効区間はＡ−Ｄ変換器８にて所定のビット数（こ
こでは６ビットとして説明を進める。）のディジタル信
号に変換され、タイミング発生回路９にて得られる所定
のタイミング信号にもとづいて、スクリーン（表示部）
29の画素数に応じたデータのサンプリング処理が施され
る。特に大画面ディスプレイにおいては、配列されるモ
ジュール28の数により任意のスクリーンサイズが構成さ
れ、サンプリングは画面サイズに応じて施される。サン
プリングされたデータは、バス13を介して各バッファメ
モリ10へ伝送され、一旦格納される。バッファメモリ10
は、バス13から入力される情報を入力速度に対して低速
に変換して各モジュール28へ伝送する。第11図にバッフ
ァメモリ10における伝送速度の変換の概念図を示す。例
えば、１走査線（1H）の有効な信号を３分割し（第11図
中、H1，H2，H3で示す。）、分割された信号H1，H2，H3
をそれぞれW1，W2，W3の期間にバッファメモリ10に格納
されるようにしておく。バッファメモリ10への書き込み
は、前記走査線における信号H1，H2，H3の書き込み完了
後それぞれP1，P2，P3の期間をおいて行われる。そし
て、W1，W2，W3の書き込み期間に対して、P1，P2，P3の
読み出し期間が確保できる。ここで、バス13はビデオ画
像を直接Ａ−Ｄ変換した信号が通過する高速データバス
であるのに対し、第２のバス14は、データ伝送速度が低
速化されたバスである。このため、フラットケーブルの
使用が可能となっている。第２のバス14においてはバッ
ファメモリ10より先頭アドレスが指定され、順次後続デ
ータを伝送する。モジュール28では、アドレスをもとに
所定のデータを受信し、データを各画素に対応する所定
のデータ記憶部７で保持される。
像の有効区間はＡ−Ｄ変換器８にて所定のビット数（こ
こでは６ビットとして説明を進める。）のディジタル信
号に変換され、タイミング発生回路９にて得られる所定
のタイミング信号にもとづいて、スクリーン（表示部）
29の画素数に応じたデータのサンプリング処理が施され
る。特に大画面ディスプレイにおいては、配列されるモ
ジュール28の数により任意のスクリーンサイズが構成さ
れ、サンプリングは画面サイズに応じて施される。サン
プリングされたデータは、バス13を介して各バッファメ
モリ10へ伝送され、一旦格納される。バッファメモリ10
は、バス13から入力される情報を入力速度に対して低速
に変換して各モジュール28へ伝送する。第11図にバッフ
ァメモリ10における伝送速度の変換の概念図を示す。例
えば、１走査線（1H）の有効な信号を３分割し（第11図
中、H1，H2，H3で示す。）、分割された信号H1，H2，H3
をそれぞれW1，W2，W3の期間にバッファメモリ10に格納
されるようにしておく。バッファメモリ10への書き込み
は、前記走査線における信号H1，H2，H3の書き込み完了
後それぞれP1，P2，P3の期間をおいて行われる。そし
て、W1，W2，W3の書き込み期間に対して、P1，P2，P3の
読み出し期間が確保できる。ここで、バス13はビデオ画
像を直接Ａ−Ｄ変換した信号が通過する高速データバス
であるのに対し、第２のバス14は、データ伝送速度が低
速化されたバスである。このため、フラットケーブルの
使用が可能となっている。第２のバス14においてはバッ
ファメモリ10より先頭アドレスが指定され、順次後続デ
ータを伝送する。モジュール28では、アドレスをもとに
所定のデータを受信し、データを各画素に対応する所定
のデータ記憶部７で保持される。
第８図は、データ記憶部７の一例としてダウンカウンタ
１のプリセット部を利用した例を示したものである。セ
ット信号によりフリップフロップ２がONになると同時
に、６ビットのビデオデータがダウンカウンタ１にロー
ドされる。直ちに、ダウンカウンタ１は、クロックを計
数し、ロードされたデータに対応する時点でボロー信号
を出力する。ここでフリップフロップ２がOFFになり、
ダウンカウンタ１が計数を終了する。フリップフロップ
２はデータに応じて64段階の時間でONの状態をとり、画
素を駆動する。各画素のデータはビデオデータに同期し
て１フイールド（NTSCの場合1/60秒）ごとに更新される
ので、各画素ごとに上述した動作が繰り返されることに
より、スクリーンには64階調の画像が表示される。
１のプリセット部を利用した例を示したものである。セ
ット信号によりフリップフロップ２がONになると同時
に、６ビットのビデオデータがダウンカウンタ１にロー
ドされる。直ちに、ダウンカウンタ１は、クロックを計
数し、ロードされたデータに対応する時点でボロー信号
を出力する。ここでフリップフロップ２がOFFになり、
ダウンカウンタ１が計数を終了する。フリップフロップ
２はデータに応じて64段階の時間でONの状態をとり、画
素を駆動する。各画素のデータはビデオデータに同期し
て１フイールド（NTSCの場合1/60秒）ごとに更新される
ので、各画素ごとに上述した動作が繰り返されることに
より、スクリーンには64階調の画像が表示される。
一方、表示部29においては、特に大画面ディスプレイに
おいては、ビデオ画像以外に各種の情報表示が必要とさ
れる。例えば、文字やグラフィック画像等をビデオ画像
と重ね合わせて表示することが要求される。ここで、ビ
デオ画像とその他の画像との重ね合わせは、バス13上で
行われる。
おいては、ビデオ画像以外に各種の情報表示が必要とさ
れる。例えば、文字やグラフィック画像等をビデオ画像
と重ね合わせて表示することが要求される。ここで、ビ
デオ画像とその他の画像との重ね合わせは、バス13上で
行われる。
第12図は例えば特開昭60-136828号公報に示された従来
の画像出力制御装置を示すブロック図である。第12図に
おいて、15はＡ−Ｄ変換されたビデオデータをフィール
ド単位またはフレーム単位で格納する第１のメモリ、16
は文字を入力したりグラフィック画像を作成するための
入出力装置、17は画像の作成や画像表示を制御するCP
U、18はプログラムが格納されたプログラムメモリ、19
は文字やグラフィック画像等がディジタル化されたもの
であるディジタルデータが格納されるディスク、20はデ
ィスク19のデータ入出力を制御するディスクコントロー
ラ、21はCPU17と各部との間のデータ転送に用いられる
コントロール用のバス、22はディジタルデータのデータ
転送に用いられるDMAバス、23はディジタルデータが１
フィールド単位または１フレーム単位に格納される第２
のメモリである。なお、第１のメモリ15および第２のメ
モリ23からのデータの出力は、第１のメモリ15および第
２のメモリ23のそれぞれに接続された第14図または第15
図に示すような制御回路により行われる。第12図におい
ては、説明を簡略化するためにそれらの制御回路は示さ
れていない。
の画像出力制御装置を示すブロック図である。第12図に
おいて、15はＡ−Ｄ変換されたビデオデータをフィール
ド単位またはフレーム単位で格納する第１のメモリ、16
は文字を入力したりグラフィック画像を作成するための
入出力装置、17は画像の作成や画像表示を制御するCP
U、18はプログラムが格納されたプログラムメモリ、19
は文字やグラフィック画像等がディジタル化されたもの
であるディジタルデータが格納されるディスク、20はデ
ィスク19のデータ入出力を制御するディスクコントロー
ラ、21はCPU17と各部との間のデータ転送に用いられる
コントロール用のバス、22はディジタルデータのデータ
転送に用いられるDMAバス、23はディジタルデータが１
フィールド単位または１フレーム単位に格納される第２
のメモリである。なお、第１のメモリ15および第２のメ
モリ23からのデータの出力は、第１のメモリ15および第
２のメモリ23のそれぞれに接続された第14図または第15
図に示すような制御回路により行われる。第12図におい
ては、説明を簡略化するためにそれらの制御回路は示さ
れていない。
次に動作について説明する。まず、入力されたビデオ画
像は、Ａ−Ｄ変換器８でディジタル信号であるビデオデ
ータに変換される。そして、このビデオデータは第１の
メモリ15に格納される。例えば、第13図（ａ）に示す画
像に対応したビデオデータが、第１のメモリ15に格納さ
れる。一方、例えば、第13図（ｂ）に示す画像に対応し
たディジタルデータが入出力装置16およびCPU17で作成
され、そのディジタルデータはディスク19に格納され
る。そして、CPU17の制御により、ディスク19内のディ
ジタルデータは、ディスクコントローラ20を介してDMA
バス22に送出される。このディジタルデータは、第２の
メモリ23にフィールド単位またはフレーム単位に格納さ
れる。次に、第１のメモリ15内のビデオデータと第２の
メモリ23内のディジタルデータとは、共通のタイミング
信号にもとづいて読み出され、それぞれバス13に出力さ
れる。そして、第13図（ｃ）に示す合成画像に対応した
合成データが作成される。
像は、Ａ−Ｄ変換器８でディジタル信号であるビデオデ
ータに変換される。そして、このビデオデータは第１の
メモリ15に格納される。例えば、第13図（ａ）に示す画
像に対応したビデオデータが、第１のメモリ15に格納さ
れる。一方、例えば、第13図（ｂ）に示す画像に対応し
たディジタルデータが入出力装置16およびCPU17で作成
され、そのディジタルデータはディスク19に格納され
る。そして、CPU17の制御により、ディスク19内のディ
ジタルデータは、ディスクコントローラ20を介してDMA
バス22に送出される。このディジタルデータは、第２の
メモリ23にフィールド単位またはフレーム単位に格納さ
れる。次に、第１のメモリ15内のビデオデータと第２の
メモリ23内のディジタルデータとは、共通のタイミング
信号にもとづいて読み出され、それぞれバス13に出力さ
れる。そして、第13図（ｃ）に示す合成画像に対応した
合成データが作成される。
ここで、合成データの作成方法として以下の２つの方法
がある。第１の方法は、バスコントローラ24が第１のメ
モリ15および第２のメモリ23に対して、画面の表示領域
を考慮した所定のタイミングで、バス13にデータを出力
する指示（タイミング信号）を与える方法である。この
方法に適した構成が第14図に示されている。第14図にお
いて、31は第１のメモリ15を含むビデオデータ発生ブロ
ックであり、タイミング信号線13bを介してバスコント
ローラ24からタイミング信号を受けて第１のメモリ15に
データ出力の指示を与えるタイミング制御部32と、バス
コントローラ24から出力されたイネーブル信号（VEN）3
4によってビデオデータをバス13のデータバス13aへ通過
させるバスバッファ33とを有している。また、35は第２
のメモリ23を含むディジタルデータ発生ブロックであ
り、タイミング信号線13bを介してバスコントローラ24
からタイミング信号を受けて第２のメモリ23にデータ出
力の指示を与えるタイミング制御部36と、バスコントロ
ーラ24から出力されたイネーブル信号（DEN）38によっ
てディジタルデータをバス13のデータバス13aへ通過さ
せるバスバッファ37とを有している。従って、バスコン
トローラ24は、VEN34とDEN38とを選択的に出力する。
がある。第１の方法は、バスコントローラ24が第１のメ
モリ15および第２のメモリ23に対して、画面の表示領域
を考慮した所定のタイミングで、バス13にデータを出力
する指示（タイミング信号）を与える方法である。この
方法に適した構成が第14図に示されている。第14図にお
いて、31は第１のメモリ15を含むビデオデータ発生ブロ
ックであり、タイミング信号線13bを介してバスコント
ローラ24からタイミング信号を受けて第１のメモリ15に
データ出力の指示を与えるタイミング制御部32と、バス
コントローラ24から出力されたイネーブル信号（VEN）3
4によってビデオデータをバス13のデータバス13aへ通過
させるバスバッファ33とを有している。また、35は第２
のメモリ23を含むディジタルデータ発生ブロックであ
り、タイミング信号線13bを介してバスコントローラ24
からタイミング信号を受けて第２のメモリ23にデータ出
力の指示を与えるタイミング制御部36と、バスコントロ
ーラ24から出力されたイネーブル信号（DEN）38によっ
てディジタルデータをバス13のデータバス13aへ通過さ
せるバスバッファ37とを有している。従って、バスコン
トローラ24は、VEN34とDEN38とを選択的に出力する。
第２の方法は、バスコントローラ24はVEN34およびDEN38
を出力せず、ビデオデータ発生ブロック31とディジタル
データ発生ブロック35とがデータバス13aを使用する優
先度を決定する方法である。この方法に適した構成が第
15図に示されている。第15図において、31はビデオデー
タ発生ブロックである。また、35aはディジタルデータ
発生ブロックであり、第２のメモリ23から出力されたデ
ィジタルデータの各画素が透明であるか否かを判定する
透明判別部40と、透明判別部40の出力を反転してビデオ
データ発生ブロック31のバスバッファ33に与える反転ゲ
ート41とを有している。従って、タイミング信号がバス
コントローラ24から出力されると、第２のメモリ23から
ディジタルデータが優先的にデータバス13aに出力さ
れ、ディジタルデータの画素が透明となっている期間に
は、第１のメモリ15からビデオデータがデータバス13a
に出力される。このように、ディジタルデータの内容に
応じてビデオデータまたはディジタルデータが選択的に
データバス13aに出力される。以上のいずれかの方法に
より、合成データがデータバス13aに出力され、その結
果、第13図（ｃ）に示す合成画像が表示される。
を出力せず、ビデオデータ発生ブロック31とディジタル
データ発生ブロック35とがデータバス13aを使用する優
先度を決定する方法である。この方法に適した構成が第
15図に示されている。第15図において、31はビデオデー
タ発生ブロックである。また、35aはディジタルデータ
発生ブロックであり、第２のメモリ23から出力されたデ
ィジタルデータの各画素が透明であるか否かを判定する
透明判別部40と、透明判別部40の出力を反転してビデオ
データ発生ブロック31のバスバッファ33に与える反転ゲ
ート41とを有している。従って、タイミング信号がバス
コントローラ24から出力されると、第２のメモリ23から
ディジタルデータが優先的にデータバス13aに出力さ
れ、ディジタルデータの画素が透明となっている期間に
は、第１のメモリ15からビデオデータがデータバス13a
に出力される。このように、ディジタルデータの内容に
応じてビデオデータまたはディジタルデータが選択的に
データバス13aに出力される。以上のいずれかの方法に
より、合成データがデータバス13aに出力され、その結
果、第13図（ｃ）に示す合成画像が表示される。
なお、大画面ディスプレイを用いた場合には、バス13
に、第10図に示すようにスクリーンサイズに応じた数の
複数のバッファメモリ10が接続される。そして、所定の
データが各モジュール28に伝送され、所定の画像が表示
される。
に、第10図に示すようにスクリーンサイズに応じた数の
複数のバッファメモリ10が接続される。そして、所定の
データが各モジュール28に伝送され、所定の画像が表示
される。
ここで、第16図に示すような画像の表示が行われる場合
を考える。第16図（ａ）は、ビデオ画像とディジタル画
像の所定の領域、しかも透明でない領域とが合成される
様子を示している。この合成は、上述した第１の方法、
つまり第14図に示した構成により実現できる。バスコン
トローラ24がVEN34およびDEN38を適当に制御すればよい
からである。また、この合成は、上述した第２の方法、
つまり第15図に示した構成でも実現できる。ディジタル
データのうち透明画素から成る部分は、ビデオデータが
出力されるからである。
を考える。第16図（ａ）は、ビデオ画像とディジタル画
像の所定の領域、しかも透明でない領域とが合成される
様子を示している。この合成は、上述した第１の方法、
つまり第14図に示した構成により実現できる。バスコン
トローラ24がVEN34およびDEN38を適当に制御すればよい
からである。また、この合成は、上述した第２の方法、
つまり第15図に示した構成でも実現できる。ディジタル
データのうち透明画素から成る部分は、ビデオデータが
出力されるからである。
第16図（ｂ）は、ディジタル画像上の所定の領域にビデ
オ画像が表示され、その後もとのディジタル画像が再度
表示される様子を示している。この合成は、第１の方法
により実現できる。バスコントローラ24がVEN34およびD
EN38を適当に制御すればよいからである。しかし、第２
の方法では実現できない。なぜなら、第２の方法は、ビ
デオ画像上にディジタル画像を重ね合わせる方法であ
り、ディジタルデータのうち非透明画素から成る部分を
表示させないようにすることはできないからである。あ
えて、第２の方法を用いて実現しようとすると、別にフ
レームメモリを用意し、そこに合成画像に対応したデー
タを設定しなければならない。そこで、表示が終了した
時点で、再度フレームメモリにもとのディジタルデータ
を再書き込みする必要がある。よって、表示の切換わり
時にフレームメモリにデータを書き込んでいる期間は、
表示画面に不自然さが目立つことになる。
オ画像が表示され、その後もとのディジタル画像が再度
表示される様子を示している。この合成は、第１の方法
により実現できる。バスコントローラ24がVEN34およびD
EN38を適当に制御すればよいからである。しかし、第２
の方法では実現できない。なぜなら、第２の方法は、ビ
デオ画像上にディジタル画像を重ね合わせる方法であ
り、ディジタルデータのうち非透明画素から成る部分を
表示させないようにすることはできないからである。あ
えて、第２の方法を用いて実現しようとすると、別にフ
レームメモリを用意し、そこに合成画像に対応したデー
タを設定しなければならない。そこで、表示が終了した
時点で、再度フレームメモリにもとのディジタルデータ
を再書き込みする必要がある。よって、表示の切換わり
時にフレームメモリにデータを書き込んでいる期間は、
表示画面に不自然さが目立つことになる。
第16図（ｃ）は、ビデオ画像上に文字によるディジタル
画像が重ね合わせられる様子を示している。この合成
は、第２の方法によって実現できる。しかし、第１の方
法では実現できない。なぜなら、第１の方法によれば、
表示された文字のフォントに対応して画素ごとに、バス
コントローラ24はVEN34およびDEN38を制御しなければな
らないが、バスコントローラ24はフォントを有していな
いので、そのような制御は不可能である。
画像が重ね合わせられる様子を示している。この合成
は、第２の方法によって実現できる。しかし、第１の方
法では実現できない。なぜなら、第１の方法によれば、
表示された文字のフォントに対応して画素ごとに、バス
コントローラ24はVEN34およびDEN38を制御しなければな
らないが、バスコントローラ24はフォントを有していな
いので、そのような制御は不可能である。
従来の画像出力制御装置は以上のように構成されている
ので、第14図に示したものではビデオ画像上に文字を重
ね合わせることができないとか、第15図に示したもので
はディジタル画像上に任意のビデオ画像を重ね合わせる
ことができないといったように、多種類の合成機能を実
現できないという課題があった。
ので、第14図に示したものではビデオ画像上に文字を重
ね合わせることができないとか、第15図に示したもので
はディジタル画像上に任意のビデオ画像を重ね合わせる
ことができないといったように、多種類の合成機能を実
現できないという課題があった。
さらに、大画面ディスプレイを用いた場合等に要求され
る第17図に示すような多彩な複数画面表示に対応しきれ
ないという課題があった。
る第17図に示すような多彩な複数画面表示に対応しきれ
ないという課題があった。
なお、第17図（ａ）〜（ｄ）には、それぞれ１つの表示
部29が１つまたは複数の画面29a〜29cが表示され、か
つ、各画面にはビデオ画像291とディジタル画像292とが
合成された合成画像が表示される例が示されている。
部29が１つまたは複数の画面29a〜29cが表示され、か
つ、各画面にはビデオ画像291とディジタル画像292とが
合成された合成画像が表示される例が示されている。
この発明は上記のような課題を解決するためになされた
もので、多種類の合成機能を実現できるととともに表示
切換えに際して表示の不自然さを解消し、さらに、大画
面ディスプレイにも適した複数画像を１画面に表示させ
ることができる画像出力制御装置を得ることを目的とす
る。
もので、多種類の合成機能を実現できるととともに表示
切換えに際して表示の不自然さを解消し、さらに、大画
面ディスプレイにも適した複数画像を１画面に表示させ
ることができる画像出力制御装置を得ることを目的とす
る。
請求項（１）記載の発明に係る画像出力制御装置は、表
示部が接続されこの表示部の画面に表示される画像に対
応したデータが通過するバスと、画面に表示されるビデ
オ画像がディジタル化されたデータであるビデオデータ
を発生するビデオデータ発生ブロックと、画面に表示さ
れる文字やグラフィック画像がディジタル化されたデー
タであるディジタルデータを発生するディジタルデータ
発生ブロックと、ビデオデータを優先的にバスに出力す
ることを指定するビデオ優先信号を出力するビデオ優先
信号発生部とを備え、ビデオデータ発生ブロックは、表
示部の画面におけるビデオ画像を表示する領域を指定す
るエリア指定信号を出力するエリア発生部と、エリア指
定信号およびビデオ優先信号に応じて第１の禁止信号を
発生する第１の禁止信号発生部と、第２の禁止信号が入
力されるとビデオデータをバスに出力させないようにす
る第１の禁止部とを有し、ディジタルデータ発生ブロッ
クは、ディジタルデータが非透明画素を示していること
を判別すると第２の禁止信号を発生する透明判別部と、
第１の禁止信号が入力されるとディジタルデータをバス
に出力させないようにする第２の禁止部とを有するもの
である。
示部が接続されこの表示部の画面に表示される画像に対
応したデータが通過するバスと、画面に表示されるビデ
オ画像がディジタル化されたデータであるビデオデータ
を発生するビデオデータ発生ブロックと、画面に表示さ
れる文字やグラフィック画像がディジタル化されたデー
タであるディジタルデータを発生するディジタルデータ
発生ブロックと、ビデオデータを優先的にバスに出力す
ることを指定するビデオ優先信号を出力するビデオ優先
信号発生部とを備え、ビデオデータ発生ブロックは、表
示部の画面におけるビデオ画像を表示する領域を指定す
るエリア指定信号を出力するエリア発生部と、エリア指
定信号およびビデオ優先信号に応じて第１の禁止信号を
発生する第１の禁止信号発生部と、第２の禁止信号が入
力されるとビデオデータをバスに出力させないようにす
る第１の禁止部とを有し、ディジタルデータ発生ブロッ
クは、ディジタルデータが非透明画素を示していること
を判別すると第２の禁止信号を発生する透明判別部と、
第１の禁止信号が入力されるとディジタルデータをバス
に出力させないようにする第２の禁止部とを有するもの
である。
また、請求項（２）記載の発明に係る画像出力制御装置
は、それぞれが上記構成によるビデオデータ発生ブロッ
ク、ディジタルデータ発生ブロックおよびビデオ優先信
号発生部を有する複数のデータ出力部と、各データ出力
部のうちの１つをバスにデータを出力できるデータ出力
部として決定する優先度判定手段とを備えたものであ
る。
は、それぞれが上記構成によるビデオデータ発生ブロッ
ク、ディジタルデータ発生ブロックおよびビデオ優先信
号発生部を有する複数のデータ出力部と、各データ出力
部のうちの１つをバスにデータを出力できるデータ出力
部として決定する優先度判定手段とを備えたものであ
る。
請求項（１）記載の発明におけるビデオ優先信号発生部
は、ディジタルデータに優先してビデオデータをバスに
出力させ、ディジタルデータが非透明画素であってもそ
れに優先してビデオデータをバスに出力することを可能
にする。
は、ディジタルデータに優先してビデオデータをバスに
出力させ、ディジタルデータが非透明画素であってもそ
れに優先してビデオデータをバスに出力することを可能
にする。
また、請求項（２）記載の発明における優先度判定手段
は、各データ出力部の１つにイネーブル信号を与えてそ
のデータ出力部からバスへのデータ出力を許可する。
は、各データ出力部の１つにイネーブル信号を与えてそ
のデータ出力部からバスへのデータ出力を許可する。
以下、この発明の一実施例を図について説明する。第１
図において、61はビデオデータ発生ブロックであり、ビ
デオ優先信号63を出力するビデオ優先信号発生部613、
エリアイネーブル信号（エリア指定信号）64を出力する
エリア発生部614、および第１の禁止信号65を出力する
論理積ゲート616を有している。また、62はディジタル
データ発生ブロックであり、第１の禁止信号65と透明判
別部40の出力とを入力する論理和ゲート628および論理
和ゲート628の出力を反転して第２の禁止信号66として
出力する反転ゲート629を有している。その他のものは
同一符号を付して第14図に示したものと同一のものであ
る。なお、バスバッファ33は第１の禁止部、バスバッフ
ァ37は第２の禁止部、論理和ゲート628及び反転ゲート6
29は第２の禁止信号発生部である。
図において、61はビデオデータ発生ブロックであり、ビ
デオ優先信号63を出力するビデオ優先信号発生部613、
エリアイネーブル信号（エリア指定信号）64を出力する
エリア発生部614、および第１の禁止信号65を出力する
論理積ゲート616を有している。また、62はディジタル
データ発生ブロックであり、第１の禁止信号65と透明判
別部40の出力とを入力する論理和ゲート628および論理
和ゲート628の出力を反転して第２の禁止信号66として
出力する反転ゲート629を有している。その他のものは
同一符号を付して第14図に示したものと同一のものであ
る。なお、バスバッファ33は第１の禁止部、バスバッフ
ァ37は第２の禁止部、論理和ゲート628及び反転ゲート6
29は第２の禁止信号発生部である。
第２図はエリア発生部614の構成を示すブロック図であ
る。第２図において、601は水平方向のイネーブル信号
（ｘイネーブル信号）68を発生するｘイネーブル発生部
であり、画素に対応したクロック信号を計数するカウン
タ651、パラメータx1が設定されたラッチ回路652、カウ
ント値とパラメータx1とを比較する比較器653、パラメ
ータx2が設定されたラッチ回路654、比較器653の出力と
パラメータx2とを比較する比較器655、および２つの比
較器653,655でセットまたはリセットされるフリップフ
ロップ656を有している。また、603はｙイネーブル発生
部であり、ｘイネーブル発生部601と同様の構成でよ
く、カウンタ661、比較器663、パラメータy1が設定され
たラッチ回路662、パラメータy2が設定されたラッチ回
路664、比較器665およびフリップフロップ666を有して
いる。そして、67はｘイネーブル信号68およびｙイネー
ブル信号69からエリアイネーブル信号64を作成する論理
積ゲートである。
る。第２図において、601は水平方向のイネーブル信号
（ｘイネーブル信号）68を発生するｘイネーブル発生部
であり、画素に対応したクロック信号を計数するカウン
タ651、パラメータx1が設定されたラッチ回路652、カウ
ント値とパラメータx1とを比較する比較器653、パラメ
ータx2が設定されたラッチ回路654、比較器653の出力と
パラメータx2とを比較する比較器655、および２つの比
較器653,655でセットまたはリセットされるフリップフ
ロップ656を有している。また、603はｙイネーブル発生
部であり、ｘイネーブル発生部601と同様の構成でよ
く、カウンタ661、比較器663、パラメータy1が設定され
たラッチ回路662、パラメータy2が設定されたラッチ回
路664、比較器665およびフリップフロップ666を有して
いる。そして、67はｘイネーブル信号68およびｙイネー
ブル信号69からエリアイネーブル信号64を作成する論理
積ゲートである。
次に動作について説明する。まず、画面における表示領
域が、パラメータx1,x2,y1,y2として、エリア発生部614
のラッチ回路652,654,662,664に設定される。カウンタ6
51は水平同期信号Ｈでリセットされ、画素に対応したク
ロック信号の計数を開始する。比較器653,655は、それ
ぞれ計数値がx1またはx2に一致したときに一致信号を出
力する。その結果、フリップフロップ656の出力である
ｘイネーブル信号63は、第３図（ａ）に示すようにな
る。同様に、フリップフロップ666の出力であるｙイネ
ーブル信号69は第３図（ｂ）に示すようになる。そし
て、ｘイネーブル信号68およびｙイネーブル信号69から
論理積ゲート67はエリアイネーブル信号64を作成する。
このエリアイネーブル信号64は、第３図（ｃ）に示すよ
うにパラメータx1,x2,y1,y2により定まる画面中の所定
の表示領域を示していることになる。
域が、パラメータx1,x2,y1,y2として、エリア発生部614
のラッチ回路652,654,662,664に設定される。カウンタ6
51は水平同期信号Ｈでリセットされ、画素に対応したク
ロック信号の計数を開始する。比較器653,655は、それ
ぞれ計数値がx1またはx2に一致したときに一致信号を出
力する。その結果、フリップフロップ656の出力である
ｘイネーブル信号63は、第３図（ａ）に示すようにな
る。同様に、フリップフロップ666の出力であるｙイネ
ーブル信号69は第３図（ｂ）に示すようになる。そし
て、ｘイネーブル信号68およびｙイネーブル信号69から
論理積ゲート67はエリアイネーブル信号64を作成する。
このエリアイネーブル信号64は、第３図（ｃ）に示すよ
うにパラメータx1,x2,y1,y2により定まる画面中の所定
の表示領域を示していることになる。
また、ビデオ優先信号発生部613は、ビデオデータを優
先的に出力させる信号であるビデオ優先信号63を出力す
る。ビデオ優先信号が出力される期間はあらかじめ設定
されている。また、ビデオ優先信号発生部613は、例え
ばエリア発生部614と同様な構成で実現できる。そし
て、論理積ゲート616は、エリアイネーブル信号64およ
びビデオ優先信号63が共に「１」のときに第１の禁止信
号65を出力する。この第１の禁止信号65は、論理和ゲー
ト628を介してバスバッファ37を出力禁止状態にする。
従って、ビデオ優先信号63の出力により、第２のメモリ
23からのディジタルデータのデータバス13aへの出力は
禁止される。また、論理和ゲート628の出力、この場合
には第１の禁止信号65は反転ゲート629により反転さ
れ、バスバッファ33を通過状態にする。従って、第１の
メモリ15のビデオデータがデータバス13aに出力され
る。従って、ビデオ優先信号63が所望のタイミングで出
力されることにより、第16図（ｂ）に示す画面合成が可
能となる。
先的に出力させる信号であるビデオ優先信号63を出力す
る。ビデオ優先信号が出力される期間はあらかじめ設定
されている。また、ビデオ優先信号発生部613は、例え
ばエリア発生部614と同様な構成で実現できる。そし
て、論理積ゲート616は、エリアイネーブル信号64およ
びビデオ優先信号63が共に「１」のときに第１の禁止信
号65を出力する。この第１の禁止信号65は、論理和ゲー
ト628を介してバスバッファ37を出力禁止状態にする。
従って、ビデオ優先信号63の出力により、第２のメモリ
23からのディジタルデータのデータバス13aへの出力は
禁止される。また、論理和ゲート628の出力、この場合
には第１の禁止信号65は反転ゲート629により反転さ
れ、バスバッファ33を通過状態にする。従って、第１の
メモリ15のビデオデータがデータバス13aに出力され
る。従って、ビデオ優先信号63が所望のタイミングで出
力されることにより、第16図（ｂ）に示す画面合成が可
能となる。
一方、ビデオ優先信号が「０」の場合には、バスバッフ
ァ33,37は、第15図に示した従来のものと同様に、透明
判別部40の出力によって制御される。従って、第２のメ
モリ23から出力されたディジタルデータが透明画素であ
るときには、第１のメモリ15のビデオデータがデータバ
ス13aに出力されることになり、ディジタルデータが透
明画素でないときには、ディジタルデータがデータバス
13aに出力される。よって、第16図（ｃ）に示すような
ビデオ画像上へのディジタル画像を重ね合わせが可能と
なる。
ァ33,37は、第15図に示した従来のものと同様に、透明
判別部40の出力によって制御される。従って、第２のメ
モリ23から出力されたディジタルデータが透明画素であ
るときには、第１のメモリ15のビデオデータがデータバ
ス13aに出力されることになり、ディジタルデータが透
明画素でないときには、ディジタルデータがデータバス
13aに出力される。よって、第16図（ｃ）に示すような
ビデオ画像上へのディジタル画像を重ね合わせが可能と
なる。
従って、第16図に示されるような各種の表示が実現さ
れ、画面の切換えも、ビデオ優先コマンドにより表示を
乱すことなく瞬時に実現できるようになる。ここで、パ
ラメータx1,x2,y1,y2は任意に設定できるため、多彩な
表示が実現できる。
れ、画面の切換えも、ビデオ優先コマンドにより表示を
乱すことなく瞬時に実現できるようになる。ここで、パ
ラメータx1,x2,y1,y2は任意に設定できるため、多彩な
表示が実現できる。
次に、この発明の第２の実施例を図について説明する。
第４図において、60,70,80はそれぞれビデオデータ発生
ブロック61,71,81およびディジタルデータ発生ブロック
62,72,82を有するデータ出力部、90はどのデータ出力部
60,70,80がバス13にデータを出力するかを決定するバス
コントローラ、100はディジタルデータを作成したり表
示領域を指定したりするオペレータターミナルである。
その他のものは第10図に同一符号を付して示したものと
同一のものである。なお、第４図において、バスコント
ローラ90は優先度判定手段の一例である。
第４図において、60,70,80はそれぞれビデオデータ発生
ブロック61,71,81およびディジタルデータ発生ブロック
62,72,82を有するデータ出力部、90はどのデータ出力部
60,70,80がバス13にデータを出力するかを決定するバス
コントローラ、100はディジタルデータを作成したり表
示領域を指定したりするオペレータターミナルである。
その他のものは第10図に同一符号を付して示したものと
同一のものである。なお、第４図において、バスコント
ローラ90は優先度判定手段の一例である。
また、第５図は、バスコントローラ90のチャネル優先度
を決定する部分を示されるブロック図である。第５図に
おいて、91,92,93は各データ出力部60,70,80に対応した
チャネルエリア発生部であり、それぞれ水平方向のイネ
ーブル信号（ｘイネーブル信号）98を発生するｘイネー
ブル発生部95、垂直方向のイネーブル信号（ｙイネーブ
ル信号）99を発生するｙイネーブル発生部96、およびチ
ャネルエリア指定信号101,102,103を出力する論理積回
路97を有している。ｘイネーブル発生部95は、画素に対
応したクロック信号を計数するカウンタ951、パラメー
タx1が設定されたラッチ回路952、カウント値とパラメ
ータx1とを比較する比較器953、パラメータx2が設定さ
れたラッチ回路954、比較器953の出力とパラメータx2と
を比較する比較器955、および２つの比較器953,955でセ
ットまたはリセットされるフリップフロップを有してい
る。また、ｙイネーブル発生部96は、ｘイネーブル発生
部95と同様の構成でよく、カウンタ961、比較器963、パ
ラメータy1が設定されたラッチ回路962、パラメータy2
が設定されたラッチ回路964、比較器965、およびフリッ
プフロップ966を有している。
を決定する部分を示されるブロック図である。第５図に
おいて、91,92,93は各データ出力部60,70,80に対応した
チャネルエリア発生部であり、それぞれ水平方向のイネ
ーブル信号（ｘイネーブル信号）98を発生するｘイネー
ブル発生部95、垂直方向のイネーブル信号（ｙイネーブ
ル信号）99を発生するｙイネーブル発生部96、およびチ
ャネルエリア指定信号101,102,103を出力する論理積回
路97を有している。ｘイネーブル発生部95は、画素に対
応したクロック信号を計数するカウンタ951、パラメー
タx1が設定されたラッチ回路952、カウント値とパラメ
ータx1とを比較する比較器953、パラメータx2が設定さ
れたラッチ回路954、比較器953の出力とパラメータx2と
を比較する比較器955、および２つの比較器953,955でセ
ットまたはリセットされるフリップフロップを有してい
る。また、ｙイネーブル発生部96は、ｘイネーブル発生
部95と同様の構成でよく、カウンタ961、比較器963、パ
ラメータy1が設定されたラッチ回路962、パラメータy2
が設定されたラッチ回路964、比較器965、およびフリッ
プフロップ966を有している。
そして、第６図は、データ出力部60の構成を示すブロッ
ク図である。その構成は、第１図に示したものと同様で
あるが、論理積ゲート616および反転ゲート629は３ステ
ートゲートである。
ク図である。その構成は、第１図に示したものと同様で
あるが、論理積ゲート616および反転ゲート629は３ステ
ートゲートである。
なお、他のデータ出力部70,80も第６図に示す構成と同
一構成となっている。
一構成となっている。
次に動作について説明する。まず、データを出力すべき
チャネルに対応した表示領域が、パラメータx1,x2,y1,y
2として、例えばオペレータコンソール100から、各チャ
ネルエリア発生部91,92,93のラッチ回路952,954,962,96
4に設定される。ここで、第１チャネルCH1、第２チャネ
ルCH2および第３チャネルCH3は、それぞれ各データ出力
部60,70,80が画像表示すべき各表示領域に対応したもの
である。第５図に示すチャネルエリア発生部91,92,93に
おいて、カウンタ951は水平同期信号Ｈでリセットさ
れ、画素に対応したクロック信号の計数を開始する。比
較器953,955は、それぞれ計数値がx1またはx2に一致し
たときに一致信号を出力する。その結果、フリップフロ
ップ956の出力であるｘイネーブル信号98は、第３図
（ａ）に示すようになる。同様に、フリップフロップ96
6の出力であるｙイネーブル信号99は第３図（ｂ）に示
すようになる。そして、ｘイネーブル信号98およびｙイ
ネーブル信号99から論理積ゲート97はチャネルエリア指
定信号101を作成する。このチャネルエリア指定信号101
は、第４図（ｃ）に示すようにパラメータx1,x2,y1,y2
により定まる画面中の所定の表示領域を示していること
になる。各チャネルエリア指定信号101,102,103は、チ
ャネル優先度判定部94に入力する。チャネル優先度判定
部94は、所定の優先順位で各チャネルエリア指定信号10
1,102,103を１つ選択し、選択されたチャネルエリア指
定信号101,102,103をチャネルイネーブル信号（以下、
第１チャネルに対応したものをCH1EN、第２チャネルに
対応したものをCH2EN、第３チャネルに対応したものをC
H3ENと記す。）として出力する。第１チャネルの優先度
が最も高く、第３チャネルの優先度が最も低い場合のCH
1EN,CH2EN,CH3ENの様子を第７図に示す。また、CH1EN,C
H2EN,CH3ENはそれぞれデータ出力部60,70,80に入力さ
れ、バス13のデータバス13aへのデータ出力を許可する
信号となる。従って、各データ出力部60,70、80からバ
ス13へのデータ出力が選択的に行われることになり、複
数画面の表示が可能となる。
チャネルに対応した表示領域が、パラメータx1,x2,y1,y
2として、例えばオペレータコンソール100から、各チャ
ネルエリア発生部91,92,93のラッチ回路952,954,962,96
4に設定される。ここで、第１チャネルCH1、第２チャネ
ルCH2および第３チャネルCH3は、それぞれ各データ出力
部60,70,80が画像表示すべき各表示領域に対応したもの
である。第５図に示すチャネルエリア発生部91,92,93に
おいて、カウンタ951は水平同期信号Ｈでリセットさ
れ、画素に対応したクロック信号の計数を開始する。比
較器953,955は、それぞれ計数値がx1またはx2に一致し
たときに一致信号を出力する。その結果、フリップフロ
ップ956の出力であるｘイネーブル信号98は、第３図
（ａ）に示すようになる。同様に、フリップフロップ96
6の出力であるｙイネーブル信号99は第３図（ｂ）に示
すようになる。そして、ｘイネーブル信号98およびｙイ
ネーブル信号99から論理積ゲート97はチャネルエリア指
定信号101を作成する。このチャネルエリア指定信号101
は、第４図（ｃ）に示すようにパラメータx1,x2,y1,y2
により定まる画面中の所定の表示領域を示していること
になる。各チャネルエリア指定信号101,102,103は、チ
ャネル優先度判定部94に入力する。チャネル優先度判定
部94は、所定の優先順位で各チャネルエリア指定信号10
1,102,103を１つ選択し、選択されたチャネルエリア指
定信号101,102,103をチャネルイネーブル信号（以下、
第１チャネルに対応したものをCH1EN、第２チャネルに
対応したものをCH2EN、第３チャネルに対応したものをC
H3ENと記す。）として出力する。第１チャネルの優先度
が最も高く、第３チャネルの優先度が最も低い場合のCH
1EN,CH2EN,CH3ENの様子を第７図に示す。また、CH1EN,C
H2EN,CH3ENはそれぞれデータ出力部60,70,80に入力さ
れ、バス13のデータバス13aへのデータ出力を許可する
信号となる。従って、各データ出力部60,70、80からバ
ス13へのデータ出力が選択的に行われることになり、複
数画面の表示が可能となる。
次に、CH1ENにより第１チャネルが選択された場合のデ
ータ出力部60の動作について説明する。まず、エリア発
生部614は、チャネルエリア発生部91と同様に動作して
エリアイネーブル信号64を出力する。また、ビデオ優先
信号発生部613は、ビデオデータを優先的に出力させる
信号であるビデオ優先信号63を出力する。ビデオ優先信
号が出力される期間は、あらかじめオペレータターミナ
ル100等を用いて設定されている。そして、この場合に
は、論理積ゲート616は、３ステートゲートとなってい
て、CH1ENによってハイインピーダンス状態が解除され
る。そして、論理積ゲート616は、リアイネーブル信号6
4およびビデオ優先信号63が共に「１」のときに第１の
禁止信号65を出力する。この第１の禁止信号65は、論理
和ゲート628を介してバスバッファ37を出力禁止状態に
する。従って、ビデオ優先信号63の出力により、第２の
メモリ23からのディジタルデータのバス13への出力は禁
止される。また、反転ゲート629も３ステートゲートで
あり、CH1ENによってハイインピーダンス状態は解除さ
れている。よって、論理和ゲート628の出力、この場合
には第１の禁止信号65は反転ゲート629により反転さ
れ、バスバッファ33を通過状態にする。従って、第１の
メモリ15のビデオデータがバス13に出力される。従っ
て、ビデオ優先信号63が所望のタイミングで出力される
ことにより、第16図（ｂ）に示す画面合成が可能とな
る。
ータ出力部60の動作について説明する。まず、エリア発
生部614は、チャネルエリア発生部91と同様に動作して
エリアイネーブル信号64を出力する。また、ビデオ優先
信号発生部613は、ビデオデータを優先的に出力させる
信号であるビデオ優先信号63を出力する。ビデオ優先信
号が出力される期間は、あらかじめオペレータターミナ
ル100等を用いて設定されている。そして、この場合に
は、論理積ゲート616は、３ステートゲートとなってい
て、CH1ENによってハイインピーダンス状態が解除され
る。そして、論理積ゲート616は、リアイネーブル信号6
4およびビデオ優先信号63が共に「１」のときに第１の
禁止信号65を出力する。この第１の禁止信号65は、論理
和ゲート628を介してバスバッファ37を出力禁止状態に
する。従って、ビデオ優先信号63の出力により、第２の
メモリ23からのディジタルデータのバス13への出力は禁
止される。また、反転ゲート629も３ステートゲートで
あり、CH1ENによってハイインピーダンス状態は解除さ
れている。よって、論理和ゲート628の出力、この場合
には第１の禁止信号65は反転ゲート629により反転さ
れ、バスバッファ33を通過状態にする。従って、第１の
メモリ15のビデオデータがバス13に出力される。従っ
て、ビデオ優先信号63が所望のタイミングで出力される
ことにより、第16図（ｂ）に示す画面合成が可能とな
る。
一方、ビデオ優先信号が「０」の場合には、バスバッフ
ァ33,37は、第15図に示した従来のものと同様に、透明
判別部40の出力によって制御される。従って、第２のメ
モリ23から出力されたディジタルデータが透明画素であ
るときには、第１のメモリ15のビデオデータがバス13に
出力されることになり、ディジタルデータが透明画素で
ないときには、ディジタルデータがバス13に出力され
る。よって、第16図（ｃ）に示すようなビデオ画像上へ
のディジタル画像の重ね合わせが可能となる。
ァ33,37は、第15図に示した従来のものと同様に、透明
判別部40の出力によって制御される。従って、第２のメ
モリ23から出力されたディジタルデータが透明画素であ
るときには、第１のメモリ15のビデオデータがバス13に
出力されることになり、ディジタルデータが透明画素で
ないときには、ディジタルデータがバス13に出力され
る。よって、第16図（ｃ）に示すようなビデオ画像上へ
のディジタル画像の重ね合わせが可能となる。
このように第１の禁止信号65、第２の禁止信号66、およ
び両者の優先度を切換えるビデオ優先信号63を設けたこ
とにより、ビデオ画像とディジタル画像との各種合成表
示が実現できるようになり、さらに２つの禁止信号より
も優先度の高いチャネルイネーブル信号を設けたことに
より、第17図に示されるような各種の表示が実現され
る。ここで、各チャネルの表示位置はパラメータの設定
により任意に指定できるため、多彩な表示が実現でき、
また画面の切換えも表示を乱すことなく瞬時に実現でき
るようになる。
び両者の優先度を切換えるビデオ優先信号63を設けたこ
とにより、ビデオ画像とディジタル画像との各種合成表
示が実現できるようになり、さらに２つの禁止信号より
も優先度の高いチャネルイネーブル信号を設けたことに
より、第17図に示されるような各種の表示が実現され
る。ここで、各チャネルの表示位置はパラメータの設定
により任意に指定できるため、多彩な表示が実現でき、
また画面の切換えも表示を乱すことなく瞬時に実現でき
るようになる。
なお、上記各実施例において、バス13に接続された表示
部29に対応した記憶部として、画素毎に個別にラッチ回
路を設けてもよいが、画素に対応したアドレスを有する
フレームメモリ、あるいは他の同様な記憶手段であって
もよい。さらに、表示部29において、各画素が独立した
画素であり、個別に駆動すべき表示素子として示した
が、これは各種のパネルディスプレイにおいて見られる
ように、行、および列毎に駆動手段を有し、両者の交点
に位置する画素を制御する方式（ダイナミック駆動）の
表示素子を使用しても同様の制御は可能である。また、
上記各実施例における画像出力制御装置は、大画面ディ
スプレイの外、各種のディスプレイシステムに対して適
用できる。
部29に対応した記憶部として、画素毎に個別にラッチ回
路を設けてもよいが、画素に対応したアドレスを有する
フレームメモリ、あるいは他の同様な記憶手段であって
もよい。さらに、表示部29において、各画素が独立した
画素であり、個別に駆動すべき表示素子として示した
が、これは各種のパネルディスプレイにおいて見られる
ように、行、および列毎に駆動手段を有し、両者の交点
に位置する画素を制御する方式（ダイナミック駆動）の
表示素子を使用しても同様の制御は可能である。また、
上記各実施例における画像出力制御装置は、大画面ディ
スプレイの外、各種のディスプレイシステムに対して適
用できる。
以上のように、この発明によれば、画像出力制御装置
を、透明判別部がディジタルデータは透明画素であるこ
とを判定したときにビデオデータをバスに出力するよう
にするとともに、ビデオ優先信号によりビデオデータを
優先的にバスに出力するように構成したので、各種の合
成表示を実現できるとともに、画面切換えの際に表示が
乱れることなく瞬時に行わせるものが得られる効果があ
る。
を、透明判別部がディジタルデータは透明画素であるこ
とを判定したときにビデオデータをバスに出力するよう
にするとともに、ビデオ優先信号によりビデオデータを
優先的にバスに出力するように構成したので、各種の合
成表示を実現できるとともに、画面切換えの際に表示が
乱れることなく瞬時に行わせるものが得られる効果があ
る。
さらに、優先度判定手段により各データ出力部のデータ
出力を制御するように構成したので、上記効果を発揮す
るとともに複数の画面を１つの表示部に容易に表示する
ことができるものが得られる効果がある。
出力を制御するように構成したので、上記効果を発揮す
るとともに複数の画面を１つの表示部に容易に表示する
ことができるものが得られる効果がある。
第１図はこの発明の第１の実施例による画像出力制御装
置を示すブロック図、第２図はエリア発生部の構成を示
すブロック図、第３図はｘイネーブル信号およびｙイネ
ーブル信号の様子の一例を示す説明図、第４図はこの発
明の第２の実施例による画像出力制御装置を表示部とと
もに示すブロック図、第５図はバスコントローラの主要
部を示すブロック図、第６図はデータ出力部を示すブロ
ック図、第７図はチャネルイネーブル信号の様子の一例
を示す説明図、第８図は表示部の信号処理部を示すブロ
ック図、第９図は従来の表示部とその周辺を示すブロッ
ク図、第10図は従来の大画面ディスプレイとその周辺を
示すブロック図、第11図は従来のバッファメモリにおけ
る速度変換を示す概念図、第12図は従来の画像出力制御
装置を表示部とともに示すブロック図、第13図は画像合
成の一例を示す説明図、第14図および第15図はそれぞれ
従来のデータ出力部を示すブロック図、第16図は画像合
成の一例を示す説明図、第17図は合成された画像の表示
例を示す説明図である。 ３は画素、８はＡ−Ｄ変換器、９はタイミング発生回
路、10はバッファメモリ、13はバス、15は第１のメモ
リ、23は第２のメモリ、29は表示部、33はバスバッファ
（第１の禁止部）、37はバスバッファ（第２の禁止
部）、40は透明判別部、60,70,80はデータ出力部、61,7
1,81はビデオデータ発生ブロック、62,72,82はディジタ
ルデータ発生ブロック、65は第１の禁止信号、66は第２
の禁止信号、90はバスコントローラ、91,92,93はチャネ
ルエリア発生部、94はチャネル優先度判定部、95はｘイ
ネーブル発生部、96はｙイネーブル発生部、601はｘイ
ネーブル発生部、603はｙイネーブル発生部、613はビデ
オ優先信号発生部、614はエリア発生部、616は論理積ゲ
ート（第１の禁止信号発生部）。 なお、図中、同一符号は同一、又は相当部分を示す。
置を示すブロック図、第２図はエリア発生部の構成を示
すブロック図、第３図はｘイネーブル信号およびｙイネ
ーブル信号の様子の一例を示す説明図、第４図はこの発
明の第２の実施例による画像出力制御装置を表示部とと
もに示すブロック図、第５図はバスコントローラの主要
部を示すブロック図、第６図はデータ出力部を示すブロ
ック図、第７図はチャネルイネーブル信号の様子の一例
を示す説明図、第８図は表示部の信号処理部を示すブロ
ック図、第９図は従来の表示部とその周辺を示すブロッ
ク図、第10図は従来の大画面ディスプレイとその周辺を
示すブロック図、第11図は従来のバッファメモリにおけ
る速度変換を示す概念図、第12図は従来の画像出力制御
装置を表示部とともに示すブロック図、第13図は画像合
成の一例を示す説明図、第14図および第15図はそれぞれ
従来のデータ出力部を示すブロック図、第16図は画像合
成の一例を示す説明図、第17図は合成された画像の表示
例を示す説明図である。 ３は画素、８はＡ−Ｄ変換器、９はタイミング発生回
路、10はバッファメモリ、13はバス、15は第１のメモ
リ、23は第２のメモリ、29は表示部、33はバスバッファ
（第１の禁止部）、37はバスバッファ（第２の禁止
部）、40は透明判別部、60,70,80はデータ出力部、61,7
1,81はビデオデータ発生ブロック、62,72,82はディジタ
ルデータ発生ブロック、65は第１の禁止信号、66は第２
の禁止信号、90はバスコントローラ、91,92,93はチャネ
ルエリア発生部、94はチャネル優先度判定部、95はｘイ
ネーブル発生部、96はｙイネーブル発生部、601はｘイ
ネーブル発生部、603はｙイネーブル発生部、613はビデ
オ優先信号発生部、614はエリア発生部、616は論理積ゲ
ート（第１の禁止信号発生部）。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】表示部が接続されこの表示部の画面に表示
される画像に対応したデータが通過するバスと、前記画
面に表示されるビデオ画像に対応するとともにディジタ
ル化されたビデオデータを発生するビデオデータ発生ブ
ロックと、前記画面に表示される文字やグラフィック画
像がディジタル化されたディジタルデータを発生するデ
ィジタルデータ発生ブロックと、前記ビデオデータを優
先的に前記バスに出力することを指定するビデオ優先信
号を出力するビデオ優先信号発生部とを備え、前記ビデ
オデータ発生ブロックに、前記画面の前記ビデオ画像を
表示する領域を指定するエリア指定信号を出力するエリ
ア発生部と、前記エリア指定信号と前記ビデオ優先信号
の双方が出力されると第１の禁止信号を発生する第１の
禁止信号発生部と、データの通過を禁止する旨を示す第
２の禁止信号が発生されていない場合に限り、前記ビデ
オデータの前記バスへの出力を容認する第１の禁止部と
を設け、前記ディジタルデータ発生ブロックに、前記デ
ィジタルデータが透明画素を示しているか否かを判別す
る透明判定部と、前記第１の禁止信号が発生され、また
は、前記透明判定部により前記ディジタルデータが非透
明画素であると判別されると第３の禁止信号を発生する
とともに、前記第１の禁止部に対する前記第２の禁止信
号の発生を停止する第２の禁止信号発生部と、前記第２
の禁止信号発生部から前記第３の禁止信号が発生されて
いる場合に限り、前記ディジタルデータの前記バスへの
出力を禁止する第２の禁止部とを設けた画像出力制御装
置。 - 【請求項２】表示部が接続されこの表示部の画面に表示
される画像に対応したデータが通過するバスと、前記画
面に表示されるビデオ画像に対応するとともにディジタ
ル化されたビデオデータを発生するビデオデータ発生ブ
ロックおよび前記画面に表示される文字やグラフィック
画像がディジタル化されたディジタルデータを発生する
ディジタルデータ発生ブロックを有する複数のデータ出
力部と、これらデータ出力部のうち、前記バスにデータ
を出力するデータ出力部を決定する優先度判定手段と、
前記各データ出力部のそれぞれに対応して設けられ、前
記ビデオデータを優先的に前記バスに出力することを指
定するビデオ優先信号を出力するビデオ優先信号発生部
とを備え、前記各ビデオデータ発生ブロックに、前記画
面の前記ビデオ画像を表示する領域を指定するエリア指
定信号を出力するエリア発生部と、前記エリア指定信号
と前記ビデオ優先信号の双方が出力されると第１の禁止
信号を発生する第１の禁止信号発生部と、データの通過
を禁止する旨を示す第２の禁止信号が発生されていない
ときに限り、前記ビデオデータの前記バスへの出力を容
認する第１の禁止部とを設け、前記各ディジタルデータ
発生ブロックに、前記ディジタルデータが透明画素を示
しているか否かを判別する透明判定部と、前記第１の禁
止信号が発生され、または、前記透明判定部により前記
ディジタルデータが非透明画素であると判別されると第
３の禁止信号を発生するとともに、前記第１の禁止部に
対する前記第２の禁止信号の発生を停止する第２の禁止
信号発生部と、前記第２の禁止信号発生部から前記第３
の禁止信号が発生されている場合に限り、前記ディジタ
ルデータの前記バスへの出力を禁止する第２の禁止部と
を設けた画像出力制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132840A JPH07105914B2 (ja) | 1990-05-23 | 1990-05-23 | 画像出力制御装置 |
| US07/655,856 US5412399A (en) | 1990-05-23 | 1991-02-15 | Image output control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132840A JPH07105914B2 (ja) | 1990-05-23 | 1990-05-23 | 画像出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0429479A JPH0429479A (ja) | 1992-01-31 |
| JPH07105914B2 true JPH07105914B2 (ja) | 1995-11-13 |
Family
ID=15090749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132840A Expired - Lifetime JPH07105914B2 (ja) | 1990-05-23 | 1990-05-23 | 画像出力制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412399A (ja) |
| JP (1) | JPH07105914B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69433292T2 (de) * | 1993-09-01 | 2004-08-26 | Nippon Telegraph And Telephone Corp. | Verfahren und Vorrichtung zur Bildsynthese |
| US5812148A (en) * | 1993-11-11 | 1998-09-22 | Oki Electric Industry Co., Ltd. | Serial access memory |
| JPH07311570A (ja) * | 1994-05-17 | 1995-11-28 | Sega Enterp Ltd | ゲーム機用アダプタ |
| US5668571A (en) * | 1994-09-30 | 1997-09-16 | Cirrus Logic, Inc. | Method and apparatus for generating hardware icons and cursors |
| US5877741A (en) * | 1995-06-07 | 1999-03-02 | Seiko Epson Corporation | System and method for implementing an overlay pathway |
| US5896140A (en) * | 1995-07-05 | 1999-04-20 | Sun Microsystems, Inc. | Method and apparatus for simultaneously displaying graphics and video data on a computer display |
| US5812144A (en) * | 1995-09-08 | 1998-09-22 | International Business Machines Corporation | System for performing real-time video resizing in a data processing system having multimedia capability |
| JP3068590B1 (ja) * | 1999-02-18 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | ２次元画像処理装置 |
| JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| US20030210267A1 (en) * | 2002-05-13 | 2003-11-13 | Kylberg Robert Lee | Systems and methods for providing asynchronous client rendering in a graphical user interface (GUI) environment |
| JP4512795B2 (ja) | 2004-06-18 | 2010-07-28 | 富士通セミコンダクター株式会社 | 画像表示システムおよび画像処理装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564185A (en) * | 1979-06-23 | 1981-01-17 | Mitsubishi Electric Corp | Display device |
| US4780710A (en) * | 1983-07-08 | 1988-10-25 | Sharp Kabushiki Kaisha | Multiwindow display circuit |
| JPS60117376A (ja) * | 1983-11-29 | 1985-06-24 | Yokogawa Medical Syst Ltd | コンピュ−タ断層撮像装置用画像表示装置 |
| JPS60136828A (ja) * | 1983-12-26 | 1985-07-20 | Mitsubishi Electric Corp | 信号処理装置 |
| JPS60220387A (ja) * | 1984-04-13 | 1985-11-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ラスタ走査表示装置 |
| JPS615339A (ja) * | 1984-06-18 | 1986-01-11 | Toyo Commun Equip Co Ltd | 画像の重ね合せ表示方式 |
| JPS61147677A (ja) * | 1984-12-21 | 1986-07-05 | Mitsumi Electric Co Ltd | ス−パ−インポ−ズ装置 |
| US4710767A (en) * | 1985-07-19 | 1987-12-01 | Sanders Associates, Inc. | Method and apparatus for displaying multiple images in overlapping windows |
| JPS6220079A (ja) * | 1985-07-19 | 1987-01-28 | Toshiba Corp | 多画面表示装置 |
| JP2513180B2 (ja) * | 1986-01-13 | 1996-07-03 | ソニー株式会社 | ビデオテックス表示装置 |
| KR900008072B1 (ko) * | 1986-07-15 | 1990-10-31 | 미쓰비시전기 주식회사 | 표시장치 |
| JPS6329838A (ja) * | 1986-07-24 | 1988-02-08 | Toshiba Corp | 表示装置 |
| US4876533A (en) * | 1986-10-06 | 1989-10-24 | Schlumberger Technology Corporation | Method and apparatus for removing an image from a window of a display |
| US4862154A (en) * | 1986-10-31 | 1989-08-29 | International Business Machines Corporation | Image display processor for graphics workstation |
| JPH068993B2 (ja) * | 1987-02-05 | 1994-02-02 | 株式会社ナムコ | 映像表示装置 |
| US4965751A (en) * | 1987-08-18 | 1990-10-23 | Hewlett-Packard Company | Graphics system with programmable tile size and multiplexed pixel data and partial pixel addresses based on tile size |
| US5001469A (en) * | 1988-06-29 | 1991-03-19 | Digital Equipment Corporation | Window-dependent buffer selection |
-
1990
- 1990-05-23 JP JP2132840A patent/JPH07105914B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-15 US US07/655,856 patent/US5412399A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5412399A (en) | 1995-05-02 |
| JPH0429479A (ja) | 1992-01-31 |
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