JPH0614273B2 - 映像表示制御装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は映像表示制御装置に関し、特にそのような装
置をパッケージ化する場合の入力ピン数を減少させるた
めの改良に関する。

［従来技術］ 第１図はこの発明の背景となる従来の映像表示制御装置
を示す概略ブロック図であり、そこでは映像表示制御装
置に備えられた、ビデオメモリを高速かつ効率良く使用
できるように改良が行なわれている。

図示された映像表示制御装置は、装置全体を制御するコ
ントローラ１を備えている。映像情報は、順次走査型表
示装置４にて表示される。順次走査型表示装置とは、画
面に対し、映像信号を水平または垂直方向に連続的に走
査することにより映像を表示する装置である。表示され
るべき映像情報に関するデータは、ビデオメモリ５に記
憶される。映像表示制御装置全体のタイミング制御は、
タイミングクロックを発生するクロックおよびタイミン
グ発生器２６により行なわれる。

順次走査型表示装置４の走査線に同期してビデオメモリ
５に記憶されたデータを連続的に読出すため、ビデオメ
モリアドレスカウンタ６が設けられる。ビデオメモリア
ドレスカウンタ６は、クロックおよびタイミング発生器
２６から、ライン２５を通じてアドレスカウンタクロッ
クを受ける。該クロックを受けてビデオメモリアドレス
カウンタ６は順次進められ、アドレスバス７上にビデオ
メモリアドレスを与える。コントローラ１によるデータ
の読出および書込のためのビデオメモリアドレスは、コ
トローラ１からアドレスバス２上に与えられる。アドレ
スマルチプレクサ８は、クロックおよびタイミング発生
器２６からライン２４を通じて選択信号を受けて、アド
レスバス２および７をビデオメモリ５に対して切換え
る。

コントローラ１は、入出力データバス３を介して、デー
タバスインターフェース９と接続されている。データバ
スインターフェース９は、ライン２４の選択信号を与え
られて、順次走査型表示装置４に表示される画面の変更
をするためのコントローラ１によるデータの読出および
書込のインターフェースを行なう。ビデオメモリ５は、
表示用データバス１０を介して、データバスインターフ
ェース９ならびにアトリビュートコードラッチ１１およ
びキャラクタジェネレータアドレスラッチ１３と接続さ
れる。表示用データバス１０には、コントローラ１によ
る読出および書込のデータ、およびビデオメモリアドレ
スカウンタ６による読出のデータが与えられる。

データは、文字記号パターンが記録されキャラクタジェ
ネレータ１６のアドレスを表わすキャラクタジエネレー
タアドレス情報と、表示されるべき文字記号の修飾コー
ドを示すアトリビュート情報とからなる。表示用データ
バス１０上のアトリビュート情報は、クロックおよびタ
イミング発生器２６からライン２２を通じ与えられるラ
ッチ信号のタイミングで、アトリビュートコードラッチ
１１に記憶される。記憶されたアトリビュート情報は、
バス１２を通じてビデオ信号エンコーダ１８に与えられ
る。

一方表示用データバス１０上のキャラクタジエネレータ
アドレス情報は、クロックおよびタイミング発生器２６
からライン２３を通じて与えられるラッチ信号のタイミ
ングで、キャラクタジェネレータアドレスラッチ１３に
記憶される。記憶されたキャラクタジエネレータアドレ
ス情報は、バス１４を介してキャラクタジェネレータ１
６に与えられる。キャラクタジエネレータの下位アドレ
スには、ビデオメモリアドレスカウンタ６からバス１５
を介して、行アドレスが与えられる。キャラクタジェネ
レータ１６は、バス１４および１５を通じてそれぞれ与
えられたキャラクタジエネレータアドレス情報および行
アドレスに従って、バス１７上に文字記号パターンを与
える。このようにしてバス１７上に読出された文字記号
パターンは、並列的にビデオ信号エンコーダ１８に与え
られる。

ビデオ信号エンコーダ１８は、バス１２および１７を介
して並列的に与えられたアトリビュート情報および文字
記号パターンより、ビデオ信号を合成する。より詳しく
は、アトリビュート情報と文字記号パターンとは、クロ
ックおよびタイミング発生器２６からライン２０を介し
て与えられるラッチ信号により、同時にビデオ信号エン
コーダ１８にラッチされる。ビデオ信号エンコーダ１８
は、クロックおよびタイミング発生器２６からライン２
１を介して与えられるビデオクロックに基づいて、文字
記号パターンとアトリビュート情報とを合成してビデオ
信号に変換する。

このようにして合成されたビデオ信号は、ライン１９を
介して、順次走査型表示装置４に与えられる。順次走査
型表示装置４はまた、同期信号発生器２７からライン２
８を介して、走査線のタイミングを制御するための同期
信号を受ける。同期信号発生器２７は、クロックおよび
タイミング発生器２６からライン２５を通じて与えられ
るアドレスカウンタクロックに基づき、同期信号を発生
する。順次走査型表示装置４は、ビデオ信号と同期信号
とを受けて、映像の表示を行なう。

ビデオ信号エンコーダ１８の詳細が、第６図に示されて
いる。バス１２上のアトリビュート情報は、ライン２０
上のラッチ信号の立上がりのタイミングで、アトリビュ
ートラッチ２９に記憶される。バス１７上の文字記号パ
ターンは、同じくライン２０上のラッチ信号の立ち上が
りのタイミングで、並／直変換器３１に与えられる。並
／直変換器３１は、ライン２１上のビデオクロックのタ
イミングで、与えられた文字記号パターンを並列データ
から直列データに変換する。この直列データは、ライン
３２を通じて、マルチプレクサ３３に与えられる。

アトリビュートラッチ２９の出力は、下位ビット３０ａ
と上位ビット３０ｂとに分割される。たとえば、下位ビ
ット３０ａおよび上位ビット３０ｂに、色情報または色
調情報を持つように定義を与えることができる。マルチ
プレクサ３３は、ライン３２上の直列データ出力によ
り、下位ビット３０ａまたは上位ビット３０ｂを選択す
る。

次に第２図〜第５図を参照して、第１図に示された映像
表示制御装置の動作を説明する。

第２図は第１図の主要な信号のタンミング例を示すもの
であり、ビデオメモリアドレスのＭＡ＋２ｘ番地とＭＡ
＋２ｘ＋１番地とにおけるデータからライン１９上のビ
デオ信号出力までの各信号の状態を示すものである。

第３図は、水平方向ｘ文字，垂直方向ｙ行の文字を表示
する場合の、画面の物理的な位置とビデオメモリアドレ
スによって指示されるビデオメモリ５のアドレスとの関
係を示す。図においてメモリ番地の割当て方は、１文字
あたり２メモリアドレスを使用している。たとえばＭＡ
＋２ｘ番地は、ＭＡ＋２ｘとＭＡ＋２ｘ＋１番地より構
成されている。すなわち、図中のＭＡ＋２ｘと書かれた
画面左の上から２段目の部分の文字は、ビデオメモリ５
のアドレスＭＡ＋２ｘ番地とＭＡ＋２ｘ＋１番地とに記
憶される。偶数番地はキャラクタジェネレータアドレス
に、奇数番地はアトリビュート情報に割当てられる。す
なわち、偶数番地の内容はどの種類の文字が表示される
かを示し、奇数番地の内容は表示される文字の修飾の仕
方を示す。

第４図は、ＭＡ＋２ｘの画面位置に“Ａ”という文字を
１文字あたり８×８ドットの文字パターンで表示すると
きの例を示している。この図において、水平方向のドッ
トが走査線の並びを示す。“Ａ”という文字パターン
は、キャラクタジェネレータ１６に０または１のドット
パターン情報で記録され、走査線のタイミングに合わせ
て読出される。この１つの文字に対応する走査線の順番
を示すものが行アドレスであり、第４図の垂直方向の高
さ８ドットの文字を出力するときは、０〜７のアドレス
が必要となる。行アドレス０のとき、キャラクタジェネ
レータ１６から出力されるデータ（文字記号パターン）
は、この例においては００１０００００となる。アトリ
ビュート情報は、例えば文字記号パターンが０のとき赤
を、１のとき緑をというふうに定義することができる。

第５図は、第４図の操作のタイミングを示すものであ
る。すなわち、１行アドレスは１走査線に相当し、１走
査線時間に水平方向の表示文字分（ｘ文字）のビデオメ
モリアドレスが変化し、この操作を８回繰返して横方向
のｘ文字分の表示が完了する。

第１図に示された映像表示制御装置の動作において、第
４図の表示例を表示するとき、コントローラ１はアドレ
スバス２と入出力データバス３を通じて、ビデオメモリ
５のＭＡ＋２ｘ番地とＭＡ＋２ｘ＋１番地に、表示した
い文字記号（今の場合“Ａ”）のキャラクタジェネレー
タアドレスとその修飾コードを示すアトリビュート情報
とをそれぞれ書込む。この操作は、ライン２４上の選択
信号によりアドレスマルチプレクサ８をコントローラ１
側に切換えてアドレスバス２を介してビデオメモリ５を
アドレスし、さらに入出力データバス３からデータバス
インターフェース９および表示用データバス１０を介し
てビデオメモリ５にデータを与えることによって行なわ
れる。なお、コントローラ１からのビデオメモリアドレ
スとビデオメモリアドレスカウンタ６からのビデオメモ
リアドレスとは説明を簡単にするため等しくされている
が、必ずしもその必要はない。

コントローラ１によりビデオメモリ５に書込まれたデー
タは、ビデオメモリアドレスカウンタ６からアドレスバ
ス７を通じて与えられるビデオメモリアドレスにより、
第２図に示すようなタイミングで画面の走査順序に同期
して連続的に読出される、第２図において、ＭＡ＋２ｘ
番地のキャラクタジェネレータアドレスは、ライン２３
上のラッチ信号の立上がりのタイミングで、キャラクタ
ジェネレータアドレスラッチ１３に記憶される。キャラ
クタジェネレータ１６は、バス１４を介して受けるキャ
ラクタジェネレータアドレスラッチ１３の出力と、バス
１５を介して受けるビデオメモリアドレスカウンタ６か
らの行アドレスとにより、対応の文字記号パターンをバ
ス１７上に出力する。一方、ビデオメモリ５の次のアド
レスＭＡ＋２ｘ＋１番地からアトリビュート情報が読出
され、ライン２２上のラッチ信号の立上がりのタイミン
グでアトリビュートラッチ１１に記憶される。記憶され
たアトリビュート情報は、バス１２上に与えられる。

バス１７上の文字記号パターンとバス１２上のアトリビ
ュート情報とは、ライン２０上のラッチ信号の立上がり
のタイミングで並列的にビデオ信号エンコーダ１８に取
込まれ、ライン２１上のビデオクロックによりビデオ信
号に変換される。第２図に示されたライン１９上のビデ
オ信号は、第４図の“Ａ”を表示するための第１行アド
レスのドットを出力する例を示している。ビデオ信号エ
ンコーダ１８の詳細は、第６図に関連して上述したとお
りである。

従来の映像表示制御装置は以上のように構成されている
ので、文字記号パターンとアトリビュート情報とが並列
的にビデオ信号エンコーダ１８に入力される必要があ
る。したがってビデオ信号エンコーダ１８の入力信号が
増え、この機能を集積回路等のパッケージに収めると
き、パッケージの入力ピン数が増加し、パッケージ周辺
の信号線の数が増加するという欠点があった。

［発明の概要］ この発明は上記のような従来のものの欠点を除去するた
めになされたもので、映像情報に関するデータを時分割
で連続的にビデオ信号エンコーダに与え、ビデオ信号エ
ンコーダには時分割で発生する遅延を補正するための手
段を設けることにより、ビデオ信号エンコーダに入力さ
れる情報の信号線の少ない映像表示制御装置を提供する
ことを目的としている。

この発明によれば、映像表示制御装置は、表示されるべ
き映像情報に関するデータを１表示区間あたり複数のメ
モリアドレスの割当ての下で記憶するビデオメモリと、
１表示区間に対応する複数ビットのデータを並列的に受
けてビデオ信号に変換するビデオ信号エンコーダとを備
える。ビデオメモリとビデオ信号エンコーダとの間に
は、多重化バスが設けられる。ビデオメモリに記憶され
たデータは、画面の走査順序に従って連続的にかつメモ
リアドレス単位の時分割態様で読出されて、多重化バス
を通じてビデオ信号エンコーダに与えられる。ビデオ信
号エンコーダは、時分割により発生する遅延を補正する
手段を含み、その補正手段は、多重化バスを通じてメモ
リアドレス単位の時分割態様で与えられたデータを受け
て該単位ごとにそれぞれ一定時間の遅延を与え、１表示
区間における該単位間の遅延を補正する。タイミング制
御手段が設けられて、データの読出および遅延のタイミ
ングが制御される。

［発明の実施例］ 以下、この発明の好ましい一実施例を図について説明す
る。第７図はこの発明による映像表示制御装置の好まし
い一実施例を示す概略ブロック図である。この実施例は
第１図の従来装置と対比して示され、この実施例におい
ては第１図の破線で囲まれた部分が改良されている。同
一番号部分は同一機能を有しているのでその説明を省略
し、以下には改良された部分のみの構成を説明する。

この発明の好ましい一実施例において、多重化のための
２つのゲートが設けられる。その１つはアトリビュート
ゲート３４であり、クロックおよびタイミング発生器２
６からライン３５を通じて与えられるアトリビュート情
報制御信号に基づいて表示用データバス１０上のアトリ
ビュート情報をゲート処理する。他の１つは文字記号パ
ターンゲート３６であり、クロックおよびタイミング発
生器２６からライン３７を通じて与えられる文字記号パ
ターン制御信号に基づいてバス１７上の文字記号パター
ンをゲート処理する。ゲート処理されたアトリビュート
情報と文字記号パターンとは、多重化表示データバス４
２を介してビデオ信号エンコーダ１８側に与えられる。

ビデオ信号エンコーダ１８は、上述したように、アトリ
ビュート情報と文字記号パターンとが並列的に与えられ
る必要がある。このためこの発明においては、ビデオ信
号エンコーダ１８に付属して、弁別して入力される信号
に一定時間の遅延を与えるためのいわゆるパイプライン
レジスタが２つ設けられる。その１つは第１のパイプラ
インレジスタ３８であり、クロックおよびタイミング発
生器２６からライン２３を通じて与えられるラッチ信号
の立上がりのタイミングで、キャラクタジェネレータア
ドレスラッチ１３に新しいアドレスが記憶される直前の
文字記号パターンを記憶する。他の１つは第２のパイプ
ラインレジスタ４０であり、多重化表示データバス４２
を通じてアトリビュートコードラッチ１１に記憶された
アトリビュート情報を、１ラッチサイクル遅延させるよ
うに働く。すなわち第２のパイプラインレジスタ４０
は、ライン２２上のラッチ信号の立ち上がりのタイミン
グでアトリビュートコードラッチ１１に記憶されたアト
リビュート情報をバス１２を介して受けて、同じくライ
ン２２上の次のラッチ信号の立ち上がりのタイミングで
これを記憶する。

第１および第２のパイプラインレジスタ３８および４０
の出力は、それぞれバス３９および４１を通じてビデオ
信号エンコーダ１８に与えられる。ビデオ信号エンコー
ダ１８は、ライン２０上のラッチ信号の立上がりのタイ
ミングで、バス３９上の文字記号パターンおよびバス４
１上のアトリビュート情報を同時にラッチする。ラッチ
された文字記号パターンとアトリビュート情報とは、従
来装置と同様にライン２１上のビデオクロックにより、
ビデオ信号に変換される。

第８図は、第７図の実施例の主要信号のタイミングを示
すタイミング図である。図において、たとえば（ＭＡ）
は、ビデオメモリ５のＭＡ番地の内容を示す。またたと
えば［（ＭＡ）］は、ビデオメモリ５のＭＡ番地の内容
により指定されたキャラクタジェネレータ１６の内容
（文字記号パターン）を示す。

第７図の実施例においては、多重化表示データバス４２
にアトリビュート情報と文字記号パターンとを載せるた
めに、第８図に示すように、ライン３５上のアトリビュ
ート制御信号がローレベルのタイミングでアトリビュー
トゲート３４を開き、ライン３７上の文字記号パターン
制御信号がローレベルのタイミングで文字記号パターン
ゲート３６を開いている。本願発明においては、このよ
うにアトリビュート情報と文字記号パターンとを時分割
して多重化表示データバス４２に載せているため信号間
に遅延が生じ、第２図の従来装置のように、アトリビュ
ート情報と文字記号パターンとをライン２０上のラッチ
信号で同時にラッチすることはできない。

このため、この発明においては、第７図の好ましい一実
施例に示すように、２個のパイプラインレジスタを設け
ることにより、表示用データバス幅を半分以下にしなが
ら（多重化の段数により異なる）、従来の表示方式と同
じ効果を実現している。

以下、第７図の実施例の動作、特にパイプラインレジス
タの動作について、ビデオメモリアドレスバス７上にＭ
Ａ番地，ＭＡ＋１番地のアドレスが出力されてから、そ
のビデオ信号がライン１９に出力されるまでの例を、第
７図および第８図を参照して説明する。

ビデオメモリアドレスカウンタ６は、アドレスバス７上
に、ＭＡ番地，ＭＡ＋１番地を出力する。それに応じて
ビデオメモリ５からは、表示用データバス１０上に、キ
ャラクタジェネレータアドレス情報を示す（ＭＡ）と、
アトリビュート情報を示す（ＭＡ＋１）とが出力され
る。（ＭＡ）は、ライン２３上のラッチ信号の立ち上が
りのタイミングで、キャラクタジェネレータアドレスラ
ッチ１３に記憶される。このラッチ信号が印加される直
前のキャラクタジェネレータアドレスラッチ１３はＭＡ
−２番地の内容（ＭＡ−２）を記憶しており、キャラク
タジェネレータ１６は、（ＭＡ−２）とバス１５上の行
アドレスとで指定された番地の内容である文字記号パタ
ーン［（ＭＡ−２）］をバス１７上に出力している。文
字記号パターンゲート３６は、ライン３７上の文字記号
パターン制御信号がローレベルのタイミングで、バス１
７上の文字記号パターン［（ＭＡ−２）］を多重化表示
データバスに通過させる。この文字記号パターン［（Ｍ
Ａ−２）］は、ライン２３上のラッチ信号の立ち上がり
のタイミングで、第１のパイプラインレジスタ３８に記
憶される。したがってＭＡ番地に対し、第１のパイプラ
インレジスタ３８はＭＡ−２番地の文字記号パターンを
記憶することになる。

一方、ＭＡ＋１番地の内容であるアトリビュート情報
（ＭＡ＋１）は、アトリビュート情報制御信号３５がロ
ーレベルのタイミングで、アトリビュートゲート３４を
介して多重化表示データバス４２に通過される。そし
て、ライン２２上のラッチ信号の立ち上がりのタイミン
グで、アトリビュートコードラッチ１１に記憶される。
さらにアトリビュートコードラッチ１１に記憶されたア
トリビュート情報（ＭＡ＋１）は、ライン２２上の次の
ラッチ信号の立ち上がりのタイミングで、第２のパイプ
ラインレジスタ４０に記憶される。このように第２のパ
イプラインレジスタ４０を用いてＭＡ＋１番地の内容で
あるアトリビュート情報（ＭＡ＋１）を１アトリビュー
トラッチサイクル遅延させて、文字記号パターンの遅延
と同期させている。ビデオ信号エンコーダ１８は、この
ようにして同期された文字記号パターンとアトリビュー
ト情報とをそれぞれバス３９および４１を介して受け、
ライン２０上のラッチ信号の立ち上がりのタイミングで
同時に取込む。このため、第８図に示されるように、Ｍ
Ａ，ＭＡ＋１番地のビデオメモリアドレスに対し、ライ
ン１９から出力されるビデオ信号はＭＡ−１，ＭＡ−２
番地に対応するが、次のサイクルからＭＡ，ＭＡ＋１番
地のビデオ信号が出力される。

なお、上述の実施例においては多重化表示バス４２は２
段の時分割を行なったが、これをＮ段（Ｎ＝２，３…）
にすることも可能であり、この場合の多重化表示バスの
幅は多重化しない場合の１／Ｎとなる効果が得られる。

［発明の効果］ 以上のように、この発明によれば、ビデオメモリから読
出される情報を時分割して多重化して映像表示制御装置
のビデオ信号エンコーダに入力し、その内部でパイプラ
インレジスタを用いることで入力映像情報の遅延を補正
するとともに、外部でビデオメモリからの出力データを
多重化するためのゲートおよびその制御信号を設けた。
このため、ビデオメモリおよびキャラクタジェネレータ
とを映像表示制御装置のビデオ信号エンコーダとを結ぶ
表示用データバスの幅が減少される。したがって集積回
路化する場合などでは、従来よりもピン数の少ない安価
なパッケージを使用でき、またビデオメモリとキャラク
タジェネレータとは、一般的に映像表示制御装置が集積
回路化されるとき、別部品として機能分割されるため、
この集積回路化された映像表示制御装置とビデオメモリ
およびキャラクタジェネレータとの配線が簡単になると
いう効果が得られる。

【図面の簡単な説明】

第１図は従来の映像表示制御装置を示す概略ブロック
図、第２図は第１図の従来装置の主要信号のタイミング
を示すタイミング図、第３図は映像表示制御装置の一般
的なビデオメモリアドレスの値と画面との対応図、第４
図は画面上に文字を表示した例を示す図、第５図は映像
表示制御装置の一般的なビデオメモリアドレスと行アド
レスとの関係図、第６図はビデオ信号エンコーダを詳細
に示すブロック図、第７図はこの発明の好ましい一実施
例である映像表示制御装置を示す概略ブロック図、第８
図は第７図の実施例の主要信号のタイミング図である。 図において、４は順次走査型表示装置、５はビデオメモ
リ、６はビデオメモリアドレスカウンタ、７はビデオメ
モリアドレスバス、１２はアトリビュート情報バス、１
４はキャラクタジェネレータアドレス情報バス、１６は
キャラクタジェネレータ、１７は文字記号パターンバ
ス、１８はビデオ信号エンコーダ、１９はビデオ信号ラ
イン、３４，３６はゲート、３５はアトリビュート情報
制御信号、３７は文字記号パターン制御信号、３８は第
１のパイプラインレジスタ、４０は第２のパイプライン
レジスタ、４２は多重化表示データバスをそれぞれ示
す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】文字記号パターンを出力するキャラクタジ
   エネレータ、 上記キャラクタジエネレータをアドレスするためのキャ
   ラクタジエネレータアドレス情報と、表示すべき文字記
   号を修飾するためのアトリビュート情報とが記憶された
   ビデオメモリ、 順次走査型表示装置の走査線に同期させて、上記ビデオ
   メモリからキャラクタジエネレータアドレス情報とアト
   リビュート情報とを読出すとともに、そのキャラクタジ
   エネレータアドレス情報によって上記キャラクタジエネ
   レータから文字記号パターンを読出せる読出手段、 アトリビュート情報をゲート処理する第１ゲートと、こ
   の第１ゲートの出力とその出力が関連づけるようにして
   文字記号パターンをゲート処理する第２ゲートと、アト
   リビュト情報と文字記号パターンとを複合化するために
   上記第１と第２のゲートを連続的にスイッチイングする
   ためのタイミング信号を発生させるタイミング発生器と
   を有する複合化手段、 アトリビュート情報と文字記号パターンとの２つの出力
   を同期させるために上記複合化手段によって複合化され
   たデータを所定期間遅延させる遅延手段、 上記遅延手段からのデータを並列的に受けてこのデータ
   をビデオ信号に変換しこれを表示装置に与えるビデオ信
   号エンコーダ、 を備えた、電子ビームの順次走査により映像を表示する
   装置における映像表示制御装置。