JPH0652220U - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 受信波の電界レベルの低下あるいはマルチパ
スひずみが生じても同期検波を高安定化させる。 【構成】 受信した変調波から原信号の同期信号を再生
するＰＬＬ回路。分周器１の出力する基準信号と入力信
号との位相差を位相比較手段２により検出する。位相比
較手段２は位相差に対応するパルス信号を出力する。電
界レベル判定手段４は、受信した変調波の電界レベル状
態を判定する。シーケンシャルループフィルタ３は、そ
れぞれがパルス信号のパルス数をカウントして設定数の
カウント時に分周器１への制御信号を生成出力するもの
で、設定数の異なる複数のカウンタを有し、それらのカ
ウンタ出力を電界レベル状態により切り替えて分周器１
に制御信号を出力する、ように構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ＰＬＬ（Phase-Locked Loop ）回路に関し、詳しくは、ディジタル ・データのメッセージを伝送するためのＲＤＳ（Radio Data System ）信号等を 多重する多重データ放送の受信検波に好適なＰＬＬ回路に関する。

【０００２】

【従来の技術】

従来より、ＦＭラジオ放送における可聴帯域外の副搬送波を利用してディジタ ル・データを多重伝送する方式であるＦＭ多重データ放送（ＲＤＳ）が知られて いる。このＲＤＳ放送では、ＦＭラジオ電波に５７ＫＨｚの副搬送波を入れ、選 局用などのデータが多重される。多重されるＲＤＳデータは、１０４ビットから 成るグループ単位に構成され、選局機能を主な目的とした様々なメッセージが規 格化されている。ＲＤＳデータの送信は、そのデータの伝送速度が１．１８７５ ｋビット／秒とされて差動エンコードされ、その信号で１．１８７５ＫＨｚのク ロックを２相ＰＳＫ（Phase Shift Keying）変調する。さらにその２相ＰＳＫ変 調信号によって副搬送波（５７ＫＨｚ）を搬送波抑圧型振幅変調し、その両測波 帯（ＤＳＢ）信号が音声信号に多重されて送信される。

【０００３】 ところで、ＲＤＳ放送の受信機において再生処理されるＲＤＳ変調信号は、単 純なＰＬＬ回路では復調できない。というのも、受信したＤＢＳ信号はその包絡 線のゼロクロス点で副搬送波の位相が反転するため、副搬送波の周波数を抽出で きないからである。このため、ＲＤＳ変調信号の復調回路におけるキャリア同期 用ＰＬＬ回路として、コスタスループ型Ｄ（Digital ）ＰＬＬ回路が採用されて いる。

【０００４】 図４に、コスタスループ型ＤＰＬＬ回路の構成図を示す。 図に示すようにコスタスループ型ＤＰＬＬ回路は、入力信号を、第１，第２の 乗算器５１，５２において分周器５３の出力する第１の基準信号（０°）と第１ の基準信号と同じ周波数で９０°の位相差を有する第２の基準信号（９０°）と によりサンプリングする。そのサンプリング出力から位相比較器５４では、入力 信号と第１の基準信号との位相差を検出する。そしてその検出出力である位相差 信号によりシーケンシャルループフィルタ５５では、第１、第２の基準信号の出 力周波数を制御する信号を生成して分周器５３に出力し、入力信号と第１の基準 信号との位相を同期（ロック）させるように構成されている。これによりロック した状態で第１の乗算器５１から同相同期検波出力が、第２の乗算器５２から直 交同期検波信号が出力される。

【０００５】

【考案が解決しようとする課題】

ところで、ＲＤＳ変調信号を復調するために構成されるＤＰＬＬ回路は、かな りの高安定度が要求される。しかしながら、上述した従来のＤＰＬＬ回路では、 受信したＦＭ波の電界レベルが大きいときにはノイズが小さいため回路は安定す るが、電界レベルが下がりノイズが多くなってくると、ジッタの変動が活発にな って位相誤差が大きくなり、その位相誤差に対応してシーケンシャルループフィ ルタにおいて制御信号が生成されて出力されるため、安定した同期検波がなされ ないという課題を有していた。また、マルチパスひずみの有無によっても同様に 同期検波の安定性が阻害されていた。

【０００６】 本考案は、このような課題によりなされたもので、受信波の電界レベルの低下 あるいはマルチパスひずみが生じても同期検波を高安定化させることのできるＰ ＬＬ回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】

図１に、本考案の原理構成図を示す。 図１に示すように、請求項１記載の考案は、受信した変調波から原信号の同期 信号を再生するＰＬＬ回路であって、基準信号を周波数可変に出力する分周器１ と、前記基準信号と入力信号との位相差を検出し、その位相差に対応するパルス 信号を出力する位相比較手段２と、前記パルス信号のパルス数をカウントして設 定数のカウント時に分周器１への制御信号を生成出力するカウンタを有するシー ケンシャルループフィルタ３と、前記受信した変調波の電界レベル状態を判定す る電界レベル判定手段４と、を備え、シーケンシャルループフィルタ３は、前記 設定数の異なる複数のカウンタを有し、それらのカウンタ出力を前記電界レベル 状態により切り替えて分周器１に制御信号を出力する、ように構成する。

【０００８】 また、請求項２記載の考案は、請求項１記載のＰＬＬ回路における電界レベル 判定手段に変えて、受信した変調波のマルチパスひずみ状態を判定するマルチパ ス判定手段を備え、シーケンシャルループフィルタ３は、設定数の異なる複数の カウンタを有して、それらのカウンタ出力を前記マルチパスひずみ状態により切 り替えて分周器１に制御信号を出力する、ように構成する。

【０００９】 さらには、電界レベル判定手段およびマルチパス判定手段とを両方備え、シー ケンシャルループフィルタ３は、電界レベル状態またはマルチパスひずみ状態に よりカウンタ出力を切り替えて制御信号を出力するように構成してもよい。

【００１０】

【作用】

本考案のＰＬＬ回路では、受信した変調波の状態を判定し、その判定結果によ りシーケンシャルループフィルタ３の出力する制御信号の時定数が制御される。 例えば、電界レベル判定手段４において、受信した変調波の電界レベルが所定レ ベル以上であるか否かを判定し、その判定信号によりカウンタ出力を切り替える 。切り替えられるカウンタのパルスカウント数の設定が異なるため、電界レベル が所定レベルを超えるときに設定数の少ないカウンタ出力に切り替えるようにす れば、シーケンシャルループフィルタ３の出力する制御信号の時定数は短くなり 制御応答を高くできる。

【００１１】 逆に電界レベルが所定レベル以下のときに設定数の大きいカウンタ出力に切り 替えるようにすれば、出力する制御信号の時定数は長くなり制御応答を鈍くする ことができる。このようにすることにより、電界レベルが低くなったときのノイ ズの影響が、制御応答を鈍くすることにより低減され、安定した同期検波がなさ れる。また、マルチパス判定手段において、受信した変調波のマルチパスひずみ の有無を判定し、マルチパスひずみが無ければ時定数を短くして制御応答を高く し、逆にマルチパスひずみが有れば時定数を長くして制御応答を鈍くする。これ により、マルチパスひずみによるロックはずれが低減され、安定した同期検波が なされる。なお、電界レベルまたはマルチパスひずみを多段階に判定し、その判 定に対応してループフィルタにおいて多段階に時定数の切り替えを行うように構 成することもできる。

【００１２】

【実施例】

以下、本考案の好適な実施例を説明する。 図２に、本考案のＰＬＬ回路を構成するＦＭ多重データ放送受信機の概略構成 を示す。同図に示すＦＭ多重データ放送受信機では、アンテナ１１で受信された ＦＭ多重放送波が、フロントエンド１２で希望の局が選択され、ＩＦ（中間周波 数）アンプ１３、ＦＭ検波器（ＤＥＴ）１４、マルチプレクサ（ＭＰＸ）復調回 路１５を介して、音声信号がステレオ放送の場合にはＬ（左），Ｒ（右）チャン ネルのオーディオ信号に分離されて出力される。また、ＦＭ検波器１４の検波出 力がフィルタ１６に供給され、５７ＫＨｚの副搬送波のＲＤＳ変調信号が分離さ れる。分離されたＲＤＳ変調信号は、ＲＤＳデコード・クロック再生器１７によ り、クロック再生がなされＲＤＳデータが復調される。さらに、グループ・ブロ ック同期／エラー検出器１８、エラー訂正回路１９を介してコントローラ２０に 供給されてコード情報が解析され、ＲＡＭ等のメモリ２１に記憶すると共に、操 作部２２からの選局指令に基づいてフロントエンド２２に対して選局動作を行な う。また、コントローラ２０には、ＩＦアンプ１３の出力する電界レベル信号の レベルを検出するレベル検出器２３、およびＦＭ検波出力に基づいてマルチパス ひずみを検出するマルチパス検出器２４の各検出出力が供給され、同時にＩＦア ンプ１３の出力する電界レベル信号は、ＲＤＳデコード・クロック再生器１７に 供給されている。

【００１３】 図３に、本考案のＰＬＬ回路の一実施例の構成図を示す。同図に示すＰＬＬ回 路はコスタスループ型ＤＰＬＬ回路であり、上記ＲＤＳデコード・クロック再生 器１７のＲＤＳ変調信号の復調回路に構成されるものである。本実施例のＤＰＬ Ｌ回路は、図に示すように、コンパレータ３１、位相比較器３２、シーケンシャ ルループフィルタ３３、ＶＣＯ回路３４、および電界レベル判定器３５を備えて 構成される。

【００１４】 ＶＣＯ回路３４は、固定発振器３４ａと可変分周器３４ｂとを備え、シーケン シャルループフィルタ１４の出力信号に対応して固定発振器１５ａの出力する基 準クロックＪを可変分周器１５ｂにより分周し、入力信号の周波数同期用の第１ の基準信号Ｂと、その第１の基準信号Ｂと同じ周波数で９０°の位相差を有する 第２の基準信号Ｃとを出力するようにされている。コンパレータ３１では、基準 電圧３１ｂを接続した演算増幅器３１ａにより入力信号をＡ／Ｄ変換して位相比 較器３２に出力する。位相比較器３２は、Ａ／Ｄ変換された入力信号Ａ、第１の 基準信号Ｂ、第２の基準信号Ｃ、および基準クロックＪを入力し、入力信号Ａと 第１の基準信号Ｂとの位相差を検出し、位相差に対応した基準クロックパルス列 を含む＋側位相差信号Ｈと−側位相差信号Ｉとをシーケンシャルループフィルタ ３３に出力する。

【００１５】 位相比較器３２では、入力信号ＡがＤフリップフロップよりなる乗算器３２ａ および第１のＥｘ−ＯＲ（排他的論理輪）回路３２ｂに入力される。乗算器３２ ａでは、Ｄ端子に入力信号Ａを、クロック端子に第１の基準信号Ｂを入力し、入 力信号Ａを第１の基準信号Ｂでサンプリングした信号を出力する。第１のＥｘ− ＯＲ回路３２ｂでは、入力信号Ａと乗算器３２ａの出力信号とを入力し、入力信 号Ａに位相方向を含ませた信号Ｄを生成して第２のＥｘ−ＯＲ回路３２ｃに出力 する。第２のＥｘ−ＯＲ回路３２ｃでは、第１のＥｘ−ＯＲ回路１２の出力信号 Ｄと第２の基準信号Ｃとを入力し、位相比較信号Ｅを第１のＡＮＤ回路３２ｄに 出力する。第１のＡＮＤ回路３２ｄでは、第２のＥｘ−ＯＲ回路３２ｃの出力す る位相比較信号Ｅと固定発振器１５ａの出力する基準クロックＪとを入力し、位 相差情報が与えられた位相比較信号である位相比較パルス信号Ｆを第２、第３の ＡＮＤ回路３２ｅ、３２ｆに出力する。位相比較パルス信号Ｆは、位相差に対応 したパルス数の基準クロックパルス列からなる信号として出力される。一方、第 ３のＥｘ−ＯＲ回路３２ｇに第２の基準信号Ｃと基準クロックＪとを入力し、位 相方向分離信号Ｇを生成する。第２のＡＮＤ回路３２ｅでは、位相比較パルス信 号Ｆと位相方向分離信号Ｇとを入力し、＋側位相差信号Ｈを生成する。また、第 ３のＡＮＤ回路２５では、同じく位相比較パルス信号Ｆとインバータ回路２６を 介して反転された位相方向分離信号Ｇとを入力し、−側位相差信号Ｉを出力する ようにされている。

【００１６】 シーケンシャルループフィルタ３３は、＋側位相差信号Ｈまたは−側位相差信 号Ｉにより、可変分周器３４ｂに周波数のアップまたはダウンを指示する制御信 号を生成出力する。これにより、入力信号Ａと第１の基準信号Ｂとを同期（ロッ ク）させるように制御され、ロック状態において乗算器３２ａの出力から同期検 波信号が出力される。

【００１７】 本実施例におけるシーケンシャルループフィルタ３３では、電界レベル判定器 ３５の出力する電界レベル判定信号Ｋにより、可変分周器３４ｂに出力する制御 信号の時定数を切り替えるようにされている。電界レベル判定器３５は、ＩＦア ンプ１３の出力する電界レベル信号を入力し、演算増幅器３５ａにより基準電圧 ３５ｂより電界レベルが高いか否かを判定し、電界レベルが基準電圧３５ｂより 高い場合には“Ｈ”、低い場合には“Ｌ”の電界レベル判定信号Ｋを出力する。

【００１８】 シーケンシャルループフィルタ３３は、−側位相差信号Ｉを入力して制御信号 を生成する−側制御信号生成部３３ａと、＋側位相差信号Ｈを入力して制御信号 を生成する＋側制御信号生成部３３ｂとを備える。それぞれの生成部３３ａ，３ ３ｂには、第１のカウンタ４１，４３と、第２のカウンタ４２，４４と、ＡＮＤ 回路４５，４７と、ＯＲ回路４６，４８とを有して構成されている。第１のカウ ンタ４１，４３と第２のカウンタ４２，４４のそれぞれは、入力パルスをカウン トし設定数に達すると制御信号を出力するようにされている。カウントの設定数 は、例えば第１のカウンタ４１，４３を「６４」に、第２のカウンタ４２，４４ を「４８」とするように、第１のカウンタ４１，４３の方が大きく設定される。 この構成において、−側制御信号生成部３３ａでは、第１のカウンタ４１および 第２のカウンタ４２が共に−側位相差信号Ｉのパルスをカウントし、それぞれ設 定されているカウント数に達すると、可変分周器３４ｂへの周波数アップを指示 する制御信号を出力する。第２のカウンタ４２の出力はＡＮＤ回路４５の一方に 入力され、第１のカウンタ４１とＡＮＤ回路４５の出力がＯＲ回路４６に入力さ れて、ＯＲ回路４６から最終的に制御信号が出力される。同様に＋側制御信号生 成部３３ｂでは、第１のカウンタ４３および第２のカウンタ４４が共に＋側位相 差信号Ｈのパルスをカウントし、それぞれ設定されているカウント数に達すると 、可変分周器３４ｂへの周波数ダウンを指示する制御信号を出力する。第２のカ ウンタ４４の出力はＡＮＤ回路４７の一方に入力され、第１のカウンタ４３とＡ ＮＤ回路４７の出力がＯＲ回路４８に入力されて、ＯＲ回路４８から最終的に制 御信号が出力される。それぞれのＡＮＤ回路４５，４７の他方には電界レベル判 定信号Ｋが入力される。

【００１９】 したがって、電界レベル判定信号Ｋが“Ｈ”のとき、すなわち電界レベル信号 が基準電圧３５ｂより高い場合には、カウント数の少ない第２のカウンタ４２， ４４の出力が制御信号として出力されるため、制御信号の時定数が短くなる。逆 に、電界レベル判定信号Ｋが“Ｌ”のときには、第２のカウンタ４２，４４の出 力は制御信号として出力されず、カウント数の多い第１のカウンタ４１，４３の 出力が制御信号として出力され、制御信号の時定数が長くなる。

【００２０】 このように本実施例のＤＰＬＬ回路では、受信波の電界レベル信号が所定のレ ベルを超えているときには、シーケンシャルループフィルタの出力する制御信号 の時定数を短くして同期制御の応答特性を高め、受信波の電界レベル信号が所定 のレベル以下になると制御信号の時定数を長くするように切り替えられて、同期 制御の応答特性を低くするようにしている。これにより、受信波の電界レベル低 下時のノイズによるジッタの変動が吸収され、同期検波が安定化される。

【００２１】 なお、上記実施例では、受信波の電界レベル判定信号によりシーケンシャルル ープフィルタの時定数を切り替えるようにしているが、マルチパス検出信号をシ ーケンシャルループフィルタに入力するようにして、マルチパスひずみの検出に より切り替えるようにして、マルチパスひずみによる影響を減少させるように構 成してもよい。また、電界レベル判定信号およびマルチパス検出信号をＯＲ回路 を介して入力するようにして、それぞれの信号により切り替えるようにしてもよ い。

【００２２】 また、上記実施例のシーケンシャルループフィルタでは、２段階に時定数を切 り替えるように構成しているが、カウンタを増やして受信波の状態により多段階 に切り替えるようにしてもよい。例えば、電界レベルの低下およびマルチパスひ ずみの両方が検出されたときには最も長い時定数に、いずれか一方が検出された ときには中程度の時定数に、そしていずれも検出されないときには最も短い時定 数に切り替えるように構成することもできる。

【００２３】

【考案の効果】

以上説明したように、本考案のＰＬＬ回路によれば、電界レベルの低下あるい はマルチパスひずみなどの受信した変調波の状態により、シーケンシャルループ フィルタの有する設定数の異なるカウンタの出力が切り替えられて、出力する制 御信号の時定数が切り替えられるため、電界レベルの低下時のノイズあるいはマ ルチパスひずみの影響が排除され、より安定した同期検波がなされる。

【図面の簡単な説明】

【図１】本考案の原理構成図である。

【図２】本考案のＰＬＬ回路を構成するＦＭ多重データ
放送受信機の概略構成図である。

【図３】本考案の一実施例であるコスタスループ型ＤＰ
ＬＬ回路の構成図である。

【図４】従来のコスタスループ型ＤＰＬＬ回路の構成図
である。

【符号の説明】

１…分周器 ２…位相比較手段 ３…シーケンシャルループフィルタ ４…信号レベル判定手段 １１…アンテナ １２…フロントエンド １３…ＩＦ（中間周波数）アンプ １４…ＦＭ検波器（ＤＥＴ） １５…マルチプレクサ（ＭＰＸ）復調回路 １６…フィルタ １７…ＲＤＳデコーダ・クロック再生器 １８…グループ・ブロック同期／エラー検出器 １９…エラー訂正回路 ２０…コントローラ ２４…マルチパス検出器 ３１…コンパレータ ３２…位相比較器 ３３…シーケンシャルループフィルタ ３３ａ…−側制御信号生成部 ３３ｂ…＋側制御信号生成部 ３４…ＶＣＯ回路 ３４ａ…固定発振器 ３４ｂ…可変分周器 ３５…電界レベル判定器 ３５ａ…演算増幅器 ３５ｂ…基準電圧 ４１，４３…第１のカウンタ ４２，４４…第２のカウンタ ４５，４７…ＡＮＤ回路 ４６，４８…ＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/455

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 受信した変調波から原信号の同期信号を
   再生するＰＬＬ回路であって、 基準信号を周波数可変に出力する分周器と、 前記基準信号と入力信号との位相差を検出し、その位相
   差に対応するパルス信号を出力する位相比較手段と、 前記パルス信号のパルス数をカウントして設定数のカウ
   ント時に前記分周器への制御信号を生成出力するカウン
   タを有するシーケンシャルループフィルタと、 前記受信した変調波の電界レベル状態を判定する電界レ
   ベル判定手段と、を備え、 前記シーケンシャルループフィルタは、前記設定数の異
   なる複数のカウンタを有し、それらのカウンタ出力を前
   記電界レベル状態により切り替えて前記分周器に制御信
   号を出力する、 ことを特徴とするＰＬＬ回路。
2. 【請求項２】 受信した変調波から原信号の同期信号を
   再生するＰＬＬ回路であって、 基準信号を周波数可変に出力する分周器と、 前記基準信号と入力信号との位相差を検出し、その位相
   差に対応するパルス信号を出力する位相比較手段と、 前記パルス信号のパルス数をカウントして設定数のカウ
   ント時に前記分周器への制御信号を生成出力するカウン
   タを有するシーケンシャルループフィルタと、 前記受信した変調波のマルチパスひずみ状態を判定する
   マルチパス判定手段と、を備え、 前記シーケンシャルループフィルタは、前記設定数の異
   なる複数のカウンタを有し、それらのカウンタ出力を前
   記マルチパスひずみ状態により切り替えて前記分周器に
   制御信号を出力する、 ことを特徴とするＰＬＬ回路。