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JPH06291725A - 光ファイバーによるデータ通信の高速で柔軟性のある多重化用の装置と方法 - Google Patents

光ファイバーによるデータ通信の高速で柔軟性のある多重化用の装置と方法

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Publication number
JPH06291725A
JPH06291725A JP4229979A JP22997992A JPH06291725A JP H06291725 A JPH06291725 A JP H06291725A JP 4229979 A JP4229979 A JP 4229979A JP 22997992 A JP22997992 A JP 22997992A JP H06291725 A JPH06291725 A JP H06291725A
Authority
JP
Japan
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circuit
bit
data
bits
serial
Prior art date
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Granted
Application number
JP4229979A
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English (en)
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JP2501398B2 (ja
Inventor
Daniel J Azaren
ジョエル アザレン ダニエル
Christian R Wiher
レイ ウィハー クリスティアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northrop Grumman Space and Mission Systems Corp
Original Assignee
TRW Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by TRW Inc filed Critical TRW Inc
Publication of JPH06291725A publication Critical patent/JPH06291725A/ja
Application granted granted Critical
Publication of JP2501398B2 publication Critical patent/JP2501398B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/12—Arrangements providing for calling or supervisory signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Optical Communication System (AREA)
  • Communication Control (AREA)
  • Dc Digital Transmission (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 光学的直列デジタル・データ信号を元の電気
的並列デジタル・データ信号に戻す柔軟性と高速性のあ
る装置を提供する。 【構成】 入力条件設定回路１２を使用して送信リンク
・クロック速度とサンプル・クロック速度の比率を設定
し、この比率によって、サンプル・ワード用の送信ビッ
ト数決定し、異なったサンプリング速度に対する装置の
柔軟性を向上させる。第１フレーム・ビットは同期獲得
ビット、第２及び第４フレーム・ビットは以前の２つの
データ・ワードから計算したパリテイ・ビット、第３フ
レーム・ビットはチャンネル識別ビットである。出力条
件設定回路３０は、データ・ビットの直列の流れを受け
取り、これを変換して元の並列データのフォーマットに
戻す。出力条件設定回路は、上述したように、正しい処
理を行うため、更にこれらのフレーム・ビットを識別し
て除去しなければならない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に光ファイバ・
ケーブル上でデータを直列に送信する装置に関し、更に
詳しくは、電気的並列データを光学的直列データに変換
して光ファイバ・ケーブル上で送信するデジタル回路及
びこの光学的直列データを電気的並列データに変換して
戻すデジタル回路に関する。
【０００２】
【従来の技術】高速デジタル回路では、データを効率よ
く送信するのに必要なクロック速度を減速するため、一
般的にデータは並列フォーマットで異なった回路成分の
間に振り分けられる。独立したデジタル回路または処理
装置の間にデータを送信する場合、このデータを送信す
るために光ファイバ・リンクを使用し、従って、データ
を送信する場合妥当なコストで高速送信を実現できるこ
とが技術的に知られている。しかし、光ファイバによる
データ送信は、一般的に、このデータを送信するのに必
要な光ケーブルの本数を減らすために直列データ送信フ
ォーマットを必要とする。従って、柔軟性のある高速多
重化スキームを内蔵して高速並列データのフォーマット
を更に高速の直列フォーマットに変換し、データが１本
の光ファイバ・ケーブルまたは本数を少なくした光ファ
イバ・ケーブルに沿って送信されることを可能にするこ
とが技術上知られている。
【０００３】
【解決するべき課題】進歩したデジタル処理システムの
精巧さが引き続いて増すに従って、多数の処理装置間で
データを送信する要求を満足するため、高性能のデータ
分配方法を開発しなければならない。上述の現在の大部
分のデータ分配スキームは、既存のデータ・フォーマッ
トの多くを支援するのに適さず、更に、将来のシステム
の要求を満足するように容易に拡張することができな
い。特に、これらの従来のデータ分配方法は、実際の回
路で実現する場合、異なった速度とワード・サイズでデ
ータを送信する能力に制限がある。従って、光ファイバ
・ケーブルで直列データを高速で送信する能力は、従来
のデータ分配方法によって制限される。
【０００４】並列データを光ファイバ送信用の直列デー
タに変換し、再び並列データに戻す装置が必要であり、
この装置はデータを異なった速度とワード・サイズで送
信できるという点で非常に柔軟性がなければならない。
従って、本発明の目的はこのような装置を提供すること
である。
【０００５】
【課題を解決するための手段】並列データを光ファイバ
送信用の直列データに変換し、再び並列データに戻す場
合の柔軟性のあるデータ送信用のシステムが開示され
る。本システムは、並列データを直列データに変換する
入力条件設定回路（ＩＣＯＮ）と送信の終了時にこの直
列データを並列データに変換して戻す出力条件設定回路
（ＯＣＯＮ）を内蔵する特定のデジタル回路を有する。
更に詳しくは、このＩＣＯＮは、並列データを直列デー
タに変換し、直列フレームのデータを設定する並列／直
列変換論理回路であって、ここで、このフレームのデー
タは情報フレーム・ビットと計算用のパリティを有する
上記の並列／直列変換論理回路、サンプル・クロック速
度に対する送信リンク・クロック速度の比率をプログラ
ム可能なように設定する周波数分周回路、送信された直
列データをよりランダムにするスクランブラ回路、及び
フレーム・ビットを発生するフレーム・エンコーダ回路
を含む特定用途用集積チップ（ＡＳＩＣ）を有する。
【０００６】このＯＣＯＮは、直列データを変換して並
列データに戻す直列／並列変換回路、送信されたデータ
のフレーム・ビットを除去するフレーム検出回路、ＩＣ
ＯＮＡＳＩＣからのスクランブルされたデータをデスク
ランブルするデスクランブラ回路、リンク・クロック速
度に対してサンプル・クロック速度を選択的に設定する
周波数分周回路、送信された識別フレーム・ビットを復
号するチャンネル識別検出回路、送信されたデータのパ
リティを再計算し、これを送信されたパリティ・フレー
ム・ビットと比較するパリティ検査回路、及び多重ＯＣ
ＯＮ構成の場合、独立してクロックされたデータを結合
するデスキュー回路を含む特定用途用集積チップ（ＡＳ
ＩＣ）を有する。データの直列送信は、プログラム可能
または選択可能なビット数を有する一連のフレームにフ
ォーマットされる。このビット数は、送信されたリンク
・クロック速度のサンプル・クロック速度に対する比率
によって決定される。各フレームのデータには、所定の
フレーム・ビットが先行する。好適な１実施例では、４
つの連続するフレームが使用され、第１フレームは同期
フレーム・ビットを含み、第２フレームは第１パリティ
・フレーム・ビットを含み、第３フレームはチャンネル
識別フレーム・ビットを含み、第４フレームは第２パリ
ティ・フレーム・ビットを含む。この構成によって、本
システムは並列データを直列データに変換することがで
き、ここでデータは異なったサンプル速度とワード・サ
イズで加えられ、光ファイバ送信の端末で直列データを
並列データに再び変換することができる。
【０００７】本発明の他の目的、利点及び特徴は、添付
図と組み合わせた場合、以下の説明と上記の請求項から
明らかとなる。
【０００８】
【実施例】以下に説明する好適な実施例は、本質的に単
なる実例であって、いかなる方法でも本発明またはその
用途または使用法を限定しようとするものではない。図
１と図２を参照して、２つのデジタル回路、ＩＣＯＮ回
路１０とＯＣＯＮ回路３４が、それぞれブロック図の形
態で示され、これらは、例えば、ＩＣＯＮ／ＯＣＯＮデ
ータ送信用メイン・フレーム（図示せず）の一部であ
る。このようなメイン・フレームは、複数のＩＣＯＮ基
板１２及び（または）ＯＣＯＮ基板３６を有することが
できる。各ＩＣＯＮ基板１２とＯＣＯＮ基板３６の外部
の回路１０と３４にブロック図の形態で示す残りの周辺
回路は、１つ以上のＩＣＯＮ基板１２またはＯＣＯＮ基
板３６に適用することができ、恐らくメイン・フレーム
の全てのＩＣＯＮとＯＣＯＮ回路に適用することもでき
る。
【０００９】動作する場合、以下で詳細に説明するよう
に、ＩＣＯＮ基板１２は、所望の供給源（図示せず）か
らの電気的並列デジタル・データを受け取り、これをＩ
ＣＯＮ基板１２から出る線３２によって表されるような
光ファイバ・ケーブルによって送信されるべき光学的直
列デジタル・データに変換し、このケーブルは非ゼロ復
帰（ＮＲＺ）データを送信する。このＩＣＯＮとＯＣＯ
Ｎ基板は既知の送信符号化技術ＮＲＺを使用するように
設計されているが、重大な変形を行うことなくまた本発
明の精神から逸脱することなく、他の送信技術を使用す
ることが理解できる。
【００１０】ＯＣＯＮ基板３６は、光ファイバ・ケーブ
ル３２、または同様の光ファイバ・ケーブル３８でＮＲ
Ｚデータを受け取り、この光学的直列デジタル・データ
を適切に処理するために電気的並列デジタル・データに
変換する。この方法では、ＩＣＯＮ基板１２とＯＣＯＮ
基板３６は、同じＩＣＯＮ／ＯＣＯＮメイン・フレーム
の一部ではないが、実際は、独立したメイン・フレーム
の一部であることが一般的に理解される。ＩＣＯＮ基板
１２とＯＣＯＮ基板３６が同じメイン・フレームの一部
であるような用途では、ＯＣＯＮ基板３６は遠隔地から
の直列データを受け取り、その結果、このデータに幾ら
かの処理を並列フォーマットで行うことができ、その後
ＩＣＯＮ基板１２によって他の遠隔地に送信されること
が理解される。
【００１１】図１について上で説明したように、ＩＣＯ
Ｎ回路１０はＩＣＯＮ基板１２と特別に接続した多数の
周辺回路を有し、並列から直列への変換を行う。ＩＣＯ
ＮＡＳＩＣ１４はＩＣＯＮ基板１２の心臓部を表す。Ｉ
ＣＯＮ ＡＳＩＣ１４は、（以下のＯＣＯＮ ＡＳＩＣ
４６と同様に）一般的に周知の方法によって製造された
ガリウム・ヒ素ＡＳＩＣである。ＩＣＯＮ ＡＳＩＣ１
４は、データ受信回路１６から多数のデジタル・データ
信号を並列フォーマットで受け取る。回路１６の動作
は、従来のものであり、従って、ここで論ずる必要はな
い。本実施例では、異なったデジタル・データ信号の各
々は、データ受信回路１６からＩＣＯＮＡＳＩＣ１４に
至る１本の入力線上に示されるが、複数のデータ線を使
用してこのデータを送信してもよいことが理解できる。
異なったデジタル・データ・ビットのブレークダウンに
ついて以下でより詳細に論ずる。データ受信機１６は、
適当なシステムから送信されるべきデータを受け取り、
これをＩＣＯＮ ＡＳＩＣ１４の受け取ることができる
形態に変換する。ＩＣＯＮ ＡＳＩＣ１４がデータを直
列フォーマットに変換すると、このデータはＬデータ線
でレーザ送信機１８に送られる。レーザ送信機１８は、
この電気的直列信号を、光ファイバ・ケーブル３２上を
デジタル光信号として送られるべき光学的直列信号に変
換する。光ファイバ・ケーブル３２は、このデジタル・
データを切り替え装置に送信するかまたは直接ＯＣＯＮ
基板３０に送信する。
【００１２】データ受信機１６がサンプル・データを受
け取る外部サンプル・クロック（ＳＣＬＫ）速度が、光
ファイバ・ケーブル上をこのデータが送られるリンク・
クロック（ＬＣＬＫ）速度とコヒーレントであることを
確認するために、位相ロック・ループ回路２０によって
構成される帰還回路が内臓される。位相ロック・ループ
回路２０は、図に示すようにＩＣＯＮ ＡＳＩＣ１４内
の適当なバッファを介して外部サンプル・クロックを受
け取る。位相ロック・ループ回路２０は、電圧制御発振
器（ＶＣＯ）によってクロック信号を発振し、これは基
本的にはリンク・クロック（ＬＣＬＫ）である。このリ
ンク・クロックは、図に示すように帰還信号としてＩＣ
ＯＮ ＡＳＩＣ１４（ＶＣＯ ＣＬＫ）に送られる。内
部サンプル・クロックは、以下で詳細に説明するよう
に、ＶＣＯ ＣＬＫから発振される。
【００１３】位相ロック・ループ回路２０が正しい位相
でＶＣＯ ＣＬＫを微調整することを可能にするため、
このＶＣＯサンプル・クロック（ＳＣＬＫ）は、また位
相ロック・ループ回路２０にＩＣＯＮ ＡＳＩＣ１４の
内部クロック速度として送られる。位相ロック・ループ
回路２０の動作は技術上周知であり、従って、ここで引
き続き詳細を論ずる必要はない。
【００１４】マイクロコントローラ２２は、上で論じた
異なった構成部品の動作を制御する。明らかに理解でき
るが、図に示すように、制御／状態バスはマイクロコン
トローラ２２とＩＣＯＮ ＡＳＩＣ１４の間、位相ロッ
ク・ループ回路２０とレーザ送信機１８の間に接続され
る。マイクロコントローラ２２は、またバスに接続さ
れ、このバスは次にＩＣＯＮ基板の外部にある制御コン
ピュータ２４に接続され、このコンピュータは複数のＩ
ＣＯＮ基板とＯＣＯＮ基板の動作を制御する。更に、電
源回路２８は図に示すように、ＩＣＯＮ基板１２を動作
するのに必要な異なった定格の電圧を供給する。
【００１５】図２に戻って、適当な光学的切り替え装置
４０またはＩＣＯＮ基板のいづれかから、光ファイバ・
ケーブル３８を介して光学的直列デジタル・データ信号
がＯＣＯＮ基板３６に送られる。光ファイバ・ケーブル
３８は、スイッチ４０から光学的直列データをＮＲＺデ
ータとして、ＯＣＯＮ基板３６上のレーザ受信回路４２
に送る。レーザ受信回路４２は、当業者に周知の処理に
よって、この光学的直列データを電気的直列データに変
換して戻し、この電気的データをＮＲＺデータ線で、こ
れもまた当業者に周知のクロック復帰回路４４に送り、
送信されたリンク・クロック周波数をこの直列データか
ら除去する。この直列データは、次に、図に示すよう
に、リンク・クロック信号と分離してデータ線上をＯＣ
ＯＮ ＡＳＩＣ４６に転送される。ＯＣＯＮ ＡＳＩＣ
４６は、この電気的直列データを、最初にＩＣＯＮ基板
にサンプル・クロック速度で加えられたような電気的並
列データに変換して戻す。この並列データは、出力回路
５０のような利用可能なシステム構成部品に出力を送り
出すため、次に駆動回路４８に送られる。更に、ＯＣＯ
Ｎから１００ＭＨｚのクロック速度もまた出力される
が、その理由は技術上周知である。
【００１６】ＯＣＯＮ基板３６上のマイクロコントロー
ラ５２は、図に示すようにレーザ受信回路４２、クロッ
ク復帰回路４４及びＯＣＯＮ ＡＳＩＣ４６の動作を適
当なバスを介して制御する。マイクロコントローラ５２
は、上述のＩＣＯＮ基板１２向けのような外部計算装置
２４からの命令信号を受け取る。また、電源回路２８
は、図に示すように、ＯＣＯＮ基板３６の構成部品に必
要な電圧を供給する。外部サンプル・クロック（ＥＸＴ
ＳＣＬＫ）を、またＯＣＯＮ ＡＳＩＣ４６に印加
し、ＯＣＯＮ ＡＳＩＣ４６からのデータ出力をクロッ
クすることができるが、その理由は、以下の議論から明
らかとなる。
【００１７】図３は、直列デジタル・データを送信する
フォーマットを示す。更に詳しくは、直列データ・ビッ
トの流れは、独立したフレームのデータに分周され、各
フレームの先頭に１つのフレーム・ビットを含む。例え
ば、もし各フレームが２０ビットのワードを有するな
ら、この先頭のビットは、このワード内の残りのビット
によって送信されているデータとは独立した特定の情報
ビットである。本発明の好適な１実施例によれば、この
情報フレーム・ビットは、４つのフレーム・パターンで
繰り返される。第１フレームの第１ビットは、同期ビッ
トを有し、この同期ビットによって、ＯＣＯＮ ＡＳＩ
Ｃ４６がこの直列化したデータの流れの中のワードの境
界を判定することが可能になる。第２フレームの第１ビ
ットは、ビット・エラー率（ＢＥＲ）を監視するパリテ
ィ・ビットである。このパリティ・ビットは、先行する
フレーム１及び４の全てのビットのパリティを含む。第
３フレームの第１ビットは、チャンネル識別（ＩＤ）ビ
ットであり、このチヤンネル識別ビットによって、もし
情報がきたとすれば、この情報がＩＣＯＮ ＡＳＩＣか
らきたかどうかをＯＣＯＮ ＡＳＩＣ４６が判定するこ
とが可能になる。第４フレームの第１ビットは、またパ
リティ・ビットを有し、このビット・パリティは先行す
る第２フレームと第３フレームのパリティを含む。
【００１８】上述のように、第１フレームの第１ビット
は、同期ビットである。この点で、４つの各フレームの
先頭で、ＩＣＯＮ ＡＳＩＣ１４は「０」と「１」が交
互に繰り返される同期パターンをこのフレーム・ビット
位置に挿入する。これによって、ＯＣＯＮ ＡＳＩＣ４
６は、サンプル・ワードのシーケンスの開始点を判定す
ることができる。ＯＣＯＮ ＡＳＩＣ４６が同期を得る
ためには、このフレームのビット位置で０と１が交互に
繰り返される３２ビットの適切なシーケンスを受け取ら
なければならない。従って、この同期ビットは、４つの
各フレームのデータ毎に一度だけ発生するので、フレー
ムの獲得を実現するためには少なくとも１２８フレーム
のデータを要する。
【００１９】また、上述のように、ビット・エラー率は
ＩＣＯＮ内の２つのフレームに渡るデータ毎にパリティ
を計算し、次のフレームの先頭でパリティ・ビットを直
列データの流れに挿入することによって監視される。デ
ータの流れをＯＣＯＮ ＡＳＩＣ４６で受け取ると、こ
のＯＣＯＮ ＡＳＩＣ４６は同じ２つのフレームの間隔
でこのパリティを再計算し、今計算したばかりのパリテ
ィ・ビットを次のフレームの次のビットと比較する。こ
れらの２つのビット間の不一致はエラーとして記録され
る。これらのビット・エラーは、フレームの同期が得ら
れるまでカウントされない。
【００２０】また、上述のように、各ＩＣＯＮ ＡＳＩ
Ｃ１４は、独自の１１ビット・チャンネル識別を割り当
てられ、これは直列データの流れの中に送信される。こ
のチャンネル識別は、第３フレームの開始時点で挿入さ
れる１ビットである。直列データの流れの中の各識別ワ
ードの先頭と末尾を区別するために、１２個の「０」と
連続した１個の「１」によって構成される１３ビットの
ヘッダを元の１１ビットの識別ワードと結合する。従っ
て、チャンネル識別全体を送るためには、９６個の連続
したフレームを必要とする。
【００２１】図３は、またフレームの内１つ、ここでは
第２フレームのビット毎のブローアップ（ｂｌｏｗ‐ｕ
ｐ）を示す。以下で更に詳細に説明するように、フレー
ム当たりのデータ・ビットの数は、直列リンク・クロッ
ク速度のサンプル・クロック速度に対する比率によって
決定される。もしこの比率が２０未満であれば、各デー
タ・ワードの最下位ビットはこのフレームと共に送信さ
れない。もしこの比率が２０を超えるなら、この比率が
２０よりどの位大きいかによって所定のスタッフ・ビッ
トのシーケンスが、独立した各フレームに対してデータ
の流れの最後に挿入される。一般的に、このスタッフ・
ビット・シーケンスは、００１００１・・・を繰り返す
シーケンスである。この直列スタッフ・ビットを加える
ことによって、ワード・サイズと速度に高い柔軟性を有
するシステムが可能になる。
【００２２】次に図４は、ＩＣＯＮ ＡＳＩＣ１４をブ
ロック図の構成で示す。更に詳しくは、ＡＳＩＣ１４は
２：１のマルチプレクサ６０を有し、これは２組の２０
ビットの並列データを受け取り、図に示すように、１組
はトランジスタ・トランジスタ論理（ＴＴＬ）の入力／
出力（Ｉ／Ｏ）回路から入力され、もう１組はエミッタ
結合論理回路（ＥＣＬ）のＩ／Ｏ回路から入力される。
これらのデータ線の全ては、図１のデータ受信回路１６
から受信する。マルチプレクサ６０に印加されている２
組のデータ線のそれぞれは、１９ビットのデータ信号と
サンプル・クロック入力を有する。マルチプレクサ６０
に印加されるＴＴＬ／ＥＣＬ選択入力は、入力線の一方
の組かまたは他方の組を選択し、その結果、ＡＳＩＣ１
４内の後続の論理構成部品に選択した組を出力する。一
般的に、マイクロコントローラ２２は、論理回路の種類
の選択を制御する。マルチプレクサ６０から出力された
データ線の組は、データ・レジスタと活性論理回路６２
に印加され、少なくとも希望する期間このデータを記憶
する。言い換えると、このデータは、データ源からのサ
ンプル・クロック線によってデータ・レジスタ回路６２
にクロックされ、上で論じたＶＣＯによって設定された
独立した内部ＡＳＩＣサンプル速度で、並列データとし
て並列／直列変換論理回路６４に出力されるべくそこに
記憶される。この内部サンプル速度は、外部サンプル・
クロックと同じである。並列／直列変換論理回路６４の
動作は、以下でより詳細に説明する。全てのデータ・ビ
ットをゼロにして試験モードにし、ＯＣＯＮ内のフレー
ム同期処理の速度を向上させるため、データ・レジスタ
６２は、名前のように、またデータ・ゼロ入力を有す
る。
【００２３】データ・レジスタ６２は、到着した同期デ
ータが定期的に更新されていないかどうかを判定するた
め、ＩＣＯＮ ＡＳＩＣ１４を監視する機能を更に有す
る。言い換えれば、データ・レジスタ６２は、活性ラッ
チ回路（図示せず）を有し、入力されているデータが定
期的な間隔で更新されているかどうかを判定する。もし
この活性ラッチ回路がこのデータが正しく更新されてい
ないと判定したなら、この回路は、図に示すように、Ａ
ＣＴ信号線でマイクロコントローラ２２に信号を送る。
【００２４】ＩＣＯＮ ＡＳＩＣ１４は、識別／同期発
生論理回路６８を更に有する。識別／同期論理回路６８
は、カウンタとマルチプレクサの適当な電気的構成を有
して交互に繰り返される「０」と「１」の同期ビット・
パターンを発生し、図３について上で論じたように、識
別ビットのシーケンスを導入する。識別／同期論理回路
６８は、パリティ・ビットを第２フレームと第４フレー
ムの開始点に挿入することを可能にするビット・カウン
タを更に有する。識別／同期論理回路６８は、マイクロ
コントローラ２２からＡＳＩＣ１４に入力された１１ビ
ットの識別ビットを受け取り、第３フレームの第１ビッ
トが受け入れ可能な速度でかつビット単位のベースでこ
れを並列／直列変換論理回路６４に出力する。論理回路
６８の特定の動作を、図５を参照して以下で詳細に説明
する。
【００２５】ＩＣＯＮ ＡＳＩＣ４は、分周回路７０を
更に有する。分周回路７０は、複数の下方分周回路を有
し、この分周回路７０によって、リンク・クロックと内
部サンプル・クロックと間の比率は事実上いづれの所望
の値をとることもできる。分周回路７０の動作は、図６
を参照して以下でより詳細に説明する。しかし、図から
明らかなように、分周回路７０は、図１に示す位相ロッ
ク・ループ回路２０のＶＣＯ ＣＬＫから入力を受け取
り、マイクロコントローラ２２から１１ビットの周波数
選択信号を受け取る。
【００２６】ＩＣＯＮ ＡＳＩＣ１４は、上述のよう
に、並列／直列変換論理回路６４を更に有する。並列／
直列変換論理回路６４は、識別／同期論理回路６８から
１ビットの入力を受け取り、データ・レジスタ６２から
１１ビットの並列入力を受け取る。並列／直列変換論理
回路６４は並列入力を取り、これらの入力を直列データ
出力に変換するが、このことは、図７を参照して以下で
特に詳しく説明する。図４から明らかなように、並列／
直列変換論理回路６４は、図に示すように、内部サンプ
ル・クロックとリンク・クロックからの入力を有する。
【００２７】ＩＣＯＮ ＡＳＩＣ１４は、スクランブラ
論理回路７２を更に有する。スクランブラ論理回路７２
は、並列／直列変換論理回路６４からの直列データを受
け取り、これを疑似乱数構成のデータ・ビットに変換
し、その結果、データの転送は０と１の間を受入れ可能
な数だけ遷移し、従って、０と１の長いシーケンスが発
生する場合、データは効果的に転送される。言い換えれ
ば、より高い信頼性でくデータを送信するため、スクラ
ンブラ回路７２は、直列データを受け取り、直列ビット
のシーケンスに対して多項式の発生を適用し、これらの
ビットの順序をよりランダムな形に変更し、「１」と
「０」の間を更に遷移させる。このようなスクランブラ
回路の動作は技術上周知であり、従って、ここでは更に
詳しく論ずる必要はない。
【００２８】図４を参照すると、直列データは、スクラ
ンブラ７２から直接出力することによって、ＩＣＯＮ
ＡＳＩＣ１４から出力されることが明らかである。図１
に戻って、このデータは、次にレーザ送信機１８に印加
され、電気的直列データを光学的直列データに変換し、
これは光ファイバ・リンク３２で送信されることもまた
明らかである。更に、ＩＣＯＮ ＡＳＩＣ１４は、上で
論じたように、位相ロック・ループ回路２０に印加され
るものとして、サンプル・クロック出力と内部ＶＣＯ
ＳＣＬＫ出力を有することも明らかである。
【００２９】図５は、識別／同期発生論理回路６８の基
本的な構成部品を示す。これらの構成部品は、２４状態
のカウンタ７８、クロックをかけたフリップ・フロップ
回路８２、２４：１のマルチプレクサ８０、２：１のマ
ルチプレクサ８６及び２ビットの状態カウンタ８４を有
し、これらは図に示すように電気的に接続されている。
マルチプレクサ８０は、識別データを入力するための２
４線の並列入力と連続した識別データ線を選択する状態
カウンタ７８からの入力を有する。この状態カウンタ７
８はクロックをかけた入力を有し、これは内部サンプル
・クロックによって４分割される。上で論じたように、
識別データのシーケンスは、１２個の０、１‐１および
１１個の識別ビットを有する。このようにして、４個の
サンプル・クロック毎に、状態カウンタ７８は、マルチ
プレクサ８０が次の連続する識別データ・ポイントをマ
ルチプレクサ８６に対する第１入力として出力すること
を可能にする。
【００３０】マルチプレクサ８６に対する第２入力は、
フリップ・フロップ回路８２の同期発生器から供給され
る。フリップ・フロップ８２は、交互に繰り返される
「０」または「１」を内部サンプル・クロック速度でマ
ルチプレクサ８６に入力する。２ビット・カウンタ８４
からマルチプレクサ８６への選択入力は、マルチプレク
サ８６を交互に選択し、４分割した内部サンプル・クロ
ック速度で、識別ビットまたは同期ビットを出力する。
または、カウンタ８４が以下で説明するように、パリテ
ィ妥当信号を与える。従って、２ビット・カウンタ８４
は連続してカウントした４つの状態を有し、その結果、
第２状態と第４状態はパリティ妥当状態を示し、第１状
態と第３状態によって、マルチプレクサ８６は並列／直
列変換論理回路６４に出力される同期ビットまたは識別
ビットのいづれかを交互に選択することが可能になる。
【００３１】次に、図６は、周波数分周回路７０の基本
的な構成部品を示す。更に詳しくは、１１個の並列ビッ
トを有する周波数選択線が３個の下方分周カウンタに印
加され、第１カウンタ７２は、２、３、４、５で下方に
分周し、第２カウンタ７４は、２、３、４、５で下方に
分周し、カウンタ７６は、１、２、４、８ ・・・（２
の階乗）で下方に分周する。下方分周カウンタ７２は周
波数選択入力から２本の並列入力線を受け取り、下方分
周カウンタ７４はまたこの周波数選択入力から２本の並
列入力線を受け取り、下方分周カウンタ７６はこの周波
数選択入力からの残りの７本の並列入力線を受け取る。
これらの周波数入力線はマイクロコントローラ２２によ
ってプログラムすることが可能であり、その結果、適当
な組の入力信号によって、周波数分周回路７０の分周比
が所望の内部サンプル・クロック周期に設定される。下
方分周カウンタへの周波数選択入力線と共に、バッファ
７８からの入力は、またリンク・クロックとしてＶＣＯ
クロックを下方分周カウンタ７２、７４、及び７６の各
々に印加される。従って、リンク・クロックを所定の値
で分周することによって、このリンク・クロック周波数
とサンプル・クロック周波数の間の比率を調整すること
が可能になる。上述のように、リンク・クロックとサン
プル・クロックの間の周波数の関係によって、自動的に
データのワード長、すなわち、各フレーム内のデータ・
ビットの数が決定される。これによって、データは、種
々の入力クロック速度でＩＣＯＮ ＡＳＩＣ１４によっ
て直列化することができる。
【００３２】次に、図７は、ＩＣＯＮ ＡＳＩＣ１４の
心臓部を示す。更に詳しくは、図７は、並列／直列変換
及びパリティ論理回路６４の構成部品を示す。図４を簡
単に参照すると、並列／直列変換論理回路６４は、周波
数分周回路７０から内部サンプル・クロック入力とＶＣ
Ｏリンク・クロック入力を受け取り、データ・レジスタ
６２から１９ビットの並列入力を受け取り、識別／同期
論理回路６８から識別ビットまたは同期ビットを受け取
ることが明らかである。内部ＳＣＬＫとＬＣＬＫは、負
の端部検出回路８０に入力として印加される。検出回路
８０は、内部サンプル・クロック・パルスの負の端部を
監視し、パリティ発生回路８４にロード信号を出力し、
２０ビット・シフト・レジスタ８２にロード／シフト
（Ｌ／Ｓ）信号を出力し、スタッフ・ビット発振器８６
にＬ／Ｓ信号を出力するが、その理由は以下で説明す
る。負の端部検出回路８０は、高速直列リンク・クロッ
ク速度で動作する。
【００３３】シフト・レジスタ８２は、データ・レジス
タ６２から１９ビットの並列データ入力を受け取り、
２：１のマルチプレクサ８８からフレーム・ビットを受
け取る。マルチプレクサ８８は、識別／同期発生回路６
８からの、より詳しくは、上述の図５の２：１マルチプ
レクサ８６からの識別または同期フレーム・ビットを選
択する。カウンタ８４からのパリティ妥当入力は、マル
チプレクサ８８の選択線として印加される。パリティ妥
当選択が起動された場合、マルチプレクサ８８の出力
は、パリティ発生器８４からのパリティ・ビットであ
り、このパリティ発生器８４の動作は以下で説明する。
従って、シフト・レジスタ８２は、データ・レジスタ６
２から１９ビットの並列入力と適当なフレーム・ビット
を最上位ビット（ＭＳＢ）として、上で論じた検出回路
８０に対するクロック速度で受け取る。シフト・レジス
タ８２は、次にリンク・クロック速度で直列の形で並列
入力データを出力する。
【００３４】データが並列の形で、内部サンプル・クロ
ック速度で、シフト・レジスタ８２にロードされると、
このデータはリンク・クロック速度で直列に出力され
る。レジスタ８２は２０ビットのレジスタであるので、
もしリンク・クロックの直列クロックに対する比率が２
０を超えるなら、２０ビット以上の入力ビットはシフト
・アウトされる。もしこの比率が２０を超えるなら、リ
ンク・クロック速度で、直列データ入力（ＳＤＩ）ポー
トを介して、シフト・レジスタ８２からデータがシフト
された後、スタッフ・ビット発生器８６は所定のシーケ
ンスのビット（００１００１００１・・・）を出力す
る。スタッフ・ビット発生器８６は、３ビットの循環シ
フト・レジスタであり、これは端部検出回路８０からロ
ード信号を受け取った場合、「００１」に初期化され
る。もしリンク・クロックの内部サンプル・クロックに
対する比率が２０以下であるなら、スタッフ・ビットは
シフト・レジスタ８２には印加されないが、その理由
は、この並列データは２０回のシフトに先立って、また
は２０回目のシフトでロードされ、従って、スタッフ・
ビットを無効にする。スタッフ・ビット発生器８６の起
動線は、スタッフ・ビット・シーケンスの「１」ビット
を提供する。
【００３５】上で論じたように、直列データはシフト・
レジスタ８２からスクランブラ回路７２に転送されるの
で、これもまた上で論じたように、マルチプレクサ８８
によって識別ビットまたは同期ビットで多重化されるべ
き直列データの連続する２ワードに対してパリティを発
生するため、この直列データはまたパリティ発生器８４
にも出力される。パリティ発生器８４は、これらのワー
ドを、端部検出回路８０からのロード入力上の信号によ
って分離する。
【００３６】図８は、図７に示すパリティ発生器８４の
構成部品を示す。パリティ発生器８４は、もしシフト・
レジスタ８２からの連続する２ワードの直列データの流
れの中に奇数個の１が存在するなら、パリティ・ビット
を「１」に設定し、総数が偶数個の１を生じることで、
偶数パリティを発生する。パリティ発生回路８４は、パ
リティ累算回路８８、第１パリティ保持レジスタ９０、
第２パリティ保持レジスタ９２、及び排他的ＯＲゲート
９４を有する。パリティ累算回路８８は、シフト・レジ
スタ８２から直列データの流れを受け取り、この直列の
流れをリンク・クロック速度で排他的ＯＲゲート（図示
せず）に加え、次にこの排他的ＯＲゲートに遅延した信
号を帰還させるためにラッチ（図示せず）に加えること
によって、直列データ・ワードに対するパリティを計算
し、従って、排他的ＯＲは連続するデータのポイントを
一致させる。各パリティ累算回路８８、第１パリティ・
レジスタ９０、及び第２パリティ・レジスタ９２は、サ
ンプル・クロック入力を有し、これはクロック・パルス
の負の端部で起動される。各クロック・パルスの負の端
部の後で、第１パリティ保持レジスタ９０へのパリティ
出力は、パリティ累算器がリセットされるのと同時にロ
ードされる。更に、第２パリティ保持レジスタ９２に
は、保持レジスタ９０内にあったパリティ・ビットが前
回のサンプル・クロック周期でロードされる。レジスタ
９０と９２内の２個のパリティ・ビットは、排他的ＯＲ
ゲート９４によって共に排他的ＯＲを取られ、これの出
力は、上述のように連続する２個のデータ・ワードのパ
リティ・ビットとしてマルチプレクサ８８に出力され
る。
【００３７】図９は、ＯＣＯＮ４６の個別の構成部品を
示す。上で論じたように、クロック復帰回路４４は、レ
ーザ受信回路４２から電気的直列ＮＲＺデータを受け取
り、図に示すように、この直列データをリンク・クロッ
ク速度から分離する。スクランブルをかけたデータを図
４に示すスクランブラ回路７２によってスクランブルを
かけられる前の元のパターンに戻すため、この直列デー
タは、先ずデスクランブラ回路１００に印加される。デ
スクランブラ回路１００の出力は、直列データとして直
列／並列変換論理回路１０２に送られ、後続の処理のた
めにこの直列データを変換して並列データに戻す。直列
／並列変換論理回路１０２からの並列データは、フレー
ム・ビットを除き、内部で発生したサンプル・クロック
または外部で発生したサンプル・クロックのいづれかに
よってＡＳＩＣ４６からクロックをかけられることを可
能にするため、デスキュー回路１２４に印加され、また
各データ・ワードのパリティを再計算するためにパリテ
ィ検査論理回路１２０にも印加される。
【００３８】クロック復帰回路４４からのリンク速度ク
ロック信号は、端部検出回路１０８、周波数分周回路１
１０、デスクランブラ回路１００及び４：１のマルチプ
レクサ１１２に印加される。周波数分周回路１１０は、
上で論じたように、３個の下方分周カウンタ１１４、１
１６及び１１８を有し、これらのカウンタは、ＩＣＯＮ
ＡＳＩＣ１４の周波数分周回路７０の分周カウンタと
同じ方法で動作する。周波数分周回路１１０は、これら
の下方分周カウンタを使用して、リンク・クロックから
ＯＣＯＮ ＡＳＩＣ４６のサンプル・クロックを発生す
る。周波数分周回路１１０からのリンク・クロックとサ
ンプル・クロックは、端部検出回路１０８に印加され、
リンク・クロック速度でこのサンプル・クロックの負の
端部を判定する。端部検出回路１０８の出力は、直列／
並列変換論理回路１０２に印加されるが、その理由は以
下で明らかとなる。
【００３９】周波数分周回路１１０から出力されるサン
プル・クロック速度は、またフレーム検出回路１０６に
も印加される。フレーム検出回路１０６は、直列／並列
変換論理回路１０２からのフレーム・ビットを更に受け
取り、入力データの同期フレーム・ビットを判定し、従
って、同期が得られたことを監視する。同期ビットの位
置が決定されると、他のフレーム・ビットも既知とな
る。フレーム検出回路１０６から、パリティ・ビットが
パリティ・エラー・カウント回路１２０に出力され、チ
ャンネル識別ビットがチャンネル識別検出回路１２２に
出力される。
【００４０】上述のように、ＯＣＯＮＯ ＡＳＩＣ４６
は、外部クロック源を受け取るので、その結果、周波数
分周回路１１０によって発生したのと同じクロック速度
で、デスキュー回路１２４から並列データを出力するこ
とができるが、位相は逆であり、従って、このＯＣＯＮ
を他のＯＣＯＮからのデータと結合させることができ
る。外部サンプル・クロック入力が２：１のマルチプレ
クサ１０４と活性検出回路１２６に印加される。マルチ
プレクサ１０４は、この外部サンプル・クロックまたは
周波数分周回路１１０によって発生された内部ＡＳＩＣ
サンプル・クロックのいづれか１つをマイクロプロセッ
サ５２によって選択し、その１つをデスキュー回路１２
４に印加するが、このことは以下で更に詳しく論じる。
活性検出回路１２６は監視ツールであり、これによって
外部サンプル・クロックが遷移中、従って動作中である
かどうかを判定することができる。活性検出回路１２６
の出力は、マイクロプロセッサ５２に印加される。また
マイクロプロセッサ５２に印加されるのは、パリティ論
理回路１２０からのパリティ・エラー・カウント、フレ
ーム検出回路１０６からの同期状態信号、及びチャンネ
ル識別検出回路１２２からのチャンネル識別コードであ
る。更に、１００ＭＨｚの出力が４：１のマルチプレク
サ１１２から取られる。マルチプレクサ１１２からの入
力は、クロック復帰回路４４のクロック出力、分周カウ
ンタ１１４からの出力、及び分周カウンタ１１６からの
出力、またはＨの出力である「１」から供給される。こ
の方法で、もし必要なら、１００ＭＨｚ信号を選択する
ことができる。
【００４１】図１０は、直列／並列変換論理回路１０２
の個々の構成部品を示す。より詳しくは、直列／並列変
換論理回路１０２は、第１の２０ビット・シフト・レジ
スタ１３２、第２の２０ビット・シフト・レジスタ１３
４、及び第３の２０ビット・シフト・レジスタ１３６を
有する。端部検出回路１０８もまた図１０に示す。デス
クランブラ回路１００からの直列データが、第１シフト
・レジスタ１３２の直列データ入力（ＳＤＩ）ポートに
リンク・クロック速度で印加される。シフト・レジスタ
１３２からの直列ビットは、次に並列でシフト・レジス
タ１３４の並列データ入力（ＰＤＩ）ポートに端部検出
回路１０８からのロード起動線（ＬＤＥＮ）によって決
定される速度で印加される。言い換えれば、この並列デ
ータはサンプル・クロックの負の端部でシフト・レジス
タ１３２からレジスタ１３４に読み込まれる。各リンク
・クロック・パルスで、レジスタ１３４内の最上位ビッ
トが、直列データ出力（ＳＤＯ）ポートでフレーム・ビ
ットとして出力される。レジスタ１３４は２０ビットの
シフト・レジスタであるので、並列データがシフト・レ
ジスタ１３２からレジスタ１３４に入力されるに従っ
て、これらの最下位ビットはこれらの最上位ビットによ
って上書きされ、その結果、スタッフ・ビットはもし直
列シーケンス内に含まれているなら失われる。シフト・
レジスタ１３６は並列データ出力をサンプル・クロック
周波数で転送する。
【００４２】図１１は、フレーム検出論理回路１０６の
基本的な構成部品を示す。フレーム検出論理回路１０６
は、上述のように、直列／並列変換論理回路１０２のレ
ジスタ１３４からフレーム・ビットを入力として受け取
る。このフレーム・ビットは、一般的にスレーブ・ステ
ート・マシン１４０として示す直列の４個のスレーブ・
ステート・ラッチに入力される。これらのスレーブ・ス
テート・ラッチの各々は出力Ｉ１、Ｉ２、Ｉ３及びＩ４
を有する。フレーム・ビットがこれらのスレーブ・ステ
ート・ラッチに入力されると、このフレーム・ビットは
サンプル・クロック周波数で最左端のステート・ラッチ
から次の連続する３個のラッチに転送される。これらの
ラッチの各出力Ｉ１ないしＩ４は、４個の独立したアク
イジション・ステート・マシン（図示せず）を有するア
クイジション・ステート・マシン回路１４６に印加され
る。このアクイジション・ステート・マシン回路１４６
は、同期が得られたかどうかを判定するために、同期フ
レーム・ビットの０と１を交互に繰り返す３２ビットの
シーケンスを探すように構成されている。同期ビット
は、４個のフレーム・ビットのたった１ビットなので、
これらのアクイジション・ステート・マシンは図に示す
ように４分周されたサンプル・クロック速度でロードさ
れる。
【００４３】もしアクイジション・ステート・マシン回
路１４６に導入されているフレーム・ビットの連続する
組が、同期が得られたことを示す交互に繰り返される０
と１のシーケンスと一致しないなら、回路１４６は図に
示す出力線上にクロック取り消し信号を発生する。この
クロック取り消し信号は、図９の周波数分周回路１１０
の第１カウンタ１１４の入力に印加される。このクロッ
ク取り消し信号は、周波数分周回路１１０に１リンク・
クロック信号の期間、動作を凍結するように指示し、そ
の結果、スレーブ・ステート・マシン１４０に入力され
る次のフレーム・ビットは１ビット遅延され、その結
果、異なった他の４フレームのビット・パターンが回路
１４６に入力される。この処理は、アクイジション・ス
テート・マシン回路１４６が０と１の３２ビットのシー
ケンスが存在することを示すまで、継続される。同期が
得られたことは、アクイジション・ステート・マシン回
路１４６の「獲得」出力線に示される。追跡ステート・
マシン回路１４８は、「獲得」出力線上で同期が得られ
たことを引き続き監視し、追跡ステート・マシン回路１
４８からの同期出力線でマイクロプロセッサ５２に同期
信号を与える。
【００４４】同期が得られた場合、回路１４６はスレー
ブ・ステート・マシン１４０の４つの出力Ｉ１ないしＩ
４のいづれの１つが同期ビットであるかを知る。従っ
て、４ビットのうち１つはチャンネル識別ビットであり
残りの２つのビットは既知の順序のパリティ・ビットで
あるので、４：１のマルチプレクサ１４２を使用してチ
ャンネル識別ビットを出力し、２：１のマルチプレクサ
１４４を使用してパリティ・ビットを出力する。マルチ
プレクサ１４２はスレーブ・ステート・マシン回路１４
０からラッチ出力Ｉ１ないしＩ４の各々を受け取る。従
って、回路１４６内のいづれのアクイジション・ステー
ト・マシンが実際に同期ビットを有するのか未知である
ので、アクイジション・ステート・マシン回路１４６か
ら２本の選択線を必要とする。同様に、４フレームのビ
ットのシーケンスには２つのパリティ・ビットが存在す
るので、１本の選択線がマルチプレクサ１４４に入力さ
れ、Ｉ３またはＩ４のいづれか１つをパリティ・ビット
として出力する。
【００４５】アクイジション・ステート・マシン回路１
４６は、ＯＣＯＮ基板４６の動作によって同期が得られ
たことを監視するので、時として０と１の同期シーケン
ス内にエラーが発生される。もしこのようなビット・エ
ラーが発生したなら、追跡ステート・マシン１４８は、
もしビット・エラーが存続しなければ、アクイジション
・ステート・マシン回路１４６が同期が失われたことを
示すのを防止する。
【００４６】図１２は、パリティ検査論理回路１２０の
基本的な個々の構成部品を示す。パリティ検査論理回路
１２０は、直列データ出力（ＳＤＯ）ポートを介してシ
フト・レジスタ１３２内の１９ビットのデータ・ワード
の最上位ビット（ＭＳＢ）と図１１のマルチプレクサ１
４４からのパリティ・ビット出力ビットを受け取る。パ
リティ・ビット論理回路１２０は、２個のデータ・ワー
ド毎のパリティを再計算し、この新しく獲得したパリテ
ィをＩＣＯＮ ＡＳＩＣ１４から送信されたパリティ・
ビットと比較する。
【００４７】図８のパリティ発生回路８４と同様に、パ
リティ検査論理回路１２０は、ここでは排他的ＯＲゲー
ト１５０によって構成されるパリティ累算器、ＡＮＤゲ
ート１５２とラッチ１５４を有する。排他的ＯＲゲート
１５０はＭＳＢ入力を受け取り、図に示すように、ＡＮ
Ｄゲート１５２によって判定されるサンプル・クロック
の負の端部でラッチ１５４に記憶したＭＳＢビットとこ
のＭＳＢ入力との排他的ＯＲを取る。第１ワードのパリ
ティは、第１パリティ・ラッチ１５６内に記憶される。
第１パリティ・ラッチ１５６は、端部検出クロック周期
の後、第２パリティ・ラッチ１５８に出力を出す。ラッ
チ１５６と１５８の出力は、隣接するワードの記憶され
たパリティ・ビットであり、図８について上で論じたの
と同じ方法で、データのパリティを再計算するために、
排他的ＯＲゲート１６０で排他的ＯＲを取られる。
【００４８】この再計算したパリティ・ビットをパリテ
ィ・エラーが発生したかどうかを判定するために送信さ
れたパリティ・ビットと比較するために、排他的ＯＲゲ
ート１６０の出力は、ラッチ回路１６１によって２サン
プル・クロックの周期だけ遅延された後、第２排他的Ｏ
Ｒゲート１６２に転送される。マルチプレクサ１４４か
らのパリティ・ビットは、ゲート１６２で再計算したパ
リティと排他的ＯＲを取られ、ＡＮＤゲート１６６に印
加される前にラッチ１６４によって遅延される。パリテ
ィ・エラーが発生したかどうかを判定するために、先ず
同期ビットがラッチ１６４の出力と論理的ＡＮＤを取ら
れる。ＡＮＤゲート１６６は、ラッチ１６４の出力と追
跡回路１０６からの同期ビットとのＡＮＤを取り、同期
を得るのに先立ってエラーが累算されるのを防止する。
もしビット・エラーが発生したなら、これはカウンタ１
６８によって２２５までカウントされる。更に、このカ
ウンタは、オーバフロー・ビットを有し、これはもし活
性化されると、カウンタがカウントすることを凍結す
る。このパリティ・エラーのカウントは、マイクロプロ
セッサ５２によってサンプリングされてリセットされ
る。
【００４９】図１３は、チャンネル識別検出回路１２２
の基本的な構成部品を示す。上で論じたように、同期が
得られたことが示された場合、フレーム検出論理回路１
０６のマルチプレクサ１４２によって４で分周されたサ
ンプル・クロック速度で、チャンネル識別ビットが入力
される。これらの識別ビットは、レジスタ１７０のシフ
ト／ロードが実行されると直列データ入力（ＳＤＩ）ポ
ートを介して１２ビットのシフト・レジスタに入力され
る。１２ビットのデータは並列の形でレジスタ１７０か
らシフトされ、これらのビットの内の最初の１１ビット
は並列データ入力（ＰＤＩ）として１１ビットのレジス
タ１７２に印加される。同様に、シフト・レジスタ１７
０から出力される並列の１２ビットは全て、ＮＯＲゲー
ト回路１７４に入力され、この回路は、もし１２個の入
力が全てが「０」なら、Ｈの論理水準を示す。このＮＯ
Ｒの出力にＨの論理水準が発生されると、検出ラッチ回
路１７６を使用して１２個のゼロ検出を維持する。検出
ラッチ回路１７６からのＨの論理水準の入力がＡＮＤゲ
ート検出「１」回路に印加されてシフト・レジスタ１７
０からの１２個の「０」のビットに続く次のビットを検
出し、「１」のビットが本当に１２個のゼロに続くかど
うかを判定する。もしこの事実が本当なら、ＡＮＤゲー
ト検出回路１７８は、この１ビットに続く次の１１ビッ
トをチャンネル識別ビットとしてロードするために、Ｈ
の論理水準の信号をロード命令として１１ビット・レジ
スタ１７２に出力する。１１ビット・レジスタ１７２
は、マイクロプロセッサ５２に対する１１ビットの出力
を有し、その結果、マイクロプロセッサ５２は、もしＯ
ＣＯＮが信号を受け取っているなら、いづれのＩＣＯＮ
からこの信号を受け取っているかを判定することができ
る。
【００５０】図１４は、デスキュー回路１２４の基本的
な個々の構成部品を示す。上で簡単に論じたように、Ｏ
ＣＯＮ ＡＳＩＣ４６の内部で発生された（リンク・ク
ロック速度から下方に分周された）サンプル・クロック
速度、またはこの内部で発生されたサンプル・クロック
速度と同じ速度を有し任意の位相を持つ外部サンプル・
クロック速度のいづれかで、デスキュー回路１２４は、
ＯＣＯＮ ＡＳＩＣ４６から出力される並列データにク
ロックをかけることができる。言い換えれば、デスキュ
ー回路１２４は、このデータの位相が入力されると、こ
れが外部サンプリング周波数と同期されることを可能に
し、その結果、このデータはＯＣＯＮＡＳＩＣ４６から
外部サンプル・クロック位相で出力される。
【００５１】上で述べたように、２：１のマルチプレク
サ１０４は、マイクロコントローラ５２からの選択線に
よって、内部すなわち局部サンプル・クロック（ＬＯＣ
ＡＬＳＣＬＫ）または外部クロックを選択する。もし局
部サンプル・クロックを選択したなら、レジスタ１８７
からレジスタ１８８に入力されている１９ビットのデー
タ信号は、図に示すように、マルチプレクサ１０４と１
８６の出力によって容易にクロックをかけることができ
る。もし外部サンプル・クロックを選択したなら、任意
の位相を計算に入れなければならない。直列／並列変換
論理回路１０２からのデータと外部サンプル・クロック
の間の位相の関係は任意であるので、以下で論じるよう
に、出力レジスタ１８８に対してセットアップ／ホール
ド時間が障害となる可能性を防止するため、レジスタ１
８７がデスキュー回路１２４に内臓される。
【００５２】ＯＣＯＮを利用する大部分の場合、２５Ｍ
Ｈｚを上回る用途では外部サンプル・クロックは使用さ
れない。従って、上で論じたマルチプレクサ１１２から
取られた１００ＭＨｚのクロックを使用して遷移クロッ
ク（ＴＣＬＫ）を発生するが、その理由は、１００ＭＨ
ｚのクロックは、外部サンプル・クロックよりも少なく
とも４倍高速であり、内部サンプル・クロックに対して
同期（位相が）しているからである。遷移クロックを発
生するためにこの外部サンプル・クロックをレジスタ１
８２によって、少なくとも４倍高速のクロック（ＣＬＫ
１００）とクロックすることによって、デスキュー回
路１２４内のレジスタ１８７からのデータ出力が、ＴＣ
ＬＫによってクロックされ、出力レジスタ１８８内のい
づれのセットアップ／ホールド時間に対しても障害とな
らず（外部サンプル・クロックの位相に無関係）、また
同時に、直列／並列変換論理回路１０２からデスキュー
回路１２４内のレジスタ１８７に行く間にセットアップ
／ホールド時間の障害が発生しない。もし希望するな
ら、ＳＣＬＫ ＯＵＴ線を「１」に保持し、ＤＡＴＡＯ
ＵＴを全て０に保持するため、ＯＲゲート１９０を含め
てもよい。
【００５３】上述の議論は、本発明の単なる例としての
実施例を開示し説明したものである。当業者は上述の議
論から、また添付の図面と請求項から、上記の請求項で
定義するように、本発明の精神と範囲から逸脱すること
なく、種々の変化、変形及び変更を行うことができるこ
とを容易に理解する。
【図面の簡単な説明】
【図１】本発明の好適な実施例によるＩＣＯＮ基板をブ
ロック図で示す。
【図２】本発明の好適な実施例によるＯＣＯＮ基板をブ
ロック図で示す。
【図３】直列に送信したデータのビットのシーケンスを
示す。
【図４】図１に示すＩＣＯＮ基板のＩＣＯＮ ＡＳＩＣ
をブロック図で示す。
【図５】図４に示すＩＣＯＮ ＡＳＩＣの識別／同期発
生論理回路を示す。
【図６】図４に示すＩＣＯＮ ＡＳＩＣの周波数分周回
路を示す。
【図７】図４に示すＩＣＯＮ ＡＳＩＣの並列／直列変
換回路とパリティ論理回路を示す。
【図８】図７に示す並列／直列変換回路のパリティ器を
示す。
【図９】図２に示すＯＣＯＮ基板のＯＣＯＮ ＡＳＩＣ
をブロック図で示す。
【図１０】図９に示すＯＣＯＮ ＡＳＩＣの直列／並列
変換論理回路を示す。
【図１１】図９に示すＯＣＯＮ ＡＳＩＣのフレーム検
出回路を示す。
【図１２】図９に示すＯＣＯＮ ＡＳＩＣのパリティ検
査論理回路を示す。
【図１３】図９に示すＯＣＯＮ ＡＳＩＣのチャンネル
識別検出回路を示す。
【図１４】図９に示すＯＣＯＮ ＡＳＩＣのデスキュー
回路を示す。
【符号の説明】
１０ ＩＣＯＮ回路 １２ ＩＣＯＮ基板 １４ ＩＣＯＮ特定用途用集積チップ １６ データ受信回路 １８ レーザ送信機 ２０ 位相ロック・ループ回路 ２２、５２ マイクロコントローラ ２４ 制御コンピュータ ２８ 電源回路 ３０ ＯＣＯＮ基板 ３２、３８ 光ファイバ・ケーブル ３４ ＯＣＯＮ回路 ３６ ＯＣＯＮ基板 ４０ スイッチ ４２ レーザ受信回路 ４４ クロック復帰回路 ４６ ＯＣＯＮ特定用途用集積チップ ４８ 駆動回路 ５０ 出力回路 ６０、８８、１０４、１４４、１８６ ２：１マルチ
プレクサ １１２、１４２ ４：１マルチプレクサ ６２ データ・レジスタ回路 ６４ 並列／直列変換論理回路 ６８ 識別／同期論理回路 ７０、１１０ 分周回路 ７２ スクランバ論理回路 ７２、７４、７６、１１４、１１６、１１８ 下方分
周カウンタ ７８ 状態カウンタ ８０ 負の端部検出回路 ８２、１３２、１３４、１３６、１７０、１７２、１８
７、１８８ シフト・レジスタ ８４ パリティ発生器 ８６ スタッフ・ビット発振器 ８８ パリティ累算回路 ９０、９２ パリティ保持レジスタ ９４、１５０、１６０、１６２ 排他的ＯＲゲート １００ デスクランブラ回路 １０２ 直列／並列変換論理回路 １０６ フレーム検出回路 １０８ 端部検出回路 １２０ パリティ検査論理回路 １２２ チャンネル識別検出回路 １２４ デスキュー回路 １２６ 活性検出回路 １４０ スレーブ・ステート・マシン １４６ アクイジション・ステート・マシン回路 １４８ 追跡ステート・マシン回路 １５２ ＡＮＤゲート １５４、１５６、１５８、１６１、１６４ ラッチ １６８ ８ビット・カウンタ １７６ 検出ラッチ回路 １７８ 「１」検出回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 電気的並列デジタル・データ信号を光学
    的直列デジタル・データ信号に変換して上記のデータを
    光学的に送信するデジタル回路に於いて、上記のデジタ
    ル回路は：上記のデジタル回路の動作を制御するマイク
    ロコントローラ；電気的並列データを電気的直列データ
    に変換する並列／直列変換論理回路を有する入力条件設
    定回路であって、上記の並列／直列変換論理回路はサン
    プル・クロック速度で並列データを受け取り、リンク・
    クロック速度で直列データを出力する並列／直列変換シ
    フト・レジスタを有し、上記の入力条件設定回路は周波
    数分周回路を更に有し、上記の周波数分周回路は所望の
    方式で上記のリンク・クロック速度を上記のサンプル・
    クロック速度に下方に分周するために上記のマイクロコ
    ントローラによって選択的にプログラム可能な複数の下
    方分周カウンタを有し、その結果、上記の並列／直列変
    換シフト・レジスタからシフトされるデータ・ワード当
    たりの直列データ・ビットの数が上記のサンプル・クロ
    ック速度に対する上記のリンク・クロック速度の比率に
    よって設定される上記の入力条件設定回路；上記の周波
    数分周回路から上記のサンプル・クロック周波数を受け
    取り、上記のサンプル・クロックと同相の上記のリンク
    ・クロックを発生する位相ロック・ループ追跡回路であ
    って、上記のリンク・クロックを上記の周波数分周回路
    に出力する上記の位相ロック・ループ追跡回路；上記の
    電気的直列データを受け取り、該電気的直列データを光
    学的直列データに変換して光ファイバのリンクで送信す
    るレーザ送信回路；によって構成されることを特徴とす
    るデジタル回路。
  2. 【請求項２】 上記のマイクロコントローラから所定の
    識別デジタル信号を受け取る識別及び同期論理回路によ
    って更に構成され、上記の識別及び同期回路は更に交互
    に繰り返される「０」と「１」の同期ビット・パターン
    を発生し、上記の交互に繰り返される同期ビット・パタ
    ーンと上記の所定の識別ビットを選択的に交互に繰り返
    し、上記の識別及び同期ビット・パターンを上記の並列
    ／直列変換論理回路に出力することを特徴とする請求項
    １記載のデジタル回路。
  3. 【請求項３】 上記の識別及び同期論理ビット回路は、
    ２ビット・カウンタを更に有し、上記の２ビット・カウ
    ンタは上記の同期ビット・パターンと上記の識別ビット
    の間で上記の交互に繰り返されるシーケンスを選択する
    かまたはパリティ・バリッド信号を上記の並列／直列変
    換論理回路に入力することを可能にし、上記の識別及び
    同期論理回路は１２個の「０」ビットと「１」ビットの
    ストリングが先行している上記のマイクロコントローラ
    からの１１ビットの識別信号を上記のデジタル信号とし
    て選択する手段を更に有することを特徴とする請求項２
    記載のデジタル回路。
  4. 【請求項４】 上記の周波数分周回路は３つの下方分周
    カウンタを有し、第１下方分周カウンタは上記のマイク
    ロコントローラから２本の選択線を受け取り、第２下方
    分周カウンタはまた上記のマイクロコントローラから２
    本の並列選択線を受け取り、第３下方分周カウンタは上
    記のマイクロコントローラから７本の並列選択線を受け
    取り、上記のリンク・クロック信号は上記の第１下方分
    周カウンタに入力され、上記のサンプル・クロックは上
    記の第３下方分周カウンタから出力されることを特徴と
    する請求項１記載のデジタル回路。
  5. 【請求項５】 上記の並列／直列変換論理回路はスタッ
    フ・ビット発生回路を更に有し、上記のスタッフ・ビッ
    ト発生回路は所定のスタッフ・ビットの組み合わせを発
    生すると共に上記のスタッフ・ビットの組み合わせを上
    記の並列／直列変換シフト・レジスタに直列データ入力
    として出力する循環レジスタであり、その結果、もし上
    記の並列／直列変換シフト・レジスタの上記の直列デー
    タ出力が上記の並列／直列変換シフト・レジスタに対す
    る上記の並列データの負荷速度を超えれば、上記のスタ
    ッフ・ビットの組み合わせは上記の並列データ入力の端
    部で直列に出力されることを特徴とする請求項１記載の
    デジタル回路。
  6. 【請求項６】 上記の並列／直列変換シフト・レジスタ
    は２０ビットのシフト・レジスタであり、その結果、も
    し上記のサンプル・クロックに対する上記のリンク・ク
    ロックの比率が２０よりも大きければ、上記のスタッフ
    ・ビット発生器からの上記のスタッフ・ビットの組み合
    わせは上記の２０ビットのシフト・レジスタに出力さ
    れ、もし上記のサンプル・クロック速度に対する上記の
    リンク・クロック速度の比率が２０未満であれば、ビッ
    ト数のみが上記の２０ビットの並列／直列変換シフト・
    レジスタから直列に出力されることを特徴とする請求項
    ５記載のデジタル回路。
  7. 【請求項７】 上記の並列／直列変換論理回路は上記の
    並列／直列変換シフト・レジスタから上記の直列データ
    を受け取り上記のサンプル・クロック速度で上記の並列
    ／直列変換シフト・レジスタから出力された２つの連続
    するデータ・ワードのパリティを計算するパリティ発生
    論理回路を有し、上記のパリティ発生論理回路はパリテ
    ィ・ビット選択回路にパリティを発生したビットを出力
    し、上記のパリティ選択回路はまた識別及び同期ビット
    を入力として受け取り、同期ビット、パリティ・ビッ
    ト、識別ビット、パリティビットの交互に繰り返される
    シーケンスを上記の並列／直列変換論理回路に入力され
    る１９ビットの並列データ・ワードに対する最上位ビッ
    トとして出力することを特徴とする請求項５記載のデジ
    タル回路。
  8. 【請求項８】 上記のパリティ発生論理回路は、サンプ
    ル・ワードの上記のパリティ・ビットを発生するパリテ
    ィ・アキュムレータ、上記のアキュムレータからの上記
    のパリティ・ビットを記憶する第１パリティ記憶レジス
    タ、上記の第１パリティ記憶レジスタから出力されるパ
    リティ・ビットを記憶する第２パリティ記憶レジスタ、
    及び上記の第１パリティ保持レジスタと上記の第２パリ
    ティ保持レジスタからの出力の排他的ＯＲを取って上記
    の２つの連続するデータ・ワードのパリティ・ビットを
    発生する排他的ＯＲゲートを有することを特徴とする請
    求項８記載のデジタル回路。
  9. 【請求項９】 上記のデータが上記の入力条件設定回路
    に入力される速度を監視し、上記の入力データが更新さ
    れない場合、上記のマイクロコントローラに活性信号を
    発生する活性論理回路によって更に構成されることを特
    徴とする請求項１記載のデジタル回路。
  10. 【請求項１０】 スクランブラ論理回路によって更に構
    成され、上記のスクランブラ論理回路は、上記の並列／
    直列変換論理回路から上記の電気的デジタル・データを
    受け取り、より多くの遷移を発生する上記のデータを乱
    数化するために上記のデータを多項疑似乱数発生器に加
    え、スクランブルした直列データを上記のレーザ送信回
    路に出力することを特徴とする請求項１記載のデジタル
    論理回路。
  11. 【請求項１１】 光学的に送信された直列のデータ・ビ
    ットを電気的並列データ・ビットに変換するレジタル回
    路に於いて、上記のレジタル回路は：上記の光学的直列
    データ・ビットを受信して該光学的直列データ・ビット
    を電気的データ・ビットに変換するレーザ受信回路；上
    記の送信されたデータのリンク・クロック速度を上記の
    電気的直列データ・ビットから分離するクロック復帰回
    路；直列／並列変換論理回路と周波数分周回路を有する
    出力条件設定回路であって、上記の周波数分周回路は上
    記のクロック復帰回路から上記のリンク・クロック速度
    を受け取って該リンク・クロック速度を所望のサンプル
    ・クロック速度に下方に分周し、上記の直列／並列変換
    論理回路は複数のシフト・レジスタを有し、第１シフト
    ・レジスタは上記のリンク・クロック速度で直列データ
    を受け取り、第２レジスタは上記のサンプル・クロック
    速度で並列データをシフトする上記の出力条件設定回
    路；及び上記のレジタル回路の動作を制御するマイクロ
    コントローラ；によって構成されることを特徴とするデ
    ジタル回路。
  12. 【請求項１２】 端部検出回路によって更に構成され、
    上記の端部検出回路は上記のリンク・クロック速度と上
    記のサンプル・クロック速度を受け取って上記のサンプ
    ル・クロック信号の端部を検出し、上記の直列／並列変
    換論理回路の第３シフト・レジスタにロード・イネーブ
    ル信号を出力し、上記の第３シフト・レジスタは上記の
    第１シフト・レジスタから並列データ・ビットを受け取
    って上記の第２シフト・レジスタに並列データ・ビット
    を出力し、上記の第３シフト・レジスタはフレーム・ビ
    ットをフレーム検出論理回路に更に出力することを特徴
    とする請求項１１記載のデジタル回路。
  13. 【請求項１３】 フレーム検出回路によって更に構成さ
    れ、上記のフレーム検出回路は複数のスレーブ・ステー
    ト・マシンとアクイジション・ステート・マシンを有
    し、上記の第１スレーブ・ステート・マシンは上記の並
    列／直列変換論理回路からフレーム・ビット入力を受け
    取って該フレーム・ビットを上記のサンプル・クロック
    周波数で次のスレーブ・ステート・マシンに出力し、上
    記のスレーブ・ステート・マシンの各々は出力を有し、
    各スレーブ・ステート・マシンの出力は４で分周した上
    記のサンプル・クロックの速度で上記のアクイジション
    ・ステート・マシンに入力として加えられ、その結果、
    上記のアクイジション・ステート・マシンの各々は各ス
    レーブ・ステート・マシンの出力が「０」と「１」のフ
    レーム同期ビットの交互に繰り返されるシーケンスであ
    るかどうかを判定し、所定数のクロック・サイクルの終
    了時点でもし上記のアクイジション・ステート・マシン
    のいずれも所定数の交互に繰り返される「０」と「１」
    の同期ビットをカウントしなければ、上記のアクイジシ
    ョン・ステート・マシンは上記の分周回路を１リンク・
    クロックの期間凍結するするために上記の周波数分周回
    路にクロック取り消し出力を発生することを特徴とする
    請求項１１記載のデジタル回路。
  14. 【請求項１４】 上記のフレーム検出回路は４つのスレ
    ーブ・ステート・マシンと４つのアクイジション・ステ
    ート・マシンを有し、３２個の交互に繰り返されるゼロ
    と１の同期ビットの所定のシーケンスを判定して同期を
    得たかどうかを判定し、上記のフレーム検出回路は上記
    のマイクロコントローラに同期獲得信号を発生し、上記
    のアクイジション・ステート・マシンの同期の獲得を追
    跡するトラッキング・ステート・マシンを更に有し、そ
    の結果、所定数のフレーム・ビット・エラーが発生して
    も同期の獲得をあきらめず、上記のフレーム検出回路は
    上記の４つのスレーブ・ステート・マシンからの出力の
    内の１つをチャンネル識別フレーム・ビットとして選択
    する第１選択回路と上記のスレーブ・ステート・マシン
    の４つの出力の内の２つをパリティ・フレーム・ビット
    として選択する第２選択回路を更に有することをとする
    請求項１３記載のデジタル回路。
  15. 【請求項１５】 上記のデジタル・データ信号のパリテ
    ィを計算するパリティ論理回路によって更に構成され、
    上記のパリティ論理回路は上記の連続するデータのワー
    ドのパリティを判定する第１回路手段と上記の計算した
    パリティを上記の直列／並列変換論理回路からのパリテ
    ィ・ビットと比較するパリティ比較手段を有し、上記の
    パリティ論理回路は上記の比較したパリティ・ビットを
    上記の直列／並列変換論理回路からの同期ビットと比較
    する第２回路手段とパリティ・エラー・カウントをカウ
    ントするカウンタを更に有することを特徴とする請求項
    １１記載のデジタル回路。
  16. 【請求項１６】 上記のフレーム検出回路から直列にチ
    ャンネル識別フレーム・ビットを受け取るチャンネル識
    別検出回路を更に有し、上記のチャンネル識別検出回路
    は上記の直列チャンネル識別ビットを並列に出力するチ
    ャンネル識別シフト・レジスタを有し、上記のチャンネ
    ル識別シフト・レジスタからの所定数の並列フレーム・
    ビットは所定数のゼロ・ビットのシーケンスを検出す第
    １検出回路に入力され、上記のチャンネル識別シフト・
    レジスタからの所定数の並列フレーム・ビットはゼロ・
    ビットのシーケンスの後の１ビットを検出する第２検出
    回路に入力され、上記の第２検出回路はゼロと１の上記
    のシーケンスの判別後に所定のビットのシーケンスをロ
    ードするチャンネル・ビット・レジスタに負荷信号を出
    力することを特徴とする請求項１３記載のデジタル回
    路。
  17. 【請求項１７】 デスキュー回路によって更に構成さ
    れ、上記のデスキュー回路は上記の直列／並列変換論理
    回路から上記の並列デジタル信号を受け取り、上記の出
    力条件設定回路からの上記のデータを上記の内部サンプ
    ル・クロック速度または外部サンプル・クロック速度の
    いずれかのクロック速度でクロックすることを特徴とす
    る請求項１１記載のデジタル回路。
  18. 【請求項１８】 上記の出力条件設定回路は、上記の出
    力条件設定回路に入力されている上記の外部サンプル・
    クロック速度が遷移を発生しているかどうかを判定する
    活性検出回路を更に有することを特徴とする請求項１７
    記載のデジタル回路。
  19. 【請求項１９】 デスクランブラ回路によって更に構成
    され、上記のデスクランブラ回路は上記のクロック復帰
    回路から上記の直列の電気的デジタル・データを受け取
    り、上記のデータを送信の前にスクランブルされる以前
    のスクランブルされていない元の形態に戻すことを特徴
    とする請求項１１記載のデジタル回路。
  20. 【請求項２０】 電気的並列データ・ビット信号を周波
    数サンプル速度とワード・サイズに高い柔軟性を有する
    光学的直列データ・ビット信号に変換する方法に於い
    て、上記の方法は：電気的並列データ・ビット信号をデ
    ータ・クロック・サンプル速度で入力条件設定回路に導
    入するステップ；位相ロック・ループ回路によって上記
    の外部サンプル・クロックと同相の内部サンプル・クロ
    ックと送信リンク・クロック速度を発生するステップで
    あって、上記の内部サンプル・クロックを発生するステ
    ップは、上記の位相ロック・ループ回路から周波数分周
    回路に電圧制御オシレータ・クロックを加えて上記の電
    圧制御オシレータ・クロックを上記の内部サンプル・ク
    ロック速度に下方へ分周するステップを有し、上記の電
    圧制御オシレータ・クロックを上記の周波数分周回路に
    印加する上記のステップは、周波数選択入力を上記の周
    波数分周回路に加えて上記のリンク・クロックと内部サ
    ンプル・クロックの間の比率を選択的に設定するステッ
    プを有する上記のステップ；上記の並列のデータ・ビッ
    ト信号を並列／直列変換論理回路に加えて上記の並列の
    デジタル・データ信号を直列のデジタル・データ信号に
    変換するステップであって、上記の並列／直列変換デー
    タ信号回路は個々のデータのフレームに上方に分割され
    た直列データの出力を有し、個々のデータのフレームは
    それぞれ情報フレーム・ビットを有する上記のステッ
    プ；及び上記の並列／直列変換論理回路からの上記の直
    列データをレーザ送信回路に加え、上記の電気的直列デ
    ータ信号を上記の光学的直列データ信号に変換するステ
    ップ；によって構成されることを特徴とする方法。
  21. 【請求項２１】 上記の並列データ信号を並列データの
    フレームに分離する上記のステップは、直列データ・ビ
    ットの４つのフレーム・シーケンスを発生するステップ
    を有し、上記の各フレームのフレーム・ビットは特定の
    情報ビットを有し、これらのフレーム・ビットの１つは
    同期ビットであり、第２及び第４フレーム・ビットは２
    つの連続するデータのフレームのパリテイを判別するこ
    とによって設定されるパリテイ・ビットであり、第３フ
    レーム・ビットは上記の入力条件設定回路を識別する識
    別ビットであることを特徴とする請求項２０記載の方
    法。
  22. 【請求項２２】 上記の直列データ信号を発生するステ
    ップは、上記のサンプル・クロックに対する上記のリン
    ク・クロックの比率によって決まる特定の組のビットを
    有する各データのフレームを発生するステップを有し、
    もし上記の比率が所定数のビットを超えれば、スタッフ
    ・ビット発生器が所定のシーケンスのスタッフ・ビット
    を上記の出力される直列データの流れに印加することを
    特徴とする請求項２０記載の方法。
  23. 【請求項２３】 識別ビットと同期ビットを発生する上
    記のステップは、「０」と「１」の同期ビットの交互に
    繰り返されるシーケンスを発生するステップと所定の識
    別ビットを有するこの同期ビットのシーケンスを交互に
    送るステップを有し、上記の所定の識別ビットは少なく
    ともゼロ・ビットと１ビットの所定のシーケンスを有す
    ることを特徴とする請求項２１記載の方法。
  24. 【請求項２４】 上記の直列データの流れを上記のレー
    ザ送信回路に印加する前に、上記の直列データの流れを
    乱数化するため、上記の並列／直列変換論理回路から上
    記のデータ・ビットの流れをスクランブラ回路に印加す
    るステップによって更に構成されることを特徴とする請
    求項２０記載の方法。
  25. 【請求項２５】 光学的直列データの流れを電気的直列
    データの流れに変換する方法に於いて、上記の方法は：
    上記の光学的直列データの流れをレーザ受信回路に加
    え、上記の光学的直列データの流れを電気的直列データ
    の流れに変換するステップ；上記の電気的直列データの
    流れをクロック復帰回路に加え、上記の電気的直列デー
    タの流れからリンク・クロック速度を除去するステッ
    プ；及び上記の電気的直列データの流れとリンク・クロ
    ック速度を出力条件設定回路に加えて上記の電気的直列
    データの流れを電気的並列データの流れに変換するステ
    ップであって、上記の直列のデータの流れを上記の並列
    のデータの流れに変換する上記のステップは、上記の直
    列のデータの流れを直列／並列変換論理回路に印加する
    ステップと上記のリンク・クロック速度を周波数分周回
    路に印加するステップを有し、上記の直列のデータ信号
    を上記の直列／並列変換論理回路に印加する上記のステ
    ップは、各所定数の直列データ・ビットからフレーム・
    ビットを除去するステップを有し、上記のリンク・クロ
    ック速度を上記の周波数分周回路に印加する上記のステ
    ップは、上記のリンク・クロック速度を複数の周波数分
    周回路に加えて内部サンプル・クロック速度を発生する
    ステップを有する上記のステップ；によって構成される
    ことを特徴とする方法。
  26. 【請求項２６】 上記の直列データの流れを上記の直列
    ／並列変換論理回路に印加する上記のステップは、サン
    プル・クロック端部検出回路からロード・イネーブル信
    号を印加するステップを有し、その結果、上記の直列／
    並列変換変換速度は上記のサンプル・クロック速度に減
    速されることを特徴とする請求項２５記載の方法。
  27. 【請求項２７】 上記の直列／並列変換論理回路から上
    記のフレーム・ビットをフレーム検出回路に加え、情報
    フレーム・ビットを各所定の直列のデータ・ビットから
    除去するステップによって更に構成され、上記の情報フ
    レーム・ビットは識別ビット、同期ビット及びパリテイ
    ・ビットの交互に繰り返されるパターンを有し、上記の
    フレーム検出回路は上記の同期ビットのシーケンスを判
    定して同期の行われたことを確認することを特徴とする
    請求項２５記載の方法。
  28. 【請求項２８】 所定数のサンプル・クロック・パルス
    の後で同期の行われたことが判定されない場合、上記の
    同期が行われたことを判定するステップは、クロック取
    り消し命令を発生するステップと上記のクロック取り消
    し命令を上記の周波数分周回路に印加するステップを有
    し、上記のクロック取り消し命令は上記の周波数分周回
    路に１リンク・クロックの間凍結するように命令するこ
    とを特徴とする請求項２７記載の方法。
  29. 【請求項２９】 上記の連続するデータ・ワードのパリ
    テイを計算してこれを上記のフレーム検出回路からのパ
    リテイ・ビットと比較するため、フレーム・ビットを検
    出する上記の回路は、パリテイ・ビットを検出するステ
    ップと上記のパリテイ・ビットを上記の直列／並列変換
    論理回路からの上記の並列のデータの流れと共にパリテ
    イ発生回路に印加するステップを有し、上記のパリテイ
    論理回路はパリテイ・エラー・カウントを計算すること
    を特徴とする請求項２７記載の方法。
  30. 【請求項３０】 上記のチャンネル識別ビットを判定す
    るステップは、上記のチャンネル識別ビットをチャンネ
    ル識別回路に加え、チャンネルの識別を判定することを
    特徴とする請求項２７記載の方法。
  31. 【請求項３１】 上記の直列／並列変換論理回路から上
    記の並列データの流れをデスキュー回路に加え、上記の
    出力条件設定回路からのデータを上記の出力条件設定回
    路に加えられた上記の内部サンプル・クロック速度また
    は外部サンプル・クロックのいずれかによってクロック
    するステップによって更に構成されることを特徴とする
    請求項２５記載の方法。
  32. 【請求項３２】 上記のクロック復帰回路から上記の直
    列データをデスクランブラ回路に加え、上記のデータを
    送信段階で乱数ビット発生器に印加される前の形態にデ
    スクランブルするステップによって更に構成されること
    を特徴とする請求項２５記載の方法。
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