JPH08163117A

JPH08163117A - ビット位相同期回路

Info

Publication number: JPH08163117A
Application number: JP6306007A
Authority: JP
Inventors: Takashi Taya; 隆士太矢; 聡 ▲吉▼田; Satoshi Yoshida; Shinsuke Yamaoka; 信介山岡; Shuichi Matsumoto; 修一松本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-12-09
Filing date: 1994-12-09
Publication date: 1996-06-21
Anticipated expiration: 2016-12-04
Also published as: US5778214A; JP3233801B2

Abstract

(57)【要約】【目的】簡単な構成で雑音に強い、安定したビット位
相同期を維持し得る信頼性の高いビット位相同期回路。【構成】ビット位相調整回路１は、同期パターン検出
回路２からの判定結果信号に基づきデータ信号の遅延量
を調整することによってデータ信号とクロック信号との
位相差を調整する。同期パターン検出回路２において
は、クロック信号を用いてデータ信号をサンプリング
し、入力データ信号に挿入された同期パターンを検出す
る。この同期パターンが検出された場合にはデータ信号
とクロック信号との位相関係は適当であると判定し、そ
うでない場合には不適当と判定する。この判定結果信号
はビット位相調整回路１に与えられ、データ信号とクロ
ック信号との位相差が調整される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はビット位相同期回路に
関し、ビット位相同期の信頼性の改善に関するものであ
る。

【０００２】

【従来の技術】通信システムを構成する装置間では、大
量の信号が授受されている。また、これらのデータを処
理するためのクロック信号は基準クロック源から各装置
に分配されている。

【０００３】データ速度が低い従来の装置では、送信側
装置から送出されたデータ信号を受信側装置において分
配されたクロックを用いて再生し、処理することが容易
にできた。しかしながら、データ信号速度が大きくなる
とデータ信号の経路とクロック信号の分配経路の遅延時
間差がデータ１ビット当りの時間と同じ程度となるた
め、受信側において分配されたクロックを用いてデータ
信号を再生し、処理することを保証することが困難であ
った。

【０００４】このような問題を解決するための一つの方
法は、受信側において共振素子或いはＰＬＬ回路を用い
て、データ信号からクロック成分を再生する方法であ
る。しかしながら、一般に共振素子やＰＬＬ（フェーズ
ロックループ）回路はデジタル集積回路と比較して高価
で大型であるという欠点がある。

【０００５】受信側において、送信側と同一のクロック
源からクロック信号が分配されている場合には、送信側
と同一のクロック源からクロック信号が分配されている
場合には、共振素子やＰＬＬ回路を用いなくても、デー
タ信号とクロック信号の位相関係を調整することができ
れば受信側でのデータ信号の再生、及び処理が可能とな
る。受信側装置において、データ信号が正しく受信され
るように、人間の判断によって、データ信号経路の遅延
量を設定或いは調整したり、クロックの位相を設定或い
は調整したりすることは従来から広く行われてきたが、
これらの設定或いは調整を受信側装置で自動的に行うよ
うにしたビット位相同期回路として、例えば、特開平４
−２９３３３２号公報に示されているものがある。

【０００６】図２はビット位相同期回路の構成図であ
る。この図２において、ビット位相同期回路は、ビット
位相調整回路２１と、ビット変化点検出回路２２とから
構成されている。このビット位相調整回路２１は受信し
たデータ信号と、分配されたクロック信号の位相関係を
後述するように調整する。また、ビット変化点検出回路
２２はビット位相調整回路２１が出力するデータ信号と
クロック信号とを用いてデータ信号の変化点（デジタル
信号における１から０への変化点及び０から１への変化
点）と、クロック信号との時間的関係を検出し、データ
信号が正しく受信されるためには現状で良いか、位相関
係を変化させるべきか、更に変化させるべき方向を判定
する。

【０００７】更に、ビット位相調整回路２１はビット変
化点検出回路２２の判定結果に基づき、受信したデータ
信号と、分配されたクロック信号との位相関係を調整す
る。

【０００８】ビット位相調整回路２１の具体的な実現方
法として、データ信号を可変遅延回路によって遅延時間
を変化させる方法、クロック信号を可変遅延回路によっ
て遅延時間を変化させる方法、多相のクロック信号から
適当なものを選択する方法などがある。これらは従来か
らディジタル電子回路を設計する場合には、人間の判断
によってどのような方法を採るかを決めていた。

【０００９】また、ビット位相調整回路２１における調
整を自動的に行うためにビット変化点検出回路２２を設
けている。

【００１０】このビット変化点検出回路２２の実現方法
としては、データ信号に対して遅延素子によって時間差
を与えた複数の信号を生成し、それらを同一のクロック
で動作するフリップフロップによってサンプリングして
排他的論理和ゲートを用いる方法、データ信号を位相の
異なる複数のクロックで動作するフリップフロップによ
ってサンプリングして排他的論理和ゲートを用いる方
法、遅延素子と排他的論理和ゲートによって変化点に対
応するパルスを生成する方法などが上述の文献の他、特
開平２−２２８８３９号公報などにも提案されている。

【００１１】これらのいずれの方法も、データ信号の変
化点とクロック信号との時間的関係を測定し、データ信
号が正しく受信されるためには現状で良いか、位相関係
を変化させるべきか、更に、変化させるべき方向を判定
し、結果をビット位相調整回路２１へ出力するものであ
った。

【００１２】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の方法では、入力データ信号の変化点を検出
しているため、入力信号に雑音が加わった場合、雑音に
よる変化点が検出されてしまい誤動作してしまうという
大きな問題があった。

【００１３】また、ビット位相調整回路に可変遅延回路
を用いている場合には、装置起動時或いはデータ信号伝
送経路の異常状態から復帰した直後には、可変位相回路
の可変範囲の中央付近に設定されることが、その後の位
相変動に対する動作余裕の点から望ましいが、従来の方
法ではビット位相同期回路にこのような機能を実現する
手段はなく、外部から初期化信号を与える必要があっ
た。

【００１４】以上のような問題から、簡単な構成で雑音
に強い、安定したビット位相同期を維持し得る信頼性の
高いビット位相同期回路の提供が要請されている。

【００１５】

【課題を解決するための手段】そこで、この発明のビッ
ト位相同期回路は、同期パターンが配置されている入力
データを受信し、この入力データと入力クロックとのビ
ット位相差を調整するビット位相調整手段と、上記入力
データから同期パターンを検出するものであって、同期
パターンが検出されているか否かによって、データとク
ロックとの位相関係の良否を判定し、この判定結果によ
って、上記ビット位相差を調整制御する同期パターン検
出手段とを備えることで、上述の課題を解決するもので
ある。

【００１６】

【作用】この発明のビット位相同期回路は、入力データ
に配置されている同期パターンを検出する過程で、最適
にビット位相制御を行うものである。このため、従来の
ような入力信号の変化点検出を行わずにビット位相制御
しているので、入力信号の雑音によって生じるランダム
な時間的位置に発生する信号変化点での誤動作は起こり
得ない。

【００１７】また、雑音によって同期パターンが誤検出
される確率も低い。しかしながら、万一雑音によって同
期が崩れても、同期パターン検出を継続することで、容
易にビット位相同期を回復することができ、データ受信
を停止させるような問題は起こり得ない。

【００１８】

【実施例】次にこの発明の好適な実施例を図面を用いて
説明する。そこで、この実施例ではビット位相同期回路
において、入力データ信号に対する同期パターン検出回
路を設け、この同期パターンの検出に基づいて、ビット
位相調整回路を制御するように構成する。

【００１９】一般に通信（伝送）システムを構成する装
置間で授受するデータ信号には、フレーム同期や、セル
同期、ワード同期のための同期パターンが周期的に挿入
されている。この実施例のビット同期位相回路において
は、受信側装置において、クロック信号によってデータ
信号をサンプリングし、同期パターンが検出されたかど
うかによって、データ信号とクロック信号との位相関係
で、データ信号が正しく受信されるためには、現状で良
いか、位相関係を変化させるべきか、更に、変化させる
べき方向を判定し、この結果によってビット位相調整回
路を制御するように構成するものである。

【００２０】『第１実施例』：図１は第１実施例の
ビット位相同期回路の機能構成図である。この図１にお
いて、ビット位相同期回路はビット位相調整回路１と、
同期パターン検出回路２とから構成されている。ビット
位相調整回路１にはデータ信号と、クロック信号と、同
期パターン検出回路２からの判定結果信号とが与えられ
る。

【００２１】同期パターン検出回路２には、ビット位相
調整回路１からの出力データ信号と、出力クロック信号
とが与えられる。この同期パターン検出回路２において
は、クロック信号を用いてデータ信号をサンプリング
し、入力データ信号に挿入された同期パターンを検索す
る。この同期パターンが検出された場合にはデータ信号
とクロック信号との位相関係は適当であると判定し、そ
うでない場合には不適当と判定する。この判定結果信号
はビット位相調整回路１に与えられ、データ信号とクロ
ック信号との位相差が調整される。

【００２２】（ビット位相調整回路１の構成）：図
３は図１のビット位相同期回路の具体的な機能構成図で
ある。この図３において、ビット位相調整回路１は、具
体的には可変遅延回路１１から構成されている。このビ
ット位相調整回路１はデータ信号の遅延量を調整するこ
とによってデータ信号とクロック信号との位相差を調整
するものである。そこで、この可変遅延回路１１は、縦
列された複数の遅延素子１１ａ〜１１ｎと、これらの遅
延素子１１ａ〜１１ｎ出力の内の、いずれか一つの出力
を選択出力するスイッチ１２ａ〜１２ｎと、判定結果信
号から上記スイッチ１２ａ〜１２ｎを制御するアップダ
ウンカウンタ回路１３とから構成されている。

【００２３】このスイッチ１２ａ〜１２ｎは、後述する
図１４のような構成で実現することができるもので、選
択信号（又は制御信号）によって、導通又は非導通を行
い得る電気回路素子である。このような構成は、従来の
ＡＮＤやＯＲゲートなどによる論理回路によるセレクタ
と異なる構成である。図１４のようなスイッチ構成によ
って、従来のセレクタの動作による、切り替え時の不要
成分（波形歪み）の発生を軽減するものである。

【００２４】上記遅延素子１１ａ〜１１ｎ出力の内の、
一つを選択する方法としては、他に論理ゲートを用いた
セレクタによる方法でも良い。

【００２５】（同期パターン検出回路２の構成）：
図３において、同期パターン検出回路２は、遅延素子２
１ａ、２１ｂと、シフトレジスタ２２ａ〜２２ｃと、同
期パターン照合回路２３ａ〜２３ｃと、判定回路２４と
から構成されている。同期パターンは送信側装置におい
て、データ信号に挿入されたある規則に従う符号系列で
ある。

【００２６】（動作）：図４〜図６は上述のビット
位相同期回路の動作タイミングチャートである。上述の
ビット位相同期回路においては、初期状態において可変
遅延回路１１の遅延量はある値、例えば、可変範囲の中
央に設定されているものとする。データ信号が入力さ
れ、可変遅延回路１１、遅延素子２１ａ、２１ｂを経
て、データ信号は３個のシフトレジスタ２２ａ〜２２ｃ
に入力される。これらのシフトレジスタ２２ａ〜２２ｃ
において、データ信号とクロック信号との位相関係がデ
ータを正確にサンプリングできる関係であれば、図４の
ように同期パターン照合回路２３ａ〜２３ｃによって同
期パターンが検出される。

【００２７】３個の同期パターン照合回路２３ａ〜２３
ｃにおいて、図４の（ｆ）〜（ｈ）に示すように同時に
同期パターンが検出されれば、判定回路２４はビット位
相同期が確立したとしてこの現状を保つものである。あ
る時間が経過しても同期パターンが検出されない場合に
は、判定回路２４は可変遅延回路１１に対して遅延時間
の変更を指示し、更に同期パターンの照合を継続するも
のである。

【００２８】また、図５の（ｆ）〜（ｈ）の動作タイミ
ングチャートに示すように、同期パターン照合回路２３
ｂ、２３ｃだけで同期パターンが同時に一致して検出さ
れた場合には、判定回路２４は可変遅延回路１１に対し
て遅延時間を増やす（大きくする）ように指示を与え
る。これによってデータ信号と、クロック信号との遅延
量が変動してもビット位相同期を保つことができるので
ある。

【００２９】また、一方、図６の（ｆ）〜（ｈ）の動作
タイミングチャートに示すように、同期パターン照合回
路２３ａ、２３ｂだけで同時に一致して同期パターンが
検出された場合には、判定回路２４は可変遅延回路１１
に対して遅延時間を減らす（短くする）ように指示を与
える。これによってデータ信号と、クロック信号との遅
延量が変動してもビット位相同期を保つことができるの
である。

【００３０】同期パターン検出回路２は、入力データ信
号中の符号系列、例えば、ＣＣＩＴＴ勧告Ｇ．７０８及
びＧ．７０９に規定される伝送方式では、伝送されるデ
ータ信号中に、１２５μ秒ごとに符号１１１１０１１０
と、符号００１０１０００との組み合わせからなる同期
パターンを挿入する。この場合には同期パターン検出回
路２はこのような符号の同期パターンを照合するもので
ある。

【００３１】このような符号の他、ｎＢｍＢ符号（ｎビ
ット信号をｍビット信号に変換する符号）を用いる場合
には、同期に使用するコマンド符号を同期パターンとし
て照合する。また、ｎＢ１Ｃ（ｎＢｉｎａｒｙ１
Ｃｏｍｐｌｅｍｅｎｔａｒｙ）符号を用いる場合には、
ビット反転を周期的に検出することで実現することがで
きる。尚、このｎＢ１Ｃ符号は、入力ｎビットに対して
ｎ−１番目のビットの反対符号をｎ＋１番目の位置に１
ビット付加する符号構成である。

【００３２】ＡＴＭセル信号の伝送の場合には、ＡＴＭ
セルのヘッダ誤り制御フィールドの規則を監視するこ
と、或いは空セルに同期パターンを挿入することなどに
よって実現することができる。

【００３３】（ビット位相同期回路の制御方法の状態遷
移）：図１１は、図３のビット位相同期回路の制御
方法を解説するための図である。この図１１において、
同期パターンは送信側において一定の規則に基づいて挿
入されるため、受信側ではこの規則に従って同期パター
ンを観測することによって、誤同期を防止したり、伝送
路誤りによって、一旦確立した同期が外れたりしないよ
うに、いわゆる同期保護を施すことが一般的に行われて
いる。

【００３４】そこで、図１１において、装置起動時にハ
ンチング状態（ｂ）とする。このハンチング状態（ｂ）
では、可変遅延回路１１の遅延量は、その可変範囲のほ
ぼ中央に先ず設定される。３個の同期パターン照合回路
２３ａ〜２３ｃにおいて同時に同期パターンが検出され
た場合には、後方保護状態へと遷移する（ａ）。一定時
間同期パターンが検出されない場合には、可変遅延回路
１１の遅延量を変化させ、同期パターン検索を継続する
（ｂ）。これを繰り返すことによってビット位相同期を
実現するものである。

【００３５】後方保護状態においては、送信側における
同期パターン挿入規則に基づいて同期パターンの挿入を
規定回数検証し、正しく検出された場合には同期状態へ
と遷移し（ｃ）、誤同期と判定した場合にはハンチング
状態へ遷移する（ｄ）。

【００３６】同期状態においても同期パターンの照合は
継続する（ｅ）。同期パターン照合回路２３ｂ、２３ｃ
だけで同期パターンが検出された場合には、判定回路２
４は可変遅延回路１１に対して遅延時間を増加するよう
に指示を出す（ｆ）。同期パターン照合回路２３ａ、２
３ｂだけで同期パターンが検出された場合には判定回路
２４は可変遅延回路１１に対して遅延時間を増加するよ
うに指示を出す（ｇ）。このことによって、データ信号
とクロック信号との遅延量が変動してもビット位相同期
を保つことができる。

【００３７】遅延時間の調整を繰り返す内に、可変遅延
回路１１の調整範囲の限界を越えた場合には、装置起動
時と同様にハンチング状態に遷移し、可変遅延回路１１
の遅延量は、その可変範囲のほぼ中央に設定し直される
（ｈ）。同期状態において、送信側における同期パター
ン挿入規則にてらして同期パターンが検出されないと前
方保護状態に遷移する（ｉ）。

【００３８】前方保護状態において再び同期パターンが
検出されれば同期状態に遷移する（ｊ）。この前方保護
状態において同期パターンが検出されないことが連続で
規定回数以上繰り返されると同期外れとみなして、ハン
チング状態に遷移する（ｋ）。

【００３９】図１２は可変遅延回路１１の位相調整範囲
を示すものである。ハンチング状態における可変遅延回
路１１の位相調整範囲を、入力データ信号の１ビット当
りの時間（例えば、データ速度毎秒１００Ｍｂｐｓなら
ば１０ｎ秒）以上、例えば、１２ｎ秒とし、同期状態に
おける可変遅延回路１１の位相調整範囲は、上記の位相
調整範囲の前後に大きく延ばし、例えば、１２０ｎ秒と
するように、状態に依存して変更するように制御するも
のである。

【００４０】ハンチング状態では同期パターンが検出さ
れるまでは、１２ｎ秒の範囲で位相調整を繰り返すこと
となる。同期パターンが送出されている状態では、この
範囲の位相調整で必ず同期が確立する。

【００４１】同期パターンが検出され、同期状態へと遷
移すると、可変遅延回路１１の位相調整幅は１２０ｎ秒
に拡張されることとなり、更にその位相調整幅のほぼ中
央に位置することとなるものである。

【００４２】以上のような制御方法と位相調整とから、
ビット位相同期回路が同期状態に入った後では、長時間
に渡って誤りなくデータ信号を伝送し続けることが望ま
れるが、温度変動などの要因によって入力データ信号
と、入力クロック信号との位相関係は変動する。この実
施例のビット位相同期回路は、この変動を吸収すること
ができ、その吸収幅は可変遅延回路１１の位相調整幅に
依存する。

【００４３】この実施例の制御方法を採ることによっ
て、ビット位相同期回路が同期状態に入ったと同時に可
変遅延回路１１の位相調整幅のほば中央に自動的に設定
され、可変遅延回路１１の調整範囲を無駄無く利用でき
る。

【００４４】また、上述のような制御方法を採らないと
すると、ビット位相同期回路が起動し、ハンチング状態
から同期状態となったときの可変遅延回路１１の状態が
不定であり、位相調整範囲の限界近くで動作状態となる
可能性がある。これを防止する一つの方法としては、ビ
ット位相同期回路が安定してから外部よりリセット信号
を与えて可変遅延回路１１を強制的に可変範囲の中央に
設定する方法があるが、この方法ではリセット時にデー
タ誤り及びフレーム同期外れが避けられない。この実施
例の制御方法では、データ誤り及びフレーム同期外れす
ることなく、可変遅延回路１１は自動的に可変範囲の中
央に設定される。

【００４５】（第１実施例の効果）：以上の第１実
施例によれば、入力信号に挿入された同期パターンの検
出によって位相制御を判定するので、入力信号の雑音に
対して誤動作しにくいという効果がある。何故ならば、
従来においては入力信号の変化点によって位相制御して
いるので、入力信号の雑音によって生じていたランダム
な時間的位置に発生する信号変化点のため極めて誤動作
を起こし易かったが、この実施例では雑音によって同期
パターンが誤検出される確率は極めて小さい。

【００４６】また、雑音によって同期パターンが喪失し
た場合でも、次に挿入される同期パターンによって位相
は回復でき、データ誤りを伴うような誤動作は起き難く
くなるという効果がある。

【００４７】『第２実施例』：図７は第２実施例の
ビット位相同期回路の概略構成図である。この図７の第
２実施例のビット位相同期回路において、特徴的なこと
はビット位相調整回路１Ａにクロック位相調整回路１４
を備えていることである。

【００４８】このクロック位相調整回路１４は、同期パ
ターン検出回路２からの判定結果信号によって、クロッ
ク入力端子から入力されるクロック信号の位相を変化さ
せる。また、クロック信号の位相を変化させる方法とし
ては、図３においてデータ信号に対してなされたことと
同様に可変遅延回路を用いる方法と、多相のクロックを
生成しておいて、その中からスイッチ或いはセレクタに
よって選択するなどを適用することができる。

【００４９】このように構成することで、上述の第１実
施例と同じような効果を得ることができる。

【００５０】『第３実施例』：図８は第３実施例の
ビット位相同期回路の機能構成図である。この図８の第
３実施例のビット位相同期回路において、特徴的なこと
は、同期パターン検出回路２Ａに設けられているシフト
レジスタ２２ｂの幾つかの出力信号を、新たに設けたラ
ッチ回路３に与える。更に、新たに設けた分周器４でク
ロックを分周し、パラレルクロック信号として出力し、
ラッチ回路３へ与える。このラッチ回路３によってシリ
アル・パラレル変換を行いパラレルデータ信号を出力す
るものである。

【００５１】このような構成によって、上述の第１実施
例と同じような効果を得ることができる。更に、シフト
レジスタをシリアル・パラレル変換の一部分回路として
使用することによって、部品点数を減少させることがで
きる。つまり、ビット位相同期回路は大容量のデータ信
号をシルアル化して伝送する場合によく用いられるの
で、この実施例はそのような場合に好適である。

【００５２】『第４実施例』：図９は第４実施例の
ビット位相同期回路の機能構成図である。この図９にお
いて、ビット位相同期回路は、ビット位相調整回路１ａ
〜１ｎと、同期パターン検出回路２とから構成されてい
る。このビット位相同期回路は、共通のクロック信号と
共に並行して伝送される複数のデータ信号について、あ
る一つのデータ信号と、クロック信号とをビット位相調
整回路１ａ〜１ｎに入力し、その出力を同期パターン検
出回路２へ入力し、同期パターン検出回路２の判定結果
信号を、ビット位相調整回路１ａ〜１ｎへ入力すると共
に、全てのデータ信号に対応して設けられたビット位相
調整回路１ａ〜１ｎにも入力することによって、複数の
データ信号のビット位相同期を実現することができる。

【００５３】また、このような構成によって、上述の第
１実施例と同じような効果を得ることができる。更に、
極めて大容量のデータを授受する場合に、複数のデータ
信号経路について同期パターン検出回路を兼用すること
によって、回路の部品点数を減少させることができる。

【００５４】『第５実施例』：図１０は第５実施例
のビット位相同期回路の機能構成図である。この図１０
の第５実施例のビット位相同期回路は、特徴的には同期
パターン検出回路２Ｂの構成を改善しているものであ
る。即ち、この同期パターン検出回路２Ｂは、遅延素子
２１ａ、２１ｂと、シフトレジスタ２２ａ〜２２ｃと、
同期パターン照合回路に代わる照合回路２５ａ〜２５ｂ
と、判定回路２４ａとから構成されている。

【００５５】このような構成によって、入力信号に同期
パターンが挿入されていない場合には、同期パターン検
出回路２Ｂに設けられた３個にのシフトレジスタ２２ａ
〜２２ｃのそれぞれの相関を取ることによってビット同
期機能を実現することができる。

【００５６】照合回路２５ａは、シフトレジスタ２２ａ
と、シフトレジスタ２２ｂとの内容を照合し、一致した
か否かを判定回路２４ａに与える。判定回路２４ａは、
照合回路２５ａと照合回路２５ｂとの両方が一致を示し
た場合には、ビット位相調整回路１に対して、現状の位
相関係を保つように指示を出力する。

【００５７】更に、『判定回路２４ａは、照合回路２５
ａが一致を示し、照合回路２５ｂが一致を示さない場合
にはビット位相調整回路１に対してデータ信号をクロッ
ク信号より位相を遅らせるように指示を与える』。

【００５８】更にまた、『判定回路２４ａは、照合回路
２５ｂが一致を示し、照合回路２５ａが一致を示さない
場合には、ビット位相調整回路１に対してデータ信号を
クロック信号より位相を進ませるように指示を与え
る』。

【００５９】『このようにして、データ信号とクロック
信号との位相関係をデータ誤りがないような関係に保つ
ことができるのである』。

【００６０】以上のような構成によって、上述の第１実
施例と同じような効果を得ることができる。更に、入力
信号に同期パターンが挿入されていない任意のデータ信
号系列に適用することができ、適用範囲が広いという特
徴がある。

【００６１】『第６実施例』：図１３は可変遅延回
路の実施例の機能構成図である。この図１３において、
信号入力端子は、複数の直列接続された遅延素子１１ａ
〜１１ｎに接続され、これらの遅延素子１１ａ〜１１ｎ
の出力はスイッチ１２ａ〜１２ｎに接続され、これらの
スイッチ１２ａ〜１２ｎの他方の出力は、選択信号によ
ってバッファ１５に接続されて信号出力される。

【００６２】尚、これらの遅延素子１１ａ〜１１ｎは、
例えば、ＣＭＯＳインバータなどを適用することが好ま
しい。

【００６３】図１４（ａ）、（ｂ）はスイッチ１２ａ〜
１２ｎを実現するための２つの例の回路構成図である。
この図１４に示すように、スイッチ１２ａ〜１２ｎは、
ＣＭＯゲート１２２、１２３（又は１２５〜１２８）
と、インバータ回路１２１（又は１２４）とから構成さ
れている。スイッチの操作は選択信号によって行われる
が、同時に２個以上のスイッチ１２ａ〜１２ｎが導通状
態とならないように、あるスイッチ１２ａ〜１２ｎがオ
フとなってから、次のスイッチがオンとなるように選択
信号のタイミングを設定する。

【００６４】図１５は実施例のアップダウンカウンタ回
路１３（図３）の具体的な回路構成図である。この図１
５において、遅延量を設定するアップダウンカウンタ１
３１及びデコーダ１３２の出力信号について、立ち上が
り時間と、立ち下がり時間とに差を持たせるバッファ回
路１３３ａ〜１３３ｎを備えている。

【００６５】この図１５の選択信号Ｓ１〜Ｓ６の波形図
において、立ち上がりが遅く、立ち下がりが速いバッフ
ァを用いることによって、論理１（ハイレベル）の時間
を短くしたパルスを生成することができ、同時に２個以
上のスイッチが導通とならないようにできる。

【００６６】出力信号の立ち上がり時間と、立ち下がり
時間とに差を設けることは、ＣＭＯＳゲートの出力を構
成する相補的関係にある２個のトランジスタの駆動能力
を変えることによって実現することができる。

【００６７】尚、論理Ｈの時間を短くする方法として
は、バッファ回路１３３ａ２〜１３３ｎ２の入力スレッ
シュホールドレベルを高く設定することによっても実現
することができる。

【００６８】（効果）：同時に２個以上のスイッチ
が導通しないため、可変遅延回路１１の出力に、可変段
数を変化させたことによる波形歪み（いわゆるヒゲ）は
発生しない。１個のスイッチがオフとなり、次のスイッ
チがオンとなるまでの間、出力端子の接点は、そこの導
体が持つ静電容量によって直前の電圧を保つためであ
る。

【００６９】（他の実施例）：（１）また、この可
変遅延回路１１のスイッチは、図１６に示すように多段
構成のスイッチ回路１２ａ〜１２ｎ、１６ａ〜１６ｃと
することも好ましい。出力側に同一のバッファ１７を持
つスイッチ群の中で同時に２個以上のスイッチ１２、１
６が導通とならないように選択信号を与え、且つ前段の
スイッチ１２の切り替えの影響が終わってから後段のス
イッチ１６が切り替わるように選択信号を与えることに
よって、可変段数を変化させたことによる波形歪み（い
わゆるヒゲ）は発生しない。

【００７０】（２）更に、上述の実施例のビット位相同
期回路の一部又は全部を集積回路とすることが好まし
い。

【００７１】（３）更にまた、同期パターン照合回路で
照合する同期パターンは送信側で挿入されたものの一部
でも良いし、全部でもよい。

【００７２】（４）また、同期パターン照合回路の出力
を判定する判定回路の動作は、上述したものに限定され
ず、例えば、図３において、３個の同期パターン検出信
号を用いて、直ぐビット位相調整回路を制御してもよ
い。また、ある程度のガードタイムを持たせることも可
能である。更に、３個の同期パターンの検出結果は００
０〜１１１の８通りあり、上述ではこのうち１１１の場
合と０１１、１１０の場合だけを示したが、他の５通り
の検出結果についても判定回路でどのようにでも制御で
きる。

【００７３】（５）更に、上述の図１１の制御方法の状
態遷移図で示した制御方法は図１のビット位相同期回路
の回路動作について必須の制御方法ではなく、他の制御
方法でも、従来回路に比べ優れている。

【００７４】（６）更にまた、可変遅延回路１１とし
て、スイッチを用いたが、他に論理素子によるセレクタ
を使用することも好ましい。

【００７５】（７）また、可変遅延回路１１において、
アップダウンカウンタ回路１３を用いたが、他に同じよ
うな機能を果たす順序回路で実現することもできる。

【００７６】（８）更に、上述のビット位相回路の回路
素子として、Ｃ（相補型）ＭＯＳ半導体素子の他、バイ
ポーラ半導体素子、ガリウム砒素半導体素子、ＥＣＬな
どを使用することも、低消費電力化、高速動作を行うた
めに好ましい。

【００７７】（９）更にまた、上述のビット位相同期回
路は、データ伝送装置や、伝送端局装置や、中継装置
や、同期端局装置、端末装置、交換装置、モデムなど種
々の通信装置に適用して効果的である。

【００７８】（１０）また、同期パターン検出回路２か
らビット位相調整回路１への位相調整制御は、論理ゲー
ト回路による制御の他、プログラム処理判断による制御
などで構成することも、小形化する上で好ましい。

【００７９】（１１）更にまた、同期パターンの挿入配
置方法においては、例えば、超越配置（分散配置）、集
中形配置など種々の配置方法において適用することがで
きる。

【００８０】（１２）また、同期パターンとしては、自
己相関性の高い疑似ランダム符号や、その複合型の符号
などを使用することが好ましい。

【００８１】（１３）更に、入力データとしては、例え
ば、パケットデータ、セルデータ、その他のフレームデ
ータ、ワードデータ、ブロックデータなど同期パターン
が配置されているデータであればどのようなデータにも
適用することができる。

【００８２】

【発明の効果】以上述べた様にこの発明は、同期パター
ンが配置されている入力データを受信し、この入力デー
タと入力クロックとのビット位相差を調整するビット位
相調整手段と、入力データから同期パターンを検出する
ものであって、同期パターンが検出されているか否かに
よって、データとクロックとの位相関係の良否を判定
し、この判定結果によってビット位相差を調整制御する
同期パターン検出手段とを備えたことで、簡単な構成で
雑音に強い、安定したビット位相同期を維持し得る信頼
性の高いビット位相同期回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例のビット位相同期回路の概
略構成図である。

【図２】従来例のビット位相同期回路の構成図である。

【図３】第１実施例のビット位相同期回路の詳細構成図
である。

【図４】第１実施例のビット位相同期回路の動作タイミ
ングチャートである。

【図５】第１実施例のビット位相同期回路の動作タイミ
ングチャートである。

【図６】第１実施例のビット位相同期回路の動作タイミ
ングチャートである。

【図７】第２実施例のビット位相同期回路の概略構成図
である。

【図８】第３実施例のビット位相同期回路の機能構成図
である。

【図９】第４実施例のビット位相同期回路の機能構成図
である。

【図１０】第５実施例のビット位相同期回路の機能構成
図である。

【図１１】第１実施例のビット位相同期回路の制御方法
を解説するための状態遷移図である。

【図１２】第１実施例のビット位相同期回路の可変遅延
回路の位相調整範囲の説明図である。

【図１３】第６実施例の可変遅延回路の機能構成図であ
る。

【図１４】実施例のスイッチの回路構成図である。

【図１５】実施例のアップダウンカウンタ回路の具体的
な回路構成図である。

【図１６】他の実施例の可変遅延回路の機能構成図であ
る。

【符号の説明】

１…ビット位相調整回路、２…同期パターン調整回路、
３…、４…、５…、６…、７…、８…、９…、１０…、
１１…可変遅延回路、１１、２１…遅延素子、１２、１
６…スイッチ、１３…アップダウンカウンタ回路、１４
…クロック位相調整回路、１５、１７…バッファ回路、
２２…シフトレジスタ、２３…同期パターン照合回路、
２４…判定回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松本修一東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内

Claims

【特許請求の範囲】

【請求項１】同期パターンが配置されている入力デー
タを受信し、この入力データと入力クロックとのビット
位相差を調整するビット位相調整手段と、上記入力データから同期パターンを検出するものであっ
て、同期パターンが検出されているか否かによって、デ
ータとクロックとの位相関係の良否を判定し、この判定
結果によって、上記ビット位相差を調整制御する同期パ
ターン検出手段とを備えることを特徴とするビット位相
同期回路。
【請求項２】上記ビット位相調整手段は、同期パターン検出回路からの制御によって入力データを
遅延し、入力クロックとの位相差を調整する遅延手段で
構成することを特徴とする請求項１記載のビット位相同
期回路。
【請求項３】上記ビット位相調整手段は、同期パターン検出回路からの制御によって入力クロック
を遅延し、入力データとの位相差を調整する遅延手段で
構成することを特徴とする請求項１記載のビット位相同
期回路。
【請求項４】上記同期パターン検出手段は、位相差調整範囲として、非同期状態での位相差調整範囲
をｔ１とし、同期状態での位相差調整範囲をｔ２（＞ｔ
１）として予め定めておき、同期パターン検出手段にお
いて非同期状態と判定されると、位相差調整範囲をｔ１
としてビット位相調整手段を調整制御し、同期状態と判
定されると位相差調整範囲をｔ２としてビット位相調整
手段を調整制御することを特徴とする請求項１〜３のい
ずれかに記載のビット位相同期回路。
【請求項５】上記遅延手段は、入力データ又はクロックに対して直列接続された複数の
遅延素子で遅延する遅延素子部と、同期パターン検出手段からの制御によって、上記複数の
遅延素子の内、いずれかの遅延素子で遅延されたデータ
又はクロックを取り出し、上記同期パターン検出回路へ
与える選択手段とから構成されることを特徴とする請求
項１〜４のいずれかに記載のビット位相同期回路。
【請求項６】上記選択手段は、上複数の遅延素子に対応して導通又は非導通を行い得る
電気回路素子を複数備え、同期パターン検出手段からの制御によって、上記複数の
遅延素子の内、いずれかの遅延素子で遅延されたデータ
又はクロックを、上記複数の電気回路素子のいずれか一
つを導通とし、他を非導通とさせて出力することを特徴
とする請求項５記載のビット位相同期回路。