JPS6330034A - 多重化回路 - Google Patents
多重化回路Info
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- JPS6330034A JPS6330034A JP61173209A JP17320986A JPS6330034A JP S6330034 A JPS6330034 A JP S6330034A JP 61173209 A JP61173209 A JP 61173209A JP 17320986 A JP17320986 A JP 17320986A JP S6330034 A JPS6330034 A JP S6330034A
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- Japan
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- circuit
- selection circuit
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- frequency division
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- 238000003780 insertion Methods 0.000 claims description 14
- 230000037431 insertion Effects 0.000 claims description 14
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000011835 investigation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、フレーム同期符号やサービス符号等の挿入符
号をディジタル情報信号列に多重１ヒする多重化回路に
関する。
号をディジタル情報信号列に多重１ヒする多重化回路に
関する。
（従来の技術）
第３図は、従来の多重化回路を示す、この多重化回路は
、Ｍ分周回路２０１と、Ｎ分周回路２０２と、選択回路
２０３とで基本的に構成される。
、Ｍ分周回路２０１と、Ｎ分周回路２０２と、選択回路
２０３とで基本的に構成される。
Ｍ分周回路２０１は、多重化クロック信号１０を受けて
タイムスロット数Ｍ（例えばＭ＝４）を計数し、タイム
スロット数Ｍを計数する毎にＭ分周信号１１を発生しく
第４図（ａ）） 、それをＮ分周回路２０２と選択回路
２０３へ出力する。
タイムスロット数Ｍ（例えばＭ＝４）を計数し、タイム
スロット数Ｍを計数する毎にＭ分周信号１１を発生しく
第４図（ａ）） 、それをＮ分周回路２０２と選択回路
２０３へ出力する。
Ｎ分周回路２０２は、Ｍ分周信号１１に基づいてＮ（例
えばＮ＝５）個の位相を有するＮ分周信号２２−１〜２
２−Ｎを発生しく第４図（ｂ））、それらを選択回路２
０３へ出力する。
えばＮ＝５）個の位相を有するＮ分周信号２２−１〜２
２−Ｎを発生しく第４図（ｂ））、それらを選択回路２
０３へ出力する。
選択回路２０３は、（Ｎ＋ １ ）個のデータ入力端子
（Ｄｏ〜ＤＮ）および（Ｎ＋１）個の制御信号入力端子
（Ｓｏ〜ＳＮ）と１個のデータ出力端子０とを有し、任
意のｎ番目の制御信号入力端子ＳＮが“１”のとき、そ
れと対をなすデータ入力端子ＤＮの信号を出力端子Ｏに
出力する。
（Ｄｏ〜ＤＮ）および（Ｎ＋１）個の制御信号入力端子
（Ｓｏ〜ＳＮ）と１個のデータ出力端子０とを有し、任
意のｎ番目の制御信号入力端子ＳＮが“１”のとき、そ
れと対をなすデータ入力端子ＤＮの信号を出力端子Ｏに
出力する。
図示例では、データ入力端子ＤＯヘディジタル情報信号
列１３−Ｏが、制御信号入力端子ＳＯへＭ分周信号１１
がそれぞれ入力し、またデータ入力端子Ｄ１〜同ＤＮへ
Ｎ個の挿入符号（１３−１〜ｌ３−Ｎ）のそれぞれが、
また制御信号入力端子８１〜同ＳＮへＮ分周信号（２２
−１〜２２−Ｎ）のそれぞれが、それぞれ入力している
。
列１３−Ｏが、制御信号入力端子ＳＯへＭ分周信号１１
がそれぞれ入力し、またデータ入力端子Ｄ１〜同ＤＮへ
Ｎ個の挿入符号（１３−１〜ｌ３−Ｎ）のそれぞれが、
また制御信号入力端子８１〜同ＳＮへＮ分周信号（２２
−１〜２２−Ｎ）のそれぞれが、それぞれ入力している
。
ディジタル情報信号列１３−〇は、（Ｍ−１）個のタイ
ムスロットを使用するディジタル情報信号の繰り返しか
らなるもので、本説明では説明を簡単にするために第４
図（ｃ）に示す如く３個のタイムスロットを使用し、そ
れが１タイムスロツトの間隔を隔てて繰り返しているも
のである。
ムスロットを使用するディジタル情報信号の繰り返しか
らなるもので、本説明では説明を簡単にするために第４
図（ｃ）に示す如く３個のタイムスロットを使用し、そ
れが１タイムスロツトの間隔を隔てて繰り返しているも
のである。
従って、Ｍ分周信号１１はディジタル情報信号列１３−
〇が存在する３タイムスロツトの区間で“１”、存在し
ない１タイムスロツトの区間で０”となる信号である（
第４図（ａ））。
〇が存在する３タイムスロツトの区間で“１”、存在し
ない１タイムスロツトの区間で０”となる信号である（
第４図（ａ））。
また、Ｎ個の挿入符号は、第４図（ｄ）に示す如く、Ｎ
分周信号の先頭信号２２−１から最終信号２２−Ｎまで
の期間その内容が一定に保持されるから、その周波数は
ディジタル情報信号の（ＮＸＭ）分の１となる。
分周信号の先頭信号２２−１から最終信号２２−Ｎまで
の期間その内容が一定に保持されるから、その周波数は
ディジタル情報信号の（ＮＸＭ）分の１となる。
要するに、この選択回路２０３は、Ｍ分周信号１１が“
１”である期間はディジタル情報信号列１３−０を出力
し、″０″である期間はＮ分周信号（２２−１〜２２−
Ｎ）の各位相に対応する挿入符号（１３−１〜ｌ３−Ｎ
）を出力し、その結果第４図（ｅ）に示す如くディジタ
ル情報信号列に挿入符号信号（ｉ ０５＋ ｉ ｚ、
ｉ １２． ｉ １３． ｉ ！４ｉ ＋５．
ｉ ２１−、・・・）が適宜挿入された多重化信号
１６を形成するものである。
１”である期間はディジタル情報信号列１３−０を出力
し、″０″である期間はＮ分周信号（２２−１〜２２−
Ｎ）の各位相に対応する挿入符号（１３−１〜ｌ３−Ｎ
）を出力し、その結果第４図（ｅ）に示す如くディジタ
ル情報信号列に挿入符号信号（ｉ ０５＋ ｉ ｚ、
ｉ １２． ｉ １３． ｉ ！４ｉ ＋５．
ｉ ２１−、・・・）が適宜挿入された多重化信号
１６を形成するものである。
（発明が解決しようとする問題点）
ところで、選択回路２０３は、例えば第５図に示す如く
、（Ｎ＋１）個の２人力論理積回路素子（５１−０〜５
ｌ−Ｎ）や複数個の多入力論理和回路素子５２等の多段
結合によって構成され、その最高動作周波数は各回路素
子およびその段間結合における伝搬遅延時間で決定され
るので、高速なディジタル信号処理には不適当な回路構
成になっている。即ち、この選択回路２０３が扱う信号
は、高速のディジタル情報信号と、周波数がディジタル
情報信号の（ＮＸＭ）分の１である低速の挿入符号信号
とであり、回路の伝達遅延時間が大きく、所要の動作周
波数を満足しない場合には、選択回路をある部位で分離
し、タイミング調整のための回路素子を追加する必要が
ある。
、（Ｎ＋１）個の２人力論理積回路素子（５１−０〜５
ｌ−Ｎ）や複数個の多入力論理和回路素子５２等の多段
結合によって構成され、その最高動作周波数は各回路素
子およびその段間結合における伝搬遅延時間で決定され
るので、高速なディジタル信号処理には不適当な回路構
成になっている。即ち、この選択回路２０３が扱う信号
は、高速のディジタル情報信号と、周波数がディジタル
情報信号の（ＮＸＭ）分の１である低速の挿入符号信号
とであり、回路の伝達遅延時間が大きく、所要の動作周
波数を満足しない場合には、選択回路をある部位で分離
し、タイミング調整のための回路素子を追加する必要が
ある。
そのため、挿入符号数に比例して選択回路の回路規模が
大きくなり、消費電力が増加するという問題点がある。
大きくなり、消費電力が増加するという問題点がある。
また、ＭＯＳデバイスを用いることができるような比較
的周波数が低いような場合でも、ＭＯＳデバイスでは伝
達遅延時間がさらに増加するので、ディジタル信号処理
周波数の大幅な低下を招くという問題点を有している。
的周波数が低いような場合でも、ＭＯＳデバイスでは伝
達遅延時間がさらに増加するので、ディジタル信号処理
周波数の大幅な低下を招くという問題点を有している。
本発明は、このような従来の問題点に鑑みなされたもの
で、簡単な構成で高速信号処理を可能にする多重化回路
を提供することを目的としている。
で、簡単な構成で高速信号処理を可能にする多重化回路
を提供することを目的としている。
（問題点を解決するための手段）
前記目的を達成するために、本発明の多重１ヒ回路は次
の如き構成を有する。
の如き構成を有する。
即ち、本発明の多重化回路は、多重化クロック信号に基
づき計数したタイムスロット数Ｍ（Ｍ≧２）毎にＭ分周
信号を出力するＭ分周回路と；前記Ｍ分周信号を受けて
位相の異なるＮ（Ｎ≧１）個のＮ分周信号を出力するＮ
分周回路と； フレーム同期符号やサービス符号等の挿
入符号のＮ個を前記Ｎ分周信号に従って１列の符号信号
列に変換する第１の選択回路と； （Ｍ−１）個の
タイムスロットを使用するディジタル情報信号の繰り返
しからなるディジタル情報信号列に前記符号信号列の挿
入符号を挿入することを前記Ｍ分周信号に従って行う第
２の選択回路と； を備えたことを特徴とする。
づき計数したタイムスロット数Ｍ（Ｍ≧２）毎にＭ分周
信号を出力するＭ分周回路と；前記Ｍ分周信号を受けて
位相の異なるＮ（Ｎ≧１）個のＮ分周信号を出力するＮ
分周回路と； フレーム同期符号やサービス符号等の挿
入符号のＮ個を前記Ｎ分周信号に従って１列の符号信号
列に変換する第１の選択回路と； （Ｍ−１）個の
タイムスロットを使用するディジタル情報信号の繰り返
しからなるディジタル情報信号列に前記符号信号列の挿
入符号を挿入することを前記Ｍ分周信号に従って行う第
２の選択回路と； を備えたことを特徴とする。
（作 用）
次に、前記の如き構成を有する本発明の多重化回路の作
用を説明する。
用を説明する。
Ｍ分周回路は、多重化クロック信号に基づき計数したタ
イムスロット数Ｍ（Ｍ≧２）毎にＭ分周信号を形成し、
それをＮ分周回路と第２の選択回路へ出力する。
イムスロット数Ｍ（Ｍ≧２）毎にＭ分周信号を形成し、
それをＮ分周回路と第２の選択回路へ出力する。
Ｎ分周回路は、前記Ｍ分周信号を受けて位相の異なるＮ
（Ｎ≧１）個のＮ分周信号を形成し、それを第１の選択
回路へ出力する。
（Ｎ≧１）個のＮ分周信号を形成し、それを第１の選択
回路へ出力する。
第１の選択回路は、フレーム同期符号やサービス符号等
の挿入符号のＮ個を前記Ｎ分周信号に従って１列の符号
信号列に変換し、それを第２の選択回路へ出力する。
の挿入符号のＮ個を前記Ｎ分周信号に従って１列の符号
信号列に変換し、それを第２の選択回路へ出力する。
第２の選択回路は、（Ｍ−１）個のタイムスロットを使
用するディジタル情報信号の繰り返しからなるディジタ
ル情報信号列に前記符号信号列の挿入符号を挿入するこ
とを前記Ｍ分周信号に従って行う。つまり、この第２の
選択回路は所要の多重化信号を出力するのである。
用するディジタル情報信号の繰り返しからなるディジタ
ル情報信号列に前記符号信号列の挿入符号を挿入するこ
とを前記Ｍ分周信号に従って行う。つまり、この第２の
選択回路は所要の多重化信号を出力するのである。
以上説明したように、本発明の多重化回路によれば、低
速処理で済むＮ個の挿入符号を第１の選択回路で１列の
符号信号列へ時系列化し、次いで第２の選択回路でディ
ジタル情報信号列と符号は号列間の時系列多重化を行う
ようにしたので、第２の選択回路は回路素子が少なくて
済む、即ち回路の伝搬遅延時間の小さい回路構成とする
ことができ、回路の動作周波数を高くすることができる
。
速処理で済むＮ個の挿入符号を第１の選択回路で１列の
符号信号列へ時系列化し、次いで第２の選択回路でディ
ジタル情報信号列と符号は号列間の時系列多重化を行う
ようにしたので、第２の選択回路は回路素子が少なくて
済む、即ち回路の伝搬遅延時間の小さい回路構成とする
ことができ、回路の動作周波数を高くすることができる
。
また、高速動作をすべき部分の回路規模を小さくするこ
とができるので、消費電力の低減が図れ。
とができるので、消費電力の低減が図れ。
加えて、ＭＯＳデバイスの使用を可能にする等の優れた
効果が得られる。
効果が得られる。
（実 施 例）
以下、本発明の実施例を図面を参照して説明する。第１
図は本発明の一実施例に係る多重化回路の構成ブロック
図、第２図は各部の動作タイミングを示す。
図は本発明の一実施例に係る多重化回路の構成ブロック
図、第２図は各部の動作タイミングを示す。
この多重化回路は、Ｍ分周回路１０１と、Ｎ分周回路１
０２と、第１の選択回路１０３と、第２の選択回路１０
４とで構成される。
０２と、第１の選択回路１０３と、第２の選択回路１０
４とで構成される。
Ｍ分周回路１０１は、多重化クロック信号１０を受けて
タイムスロット数Ｍ（例え゛ばＭ＝４）を計数し、タイ
ムスロット数Ｍを計数する毎にＭ分周信号１１（第２図
（ａ））とその反転信号１２を発生し、Ｍ分周信号１１
は第２の選択回路１０４の制御信号入力端子Ｓ１とＮ分
周回路１０２とへ供給し、反転信号１２は第２の選択回
路１０４の制御信号入力端子ＳＯへ供給される。
タイムスロット数Ｍ（例え゛ばＭ＝４）を計数し、タイ
ムスロット数Ｍを計数する毎にＭ分周信号１１（第２図
（ａ））とその反転信号１２を発生し、Ｍ分周信号１１
は第２の選択回路１０４の制御信号入力端子Ｓ１とＮ分
周回路１０２とへ供給し、反転信号１２は第２の選択回
路１０４の制御信号入力端子ＳＯへ供給される。
Ｎ分周回路１０２は、Ｍ分周信号１１を受けてＮ（例え
ばＮ＝５）個の位相を有し、幅がＭであるＮ分周信号（
１４−’１〜ｌ４−Ｎ）を発生しく第２図（ｂ））、そ
れを第１の選択回路１０Ｂの制御信号入力端子（Ｓｌ〜
ＳＮ）へ供給する。
ばＮ＝５）個の位相を有し、幅がＭであるＮ分周信号（
１４−’１〜ｌ４−Ｎ）を発生しく第２図（ｂ））、そ
れを第１の選択回路１０Ｂの制御信号入力端子（Ｓｌ〜
ＳＮ）へ供給する。
第１の選択回路１０３は、従来例選択回路と同機能であ
るが、入力端子が１組少なく、Ｎ個のデータ入力端子（
Ｄｉ〜ＤＮ）とＮ個の制御信号入力端子（Ｓｌ〜ＳＮ）
を有する。
るが、入力端子が１組少なく、Ｎ個のデータ入力端子（
Ｄｉ〜ＤＮ）とＮ個の制御信号入力端子（Ｓｌ〜ＳＮ）
を有する。
このデータ入力端子（Ｄｉ〜ＤＮ）へ入力するＮ個の挿
入符号（１３−１〜１Ｂ−Ｎ）の入力態様は従来例と同
様である（第２図（ｃ））。
入符号（１３−１〜１Ｂ−Ｎ）の入力態様は従来例と同
様である（第２図（ｃ））。
これらの挿入符号（１３−１〜ｌ３−Ｎ）は制御信号入
力端子（Ｓｌ〜ＳＮ）へ入力する前記Ｎ分周信号（１２
−１〜１２−Ｎ）に従って１列の符号信号１５となり（
第２図（ｄ））、出力端子０から第２の選択回路１０４
のデータ入力端子Ｄ１へ送出される。
力端子（Ｓｌ〜ＳＮ）へ入力する前記Ｎ分周信号（１２
−１〜１２−Ｎ）に従って１列の符号信号１５となり（
第２図（ｄ））、出力端子０から第２の選択回路１０４
のデータ入力端子Ｄ１へ送出される。
第２の選択回路は、２個のデータ入力端子（Ｄｏ、Ｄｉ
）と２個の制御信号入力端子＜ Ｓ Ｏ。
）と２個の制御信号入力端子＜ Ｓ Ｏ。
ＳＬ）とを有し、データ入力端子ＤＯへはディジタル情
報信号１３−０（第２図（ｅ））が入力する。出力端子
０には、各制御信号入力端子（ＳＯｌＳｌ）に印加され
る反転信号１２やＭ分周信号１１が“１”のとき、対応
するデータ入力端子（Ｄｏ、ＤＩ）に印加されるデータ
信号が出力されるのであるから、多重化信号１６は、第
２図（ｆ）に示す如く、従来例とまったく同じ信号とな
る。
報信号１３−０（第２図（ｅ））が入力する。出力端子
０には、各制御信号入力端子（ＳＯｌＳｌ）に印加され
る反転信号１２やＭ分周信号１１が“１”のとき、対応
するデータ入力端子（Ｄｏ、ＤＩ）に印加されるデータ
信号が出力されるのであるから、多重化信号１６は、第
２図（ｆ）に示す如く、従来例とまったく同じ信号とな
る。
以上質するに、本発明によれば、多数の回路素子の多段
結合となっている第１の選択回路は、ディジタル情報信
号周波数の（ＮＸＭ）分の１の周波数で動作すれば良い
ので、回路の伝達遅延時間の許容範囲が大きくとれる。
結合となっている第１の選択回路は、ディジタル情報信
号周波数の（ＮＸＭ）分の１の周波数で動作すれば良い
ので、回路の伝達遅延時間の許容範囲が大きくとれる。
一方、第２の選択回路は２人力で済むから、回路素子数
が少なくて済み、動作周波数を高めることができる。
が少なくて済み、動作周波数を高めることができる。
従って、本発明の多重化回路の動作周波数は挿入符号数
に依らず、２入力端子の第２の選択回路の伝達遅延時間
により決ることとなり、高速化を図ることが可能となる
。
に依らず、２入力端子の第２の選択回路の伝達遅延時間
により決ることとなり、高速化を図ることが可能となる
。
（発明の効果）
以上説明したように、本発明の多重化回路によれば、低
速処理で済むＮ個の挿入符号を第１の選択回路で１列の
符号信号列へ時系列化し、次いで第２の選択回路でディ
ジタル情報信号列と符号信号列間の時系列多重化を行う
ようにしたので、第２の選択回路は回路素子が少なくて
済む、即ち回路の伝搬遅延時間の小さい回路構成とする
ことができ、回路の動作周波数を高くすることができる
。
速処理で済むＮ個の挿入符号を第１の選択回路で１列の
符号信号列へ時系列化し、次いで第２の選択回路でディ
ジタル情報信号列と符号信号列間の時系列多重化を行う
ようにしたので、第２の選択回路は回路素子が少なくて
済む、即ち回路の伝搬遅延時間の小さい回路構成とする
ことができ、回路の動作周波数を高くすることができる
。
また、高速動作をすべき部分の回路規模を小さくするこ
とができるので、消費電力の低減が図れ加えて、ＭＯＳ
デバイスの使用を可能にする等の優れた効果が得られる
。
とができるので、消費電力の低減が図れ加えて、ＭＯＳ
デバイスの使用を可能にする等の優れた効果が得られる
。
第１図は本発明の一実施例に係る多重化回路の構成ブロ
ック図、第２図は各部の動作タイミングを示すタイムチ
ャート、第３図は従来例の構成ブロック図、第４図は各
部の動作タイミングを示すタイムチャート、第５図は選
択回路の具体的回路例の回路図である。 １０１・・・・・・Ｍ分周回路、 １０２・・・・・
・Ｎ分周回路、 １０３・・・・・・第１の選択回路、
１０４・・・・・・第２の選択回路、 ２０１・・・
・・・Ｍ分周回路、２０２・・・・・・Ｎ分周回路、
２０３・・・・・・選択回路。 代理人 弁理士 八 幡 義 博 ｂ 本ぞイヌ０多を化日路カ漬文停止 察 ／ 図 ＋粁の動作タイミング 寮 ２ 閥 ２２−！ （ギーｉ／）づシシ会（イ１ 回％ ｉワシにＮＡイグ
弓第３ 図 各静０擬作クイミング 第 ４ 図
ック図、第２図は各部の動作タイミングを示すタイムチ
ャート、第３図は従来例の構成ブロック図、第４図は各
部の動作タイミングを示すタイムチャート、第５図は選
択回路の具体的回路例の回路図である。 １０１・・・・・・Ｍ分周回路、 １０２・・・・・
・Ｎ分周回路、 １０３・・・・・・第１の選択回路、
１０４・・・・・・第２の選択回路、 ２０１・・・
・・・Ｍ分周回路、２０２・・・・・・Ｎ分周回路、
２０３・・・・・・選択回路。 代理人 弁理士 八 幡 義 博 ｂ 本ぞイヌ０多を化日路カ漬文停止 察 ／ 図 ＋粁の動作タイミング 寮 ２ 閥 ２２−！ （ギーｉ／）づシシ会（イ１ 回％ ｉワシにＮＡイグ
弓第３ 図 各静０擬作クイミング 第 ４ 図
Claims (1)
- 多重化クロック信号に基づき計数したタイムスロット数
Ｍ（Ｍ≧２）毎にＭ分周信号を出力するＭ分周回路と；
前記Ｍ分周信号を受けて位相の異なるＮ（Ｎ≧１）個の
Ｎ分周信号を出力するＮ分周回路と；フレーム同期符号
やサービス符号等の挿入符号のＮ個を前記Ｎ分周信号に
従って１列の符号信号列に変換する第１の選択回路と；
（Ｍ−１）個のタイムスロットを使用するディジタル情
報信号の繰り返しからなるディジタル情報信号列に前記
符号信号列の挿入符号を挿入することを前記Ｍ分周信号
に従って行う第２の選択回路と；を備えたことを特徴と
する多重化回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173209A JPS6330034A (ja) | 1986-07-23 | 1986-07-23 | 多重化回路 |
| US07/075,903 US4837763A (en) | 1986-07-23 | 1987-07-20 | Multiplexer for multiplexing insertion codes and a digital data signal train |
| CA000542477A CA1266535A (en) | 1986-07-23 | 1987-07-20 | Multiplexer |
| DE87110550T DE3788012D1 (de) | 1986-07-23 | 1987-07-21 | Multiplexer. |
| EP87110550A EP0254271B1 (en) | 1986-07-23 | 1987-07-21 | Multiplexer |
| AU75998/87A AU592516B2 (en) | 1986-07-23 | 1987-07-22 | Multiplexer for multiplexing insertion codes and a digital data signal train |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173209A JPS6330034A (ja) | 1986-07-23 | 1986-07-23 | 多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6330034A true JPS6330034A (ja) | 1988-02-08 |
Family
ID=15956139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61173209A Pending JPS6330034A (ja) | 1986-07-23 | 1986-07-23 | 多重化回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4837763A (ja) |
| EP (1) | EP0254271B1 (ja) |
| JP (1) | JPS6330034A (ja) |
| AU (1) | AU592516B2 (ja) |
| CA (1) | CA1266535A (ja) |
| DE (1) | DE3788012D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3861319D1 (de) * | 1988-01-28 | 1991-01-31 | Hewlett Packard Gmbh | Impulsformerschaltung. |
| JPH0773219B2 (ja) * | 1988-06-16 | 1995-08-02 | 富士通株式会社 | 並直列変換装置 |
| JPH03201735A (ja) * | 1989-12-28 | 1991-09-03 | Advantest Corp | データ多重化装置 |
| US5111455A (en) * | 1990-08-24 | 1992-05-05 | Avantek, Inc. | Interleaved time-division multiplexor with phase-compensated frequency doublers |
| JP2744690B2 (ja) * | 1990-10-15 | 1998-04-28 | 三菱電機株式会社 | フレーム同期回路 |
| JPH0530127A (ja) * | 1991-06-21 | 1993-02-05 | Fujitsu Ltd | 出力信号制御方式 |
| US5357249A (en) * | 1991-10-21 | 1994-10-18 | Trw Inc. | Apparatus and method for high speed flexible multiplexing for fiber optic data transmissions |
| US5355370A (en) * | 1992-07-02 | 1994-10-11 | The Grass Valley Group, Inc. | Crosspoint matrix |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829234A (ja) * | 1981-08-14 | 1983-02-21 | Matsushita Electric Works Ltd | 情報伝送装置 |
| JPS5995744A (ja) * | 1982-11-25 | 1984-06-01 | Nippon Denki Sanei Kk | 多チヤンネル信号送信装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676684A (en) * | 1970-09-23 | 1972-07-11 | Bell Telephone Labor Inc | Frequency-division multiplex communication system |
| US3922493A (en) * | 1971-02-01 | 1975-11-25 | Gen Electric | Communication system using time-division multiplexing and pulse-code modulation |
| US4182988A (en) * | 1976-09-17 | 1980-01-08 | Nippon Electric Co., Ltd. | PCM channel monitoring system for detecting errors using single parity bit |
| US4381560A (en) * | 1980-10-24 | 1983-04-26 | Bell Telephone Laboratories, Incorporated | Multiplex transmitter apparatus |
| JPS57201351A (en) * | 1981-06-03 | 1982-12-09 | Nec Corp | Digital burst signal communicating system |
| JPS5833334A (ja) * | 1981-08-21 | 1983-02-26 | Hitachi Ltd | 時分割多重化装置 |
| JPS58184853A (ja) * | 1982-04-22 | 1983-10-28 | Nec Corp | フレ−ム同期信号插入方式 |
| EP0323222A3 (en) * | 1987-12-25 | 1990-10-17 | Nec Corporation | System for sending and receiving a hdlc data frame on a time-division multiplex transmission path |
-
1986
- 1986-07-23 JP JP61173209A patent/JPS6330034A/ja active Pending
-
1987
- 1987-07-20 CA CA000542477A patent/CA1266535A/en not_active Expired - Fee Related
- 1987-07-20 US US07/075,903 patent/US4837763A/en not_active Expired - Lifetime
- 1987-07-21 DE DE87110550T patent/DE3788012D1/de not_active Expired - Lifetime
- 1987-07-21 EP EP87110550A patent/EP0254271B1/en not_active Expired - Lifetime
- 1987-07-22 AU AU75998/87A patent/AU592516B2/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829234A (ja) * | 1981-08-14 | 1983-02-21 | Matsushita Electric Works Ltd | 情報伝送装置 |
| JPS5995744A (ja) * | 1982-11-25 | 1984-06-01 | Nippon Denki Sanei Kk | 多チヤンネル信号送信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3788012D1 (de) | 1993-12-09 |
| AU592516B2 (en) | 1990-01-11 |
| US4837763A (en) | 1989-06-06 |
| CA1266535A (en) | 1990-03-06 |
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| EP0254271A3 (en) | 1990-07-11 |
| EP0254271A2 (en) | 1988-01-27 |
| EP0254271B1 (en) | 1993-11-03 |
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