JPH0654901B2

JPH0654901B2 - フォーマット変換制御方式

Info

Publication number: JPH0654901B2
Application number: JP1027488A
Authority: JP
Inventors: 均枝; 和麿高岩; 章弘林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-08
Filing date: 1989-02-08
Publication date: 1994-07-20
Anticipated expiration: 2009-07-20
Also published as: CA2009472C; DE69002660T2; JPH02207629A; EP0386483A1; EP0386483B1; US5030951A; CA2009472A1; DE69002660D1

Description

【発明の詳細な説明】〔概要〕３次群ＤＳ−３信号とＳＯＮＥＴ系ＳＴＳ−１信号との
一方から他方へのフォーマットを変換するフォーマット
変換制御方式に関し、フォーマット変換を低速動作の回路構成によって実現す
ることを目的とし、３次群ＤＳ−３信号をＳＯＮＥＴ系ＳＴＳ−１信号に変
換するフォーマット変換制御方式に於いて、前記ＤＳ−
３信号をＮ個の並列信号に変換する直列並列変換部と、
該直列並列変換部により変換されたＮ個の並列信号を書
込み、変換側のクロック信号に従って読出すメモリと、
該メモリから読出されたＮ個の並列信号を順次ラッチす
る複数段のラッチ回路及び該ラッチ回路の出力信号を選
択するセレクタを有するマッピング処理部とを備え、該
マッピング処理部に於けるスタッフイング処理により前
記Ｎ個の並列信号に挿入するスタッフビットがＮの整数
倍でない時に、前記セレクタによる前記複数段のラッチ
回路の出力信号の選択を切替え、且つ該並列信号を直列
信号に変換して前記ＳＴＳ−１信号のオーバヘッドバイ
トを挿入するように構成した。

〔産業上の利用分野〕

本発明は、３次群ＤＳ−３信号とＳＯＮＥＴ系ＳＴＳ−
１信号との一方から他方へのフォーマットを変換するフ
ォーマット変換制御方式に関するものである。

同期伝送網として、ＳＯＮＥＴ(Synchronous Optical N
etwork)が知られており、このＳＯＮＥＴ系のＳＴＳ−
１信号は、９０バイト×９列×８ビット＝６４８０ビッ
トで１フレームを構成し、１フレーム１２５μｓで、ビ
ットレートは51.84Ｍｂ／ｓである。又その先頭の２バ
イトがフレーム同期パターンＡ１，Ａ２、次の１バイト
がチャネル識別パターンＣ１である。

このＳＴＳ−１信号を単純にバイト多重により３多重化
した155.52Ｍｂ／ｓのＳＴＳ−３信号は、光信号として
伝送されることを前提としており、又このＳＴＳ−３信
号は、ＣＣＩＴＴ勧告に於いては、ＳＴＭ−１信号とし
て標準化されている。

又音声データを２４チャネル多重化したＤＳ−１信号が
標準化されており、フレームビットを含めて、１フレー
ム１９３ビットで、ビットレートは、1.544Ｍｂ／ｓで
ある。このＤＳ−１信号を多重化した信号が前述のＤＳ
−３信号であり、チャネル数６７２、ビットレート44.7
36Ｍｂ／ｓとなる。この３次群のＤＳ−３信号をＳＯＮ
ＥＴ系のＳＴＳ−１信号に変換して伝送することが要望
されている。

〔従来の技術〕

前述のＳＯＮＥＴ系ＳＴＳ−１信号は、第１７図の１０
３に示すように、９０バイト×９列×８ビットのフレー
ムフォーマットを有し、フレームの先頭に２バイトのフ
レーム同期パターンＡ１，Ａ２と１バイトのチャネル識
別パターンＣ１とが付加されている。又ＳＯＨはセクシ
ョンオーバヘッド、ＬＯＨはラインオーバヘッド、ＰＯ
Ｈはパスオーバヘッドを示す。このように、１フレーム
８１０バイト中に３６バイトのオーバヘッドが含まれて
いる。

このＳＯＮＥＴ系ＳＴＳ−１信号は、前述のように、5
1.84Ｍｂ／ｓのビットレートを有するものであるから、
44.736Ｍｂ／ｓのＤＳ−３信号のフォーマットをＳＴＳ
−１信号のフォーマットに変換する場合に、ビットレー
トが異なるからスタッフイング処理を行う必要がある。

例えば、第１７図の１０１に示すように、３次群のＤＳ
−３信号に、固定スタッフビットＲ（通常は“０”）
と、スタッフ制御ビットＣ（スタッフ時は“１”、ノン
スタッフ時は“０”）と、ＯビットＯ（通常は“０”）
と、バリアブルスロットビットＳ（スタッフ時は
“０”，ノンスタッフ時はデータ）等のスタッフビット
を挿入し、８４バイト×９列（Ｌ１〜Ｌ９）の構成とす
る。

なお、ｔ１〜ｔ８４は１バイトを１タイムスロットとし
た時の各列Ｌ１〜Ｌ９のタイムスロット番号を示し、又
８Ｒは固定スタッフビットＲが１バイト（８ビット）挿
入されていることを示す。又ＲＲＣは２ビットの固定ス
タッフビットＲと１ビットのスタッフ制御ビットＣとの
合計３ビットがタイムスロットｔ３に挿入されているこ
とを示し、又ＣＣ＋６Ｒは２ビットのスタッフ制御ビッ
トＣと６ビットの固定スタッフビットＲとの合計８ビッ
トがタイムスロットｔ３０に挿入されていることを示
し、又ＣＣＲＲＯＯＳは２ビットのスタッフ制御ビット
Ｃと２ビットの固定スタッフビットＲと２ビットのＯビ
ットＯと１ビットのバリアブルスロットビットＳとの合
計８ビットがタイムスロットｔ５８に挿入されているこ
とを示す。又バリアブルスロットビットＳは、ノンスタ
ッフ時にはデータビットとなるものであるから、タイム
スロットｔ５８に於ける挿入ビットは、スタッフ時に８
ビット、ノンスタッフ時に７ビットとなる。

この１０１に示すフレーム構成は、パスオーバヘッドＰ
ＯＨと固定スタッフビットＲとを挿入して、１０２に示
すように、８７バイト×９列のフレーム構成とし、更
に、各列３バイトのオーバヘッド（ＳＯＨ，ＬＯＨ）を
付加して、１０３に示す９０バイト×９列のフレーム構
成のＳＯＮＥＴ系ＳＴＳ−１信号に変換することにな
る。

このようなＳＯＮＴＥＴ系ＳＴＳ−１信号を３多重化し
てＳＯＮＴＥＴ系ＳＴＳ−３信号とすると、２７０バイ
ト×９列のフレーム構成となり、フレームの先頭には、
６バイトのフレーム同期パターンＡ１，Ａ２と、３バイ
トのチャネル識別パターンＣ１とが付加される。このＳ
ＴＳ−３信号は、前述のように、ＣＣＩＴＴ勧告のＳＴ
Ｍ−１信号である。

〔発明が解決しようとする課題〕

３次群のＤＳ−３信号と、ＳＯＮＥＴ系ＳＴＳ−１信号
とのフォーマットの相互間の変換を行う為のフォーマッ
ト変換処理回路を、ＥＣＬ回路により構成することが考
えられる。このＥＣＬ回路は高速動作が可能であるが、
消費電力が大きい欠点がある。そこで、消費電力の小さ
いＣＭＯＳ回路により構成することが考えられる。しか
し、ＣＭＯＳ回路の動作速度の上限は４０ＭＨｚ程度で
あるから、ＤＳ−３信号及びＳＴＳ−１信号を処理する
場合に安定な動作が期待できないことになる。

その為に、並列信号として処理速度を低下させることが
考えられる。例えば、ＤＳ−３信号を４並列信号とする
ことにより、約１１Ｍｂ／ｓの速度となるから、ＣＭＯ
Ｓ回路によって処理することが可能となる。その場合、
ＤＳ−３信号を４並列信号に変換してスタッフビットを
挿入すると、第１８図に示すものとなる。同図は、第１
７図に於ける１０１のフレーム構成のＬ１の要部を示す
ものであり、Ｌ１１〜Ｌ１４の４並列信号とタイムスロ
ットｔ１〜ｔ８４の中のスタッフビットとの関連部分の
みを示すものである。

タイムスロットｔ１，ｔ２には、８ビットの固定スタッ
フビットＲが挿入され、次のタイムスロットｔ３には、
２ビットの固定スタッフビットＲと１ビットのスタッフ
制御ブットＣとの合計３ビットが挿入され、残りの１〜
５で示す５ビットがデータビットとなる。

又タイムスロットｔ２９には、８ビットの固定スタッフ
ビットＲが挿入され、次のタイムスロットｔ３０には、
２ビットのスタッフ制御ビットＣと６ビットの固定スタ
ッフビットＲとの合計８ビットが挿入され、次のタイム
スロットｔ３１は、２０６〜２１３のデータビットとな
る。

又タイムスロットｔ５７には、８ビットの固定スタッフ
ビットＲが挿入され、次のタイムスロットｔ５８には、
２ビットのスタッフ制御ビットＣと２ビットの固定スタ
ッフビットＲと２ビットのＯビットＯと１ビットの固定
スタッフビットＲと１ビットのバリアブルスロットビッ
トＳとの合計８ビットが挿入され、次のタイムスロット
ｔ５９は、スタッフ時にバリアブルスロットビットＳが
挿入されるが、ノンスタッフ時にはバリアブルスロット
ビットＳの位置は、４１４のデータビットとなり、タイ
ムスロットｔ５９は４１５〜４２２のデータビットとな
る。又スタッフ時には、タイムスロットｔ５９は４１４
〜４２１のデータビットとなる。

従って、Ｌ１の最終はノンスタッフ時に６２２のデータ
ビットとなり、スタッフ時に６２１のデータビットとな
る。その為、Ｌ２のタイムスロットｔ３に於いては、ス
タッフ制御ビットＣの後のデータビットが、Ｌ２の最初
の６２３のデータビットとなるか又はＬ１の最終の６２
２のデータビットとなり、順次ずれていくことになる。
即ち、単純にＤＳ−３信号を４並列信号に変換してフォ
ーマット変換を行うとしても、直列信号に変換した時の
順序が異なることになる。

又ＳＯＮＥＴ系ＳＴＳ−１信号のフォーマットをＤＳ−
３信号のフォーマットに変換する場合に於いても、４並
列信号に変換して、スタッフビット等を除去した後、直
列信号に変換すると、データビットの順序が狂うことに
なる。

前述のように、ＤＳ−３信号をＮ個の並列信号に変換し
た時に、Ｎの整数倍でない数のスタッフビットを挿入し
て直列信号に変換すると、データビットの順序が狂うこ
とになり、又ＳＴＳ−１信号をＭ個の並列信号に変換し
た時に、Ｍ個の整数倍でないスタッフビットを除去した
後、直列信号に変換した場合も、データビットの順序が
狂うことになる。従って、単純に並列信号に変換してフ
ォーマット変換を行うことは困難となる。

本発明は、フォーマット変換を低速動作の回路構成によ
って実現することを目的とするものである。

〔課題を解決するための手段〕

本発明のフォーマット変換制御方式は、挿入或いは除去
するスタッフビットが並列信号数の整数倍でない時に、
データビットの順序を入れ替えるようにセレクタを制御
するものであり、第１図を参照して説明する。

３次群のＤＳ−３信号をＳＯＮＴＥＴ系ＳＴＳ−１信号
に変換する場合、ＤＳ−３信号をＮ個の並列信号に変換
する直列並列変換部１と、並列信号を書込み、変換側の
クロック信号に従って読出すメモリ２と、このメモリ２
から読出したＮ個の並列信号を順次ラッチする複数段の
ラッチ回路３及びセレクタ４を有するマッピング処理部
５とを備え、このマッピング処理部５に於けるスタッフ
イング処理によりスタッフビットを挿入し、その挿入ビ
ット数がＮの整数倍でない時に、セレクタ４を制御して
複数段のラッチ回路３の出力信号の選択を切替えて、変
換部６に於いて直列信号に変換した時のデータビットの
順序が変更されないようにし、その直列信号にオーバヘ
ッドバイドを付加してＳＴＳ−１信号とするものであ
る。

又反対に、ＳＴＳ−１信号をＤＳ−３信号に変換する場
合、ＳＴＳ−１信号のオーバヘッドバイトを除去してＭ
個の並列信号に変換する直列並列変換部１１と、この並
列信号を書込み、変換側のクロック信号に従って読出す
メモリ１２と、このメモリ１２から読出されたＭ個の並
列信号を順次ラッチする複数段のラッチ回路１３及びセ
レクタ１４とを有するデマッピング処理部１５とを備え
て、デマッピング処理部１５に於ける並列信号からスタ
ッフビットの除去を行って、その除去ビット数がＭの整
数倍でない時に、セレクタ１４を制御して複数段のラッ
チ回路１３の出力信号の選択を切替えて、変換部１６に
於いて直列信号に変換した時のデータビットの順序が変
更されないようにし、ＤＳ−３信号に変換するものであ
る。

〔作用〕

直列変換部１は、ＤＳ−３信号をＮ個の並列信号、例え
ば、４並列信号に変換するもので、この並列信号はメモ
リ２に書込まれる。このメモリ２から変換側のクロック
信号に従って読出された並列信号は、マッピング処理部
５に加えられ、複数段のラッチ回路３に順次ラッチされ
る。この時、スタッフイング処理により固定スタッフビ
ットＲ等のスタッフビットの挿入が行われ、そのスタッ
フビットの挿入に対応してラッチタイミングが制御され
る。

挿入するスタッフビットがＮの整数倍でない時に、セレ
クタ４を制御して、ラッチ回路３の出力信号の選択切替
えを行わせるもので、例えば、第１８図に於いて、タイ
ムスロットｔ５９のＬ１１〜Ｌ１４の４並列信号のデー
タビットが４１４〜４１７の場合に、ノンスタッフ時、
タイムスロットｔ５８のバリアブルスロットビットＳに
４１７のデータビットを挿入すると、タイムスロットｔ
５９の４並列信号は、４１４，４１５，４１６，４２１
となり、直列信号に変換した時に、データビットの順序
が入替わることになる。そこで、バリアブルスロットビ
ットＳの位置に、４１４のデータビットが選択出力され
るようにセレクタ４の制御が行われる。その場合、Ｌ１
１→Ｌ１４，Ｌ１２→Ｌ１１，Ｌ１３→Ｌ１２，Ｌ１４
→Ｌ１３のように並列信号の選択が行われる。

又ＳＴＳ−１信号をＤＳ−３信号に変換する場合は、Ｓ
ＴＳ−１信号を直列並列変換部１１によりＭ個の並列信
号、例えば、４個の並列信号に変換し、メモリ１２に書
込み、変換側のクロック信号に従って読出し、その４並
列信号をデマッピング処理部１５に加える。

デマッピング処理部１５では、複数段のラッチ回路１３
に順次並列信号がラッチされ、セレクタ１４により選択
出力されるもので、並列信号からスタッフビットが除去
された時、Ｍの整数倍の除去ビット数でない時に、セレ
クタ１４による選択が切替えられ、それによって、直列
信号に変換した時のデータビットの順序が変更されない
ようにするものである。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例の要部ブロック図であり、３
次群ＤＳ−３信号をＳＯＮＥＴ系ＳＴＳ−１信号に変換
する時に、ＤＳ−３信号を４並列信号（Ｎ＝４）に変換
してマッピング処理を行う場合を示し、２１は直列並列
変換部、２２はメモリ、２３は制御回路、２４はセレク
タ、２５はメモリ２２の書込位相と読出位相とを比較す
る位相比較部、２６はスタッフ制御部、Ｆ１１〜Ｆ１
４，Ｆ２２〜Ｆ２４はラッチ回路を構成するフリップフ
ロップである。

ＤＳ−３信号が直列並列変換部２１に、そのＤＳ−３信
号に同期したクロック信号ＣＬＫが制御回路２３にそれ
ぞれ加えられて、直列並列変換部２１に於いてＤＳ−３
信号は４並列信号に変換され、その４並列信号はメモリ
２２に加えられ、制御回路２３からの書込タイミング信
号に従って書込まれ、又読出タイミング信号に従って読
出される。

メモリ２２から読出された並列信号は、フリップフロッ
プＦ１１〜Ｆ１４，Ｆ２２〜Ｆ２４からなる２段のラッ
チ回路に、制御回路２３からのクロック信号ＣＬＫ１，
ＣＬＫ２に従って順次ラッチされて、各フリップフロッ
プＦ１１〜Ｆ１４，Ｆ２２〜Ｆ２４のＱ端子出力信号ａ
〜ｇをセレクタ２４に加えられる。

又制御回路２３は、第１７図の１０１に示すタイムスロ
ットｔ１〜ｔ３，ｔ２９，ｔ３０及びｔ５７，ｔ５８に
於ける挿入ビットの為の読出タイミング信号の制御及び
クロック信号ＣＬＫ１，ＣＬＫ２の制御を行い、又位相
比較部２５によりメモリ２２の書込タイミング信号と読
出タイミング信号との位相を比較し、読出タイミング信
号の位相が書込タイミング信号に近づくと、或いは、書
込アドレスに対して読出アドレスが近づくと、バリアブ
ルスロットビットＳを挿入する為のスタッフイング処理
を行うことになる。

又セレクタ２４には、フリップフロップＦ１１〜Ｆ１
４，Ｆ２２〜Ｆ２４のＱ端子出力信号ａ〜ｇと、固定ス
タッフビットＲと、スタッフ制御ビットＣと、Ｏビット
Ｏと、バリアブルスロットビットＳとが加えられて、制
御回路２３からの選択制御信号ＳＥＬにより選択制御さ
れ、４並列信号Ｌｎ１〜Ｌｎ４が出力され、図示を省略
した変換部に加えられて、直列信号に変換されると共
に、オーバヘッドバイトが付加されて、ＳＴＳ−１信号
に変換される。

第３図乃至第１１図は本発明の一実施例の動作説明図で
あり、制御回路２３からのクロック信号ＣＬＫ１，ＣＬ
Ｋ２と、フリップフロップＦ１１〜Ｆ１４，Ｆ２２〜Ｆ
２４のＱ端子出力信号ａ〜ｇと、セレクタ２４の出力信
号Ｌｎ１〜Ｌｎ４とを示す。なお、ａ′は、フリップフ
ロップＦ１１のＱ端子出力信号ａを、図示を省略したフ
リップフロップ（Ｆ２１）にラッチした場合のＱ端子出
力信号を示し、以下、図示を省略したフリップフロップ
Ｆ２１のＱ端子出力信号ａ′を含めて説明する。

第４図は、タイムスロットｔ１〜ｔ３に相当する部分を
示し、メモリ２２から読出された４並列信号は、前述の
ように、フリップフロップＦ１１〜Ｆ１４のデータ端子
Ｄに加えられ、クロック信号ＣＬＫ１によりラッチされ
る。クロック信号ＣＬＫ１に対してクロック信号ＣＬＫ
２は１ビット分遅延されたものであり、１８ビットの固
定スタッフビットＲと１ビットのスタッフ制御ビットＣ
とを挿入する為に、データビット１〜４がメモリ２２か
ら読出されてラッチされた時、５ビット分のクロック信
号ＣＬＫ１が休止され、クロック信号ＣＬＫ１に対して
１ビット分遅延されたクロック信号ＣＬＫ２も５ビット
分休止されるから、フリップフロップＦ２１〜Ｆ２４に
よりデータビット１〜４がラッチされる。

この場合のスタッフビットの挿入数は１９ビットであ
り、並列信号数Ｎ＝４の整数倍ではないから、選択制御
信号ＳＥＬにより選択切替えが行われる。即ち、セレク
タ２４は、フリップフロップＦ１１〜Ｆ１４のＱ端子出
力信号ａ〜ｄを、並列信号Ｌｎ１〜Ｌｎ４に対応させて
選択出力させ、タイムスロットｔ３に於いては、固定ス
タッフビットＲをＬｎ１，Ｌｎ２に、スタッフ制御ビッ
トＣをＬｎ３に、フリップフロップＦ１１のＱ端子出力
信号ａをＬｎ４に対応させて選択出力するように制御さ
れる。次に、ｅ→Ｌｎ１、ｆ→Ｌｎ２、ｇ→Ｌｎ３、ａ
→Ｌｎ４の関係で選択出力するように制御される。

従って、この４並列信号Ｌｎ１〜Ｌｎ４を直列信号に変
換した場合に、タイムスロットｔ３に於けるビットは、
Ｒ，Ｒ，Ｃ，１，２，３，４の順序となり、データビッ
トの順序は変更されないものとなる。

第４図はタイムスロットｔ２９，ｔ３０に相当する場合
を示し、１４ビットの固定スタッフビットＲと２ビット
のスタッフ制御ビットＣとを挿入する為に、メモリ２２
からデータビット２０５〜２０８が読出されてフリップ
フロップＦ１１〜Ｆ１４にラッチされた時に、４ビット
分のクロック信号ＣＬＫ１が休止され、又フリップフロ
ップＦ１１〜Ｆ１４のＱ端子出力信号ａ〜ｄ（データビ
ット２０５〜２０８）がフリップフロップＦ２１〜Ｆ２
４にラッチされた時に、４ビット分のクロック信号ＣＬ
Ｋ２が休止される。

クロック信号ＣＬＫ１，ＣＬＫ２の休止期間中に、選択
制御信号ＳＥＬに従ってセレクタ２４では、固定スタッ
フビットＲとスタッフ制御ビットＣとを選択出力するこ
とになり、この場合のスタッフビットの挿入ビット数は
１６であり、並列信号数Ｎ＝４の整数倍であるから、セ
レクタ２４は前の選択状態を維持することになる。即
ち、ｅ→Ｌｎ１、ｆ→Ｌｎ２、ｇ→Ｌｎ３、ａ→Ｌｎ４
の関係の選択出力を継続することになる。

第５図はタイムスロットｔ５７，ｔ５８に相当する場合
を示し、１１ビットの固定スタッフビットＲと、２ビッ
トのスタッフ制御ビットＣと、２ビットのＯビットＯと
を挿入する為、データビット４１３〜４１６がメモリ２
２から読出されてフリップフロップＦ１１〜Ｆ１４にラ
ッチされた時に、４ビット分のクロック信号ＣＬＫ１が
休止され、又フリップフロップＦ１１〜Ｆ１４のＱ端子
出力信号ａ〜ｄ（データビット４１３〜４１６）がフリ
ップフロップＦ２１〜Ｆ２４にラッチされた時に、４ビ
ット分のクロック信号ＣＬＫ２が休止される。

クロック信号ＣＬＫ１，ＣＬＫ２の休止期間中に、選択
制御信号ＳＥＬに従ってセレクタ２４では、固定スタッ
フビットＲとスタッフ制御ビットＣとＯビットＯとを選
択出力することになり、ノンスタッフ時であるから、バ
リアブルスロットビットＳの位置はデータビットとなる
ものである。この場合のスタッフビットの挿入ビット数
は１５ビットであり、並列信号数Ｎ＝４の整数倍ではな
いから、セレクタ２４の選択状態が切替えられることに
なる。即ち、ｅ→Ｌｎ１、ｆ→Ｌｎ２、ｇ→Ｌｎ３、ａ
→Ｌｎ４から、ｆ→Ｌｎ１、ｇ→Ｌｎ２、ａ→Ｌｎ３、
ｂ→Ｌｎ４の関係の選択出力に切替えられて、バリアブ
ルスロットビットＳの位置にデータビット４１４が選択
出力される。従って、この場合も、直列信号に変換され
た時、タイムスロットｔ５８の後半と次のタイムスロッ
トｔ５９の前半とに於いて、Ｏ，Ｏ，Ｒ，４１４，４１
５，４１６，４１７，４１８の順序となるから、データ
ビットの順序は変更されないことになる。

第６図はタイムスロットｔ１〜ｔ３に相当する場合を示
し、メモリ２２から読出されたデータビット６２１〜６
２５がフリップフロップＦ１１〜Ｆ１４にラッチされた
時に、クロック信号ＣＬＫ１が５ビット分休止され、第
３図に示す場合と同様に、スタッフビットが挿入され、
その場合の挿入ビット数が並列信号数Ｎの整数倍でない
から、セレクタ２４の選択状態が切替えられる。即ち、
ｅ→Ｌｎ１、ｆ→Ｌｎ２、ｇ→Ｌｎ３、ａ→Ｌｎ４か
ら、ｇ→Ｌｎ１、ａ→Ｌｎ２、ｂ→Ｌｎ３、ｃ→Ｌｎ４
の関係の選択出力に切替えられる。従って、直列信号に
変換された時のタイムスロットｔ３は、Ｒ，Ｒ，Ｃ，６
２３，６２４，６２５，６２６，６２７のビット順序と
なる。

第７図はタイムスロットｔ２９，ｔ３０に相当する場合
を示し、メモリ２２から読出されたデータビット８２５
〜８２８が、フリップフロップＦ１１〜Ｆ１４にラッチ
された時に、クロック信号ＣＬＫ１が４ビット分休止さ
れ、第４図に示す場合と同様に、１４ビットの固定スタ
ッフビットＲと２ビットのスタッフ制御ビットＣとの合
計１６ビットが挿入されるもので、スタッフビット数は
並列信号数Ｎの整数倍であるから、セレクタ２４の選択
状態は前のままとなる。

第８図はタイムスロットｔ５７，ｔ５８に相当する場合
を示し、メモリ２２から読出されたデータビット１０３
３〜１０３６がフリップフロップＦ１１〜Ｆ１４にラッ
チされた時に、クロック信号ＣＬＫ１が４ビット分休止
され、第５図に示す場合と同様に、１１ビットの固定ス
タッフビットＲと、２ビットのスタッフ制御ビットＣ
と、２ビットのＯビットＯとの合計１５ビットのスタッ
フビットが挿入される。

この場合の挿入ビット数が並列信号数Ｎの整数倍でない
から、セレクタ２４の選択状態が切替えられる。即ち、
ｇ→Ｌｎ１、ａ→Ｌｎ２、ｂ→Ｌｎ３、ｃ→Ｌｎ４か
ら、ａ→Ｌｎ１、ｂ→Ｌｎ２、ｃ→Ｌｎ３、ｄ→Ｌｎ４
の関係の選択出力に切替えられる。

従って、セレクタ２４の選択状態は最初に戻ることにな
り、次のタイムスロットｔ１〜ｔ３に相当する場合は、
第９図に示すように、データビット１２４５〜１２４８
がフリップフロップＦ１１〜Ｆ１４にラッチされた時
に、クロック信号ＣＬＫ１は４ビット分休止されて、１
６ビットの固定スタッフビットＲと１ビットのスタッフ
制御ビットＣとが挿入され、その場合のスタッフビット
数は並列信号数Ｎの整数倍ではないから、セレクタ２４
の選択状態が切替えられる。即ち、第３図に於ける場合
と同様に、ａ→Ｌｎ１、ｂ→Ｌｎ２、ｃ→Ｌｎ３、ｄ→
Ｌｎ４から、ｅ→Ｌｎ１、ｆ→Ｌｎ２、ｇ→Ｌｎ３、ａ
→Ｌｎ４の関係の選択出力に切替えられる。

第１０図はスタッフ時のタイムスロットｔ５７，ｔ５８
に相当する場合を示し、メモリ２２から読出されたデー
タビット４１３〜４１６がフリップフロップＦ１１〜Ｆ
１４にラッチされた時に、クロック信号ＣＬＫ１が４ビ
ット分休止され、固定スタッフビットＲが１１ビット、
スタッフ制御ビットＣが２ビット、ＯビットＯが２ビッ
ト、バリアブルスロットビットＳが１ビットの合計１６
ビット挿入される。この場合のスタッフビットは並列信
号数Ｎの整数倍であるから、セレクタ２４の選択状態は
前のままとなる。

第１１図は、スタッフ時のタイムスロットｔ１〜ｔ３に
相当する場合を示し、第６図に於ける場合と同様に、メ
モリ２２からデータビット６２１〜６２４が読出されて
フリップフロップＦ１１〜Ｆ１４にラッチされた時に、
５ビット分のクロック信号ＣＬＫ１が休止され、合計１
９ビットのスタッフビットが挿入され、この場合のスタ
ッフビットの数は並列信号数Ｎの整数倍ではないから、
セレクタ２４の選択状態が切替えられる。即ち、ｅ→Ｌ
ｎ１、ｆ→Ｌｎ２、ｇ→Ｌｎ３、ａ→Ｌｎ４から、ｆ→
Ｌｎ１、ｇ→Ｌｎ２、ａ→Ｌｎ３、ｂ→Ｌｎ４の関係の
選択出力に切替えられる。

前述のように、セレクタ２４の切替制御が制御回路２３
からの選択制御信号ＳＥＬによって行われ、直列信号に
変換した時のデータビットの順序が変更されないことに
なるから、ＤＳ−３信号を並列信号に変換して、低速動
作のＣＭＯＳ回路によってフォーマット変換を行うこと
ができる。

第１２図は本発明の他の実施例の要部ブロック図であ
り、ＳＴＳ−１信号を４並列信号に変換して処理する場
合を示し、３１は直列並列変換部、３２はメモリ、３３
は、制御回路、３４はセレクタ、ＦＦ１１〜ＦＦ１４，
ＦＦ２１〜ＦＦ２４，ＦＦ３２〜ＦＦ３４はラッチ回路
を構成するフリップフロップである。

ＳＴＳ−１信号は直列並列変換部３１に加えられ、又Ｓ
ＴＳ−１信号に同期したクロック信号ＣＬＫＡは制御回
路３３に加えられ、ＳＴＳ−１信号は、Ｍ＝４の並列信
号に変換されてメモリ３２に加えられる。メモリ３２か
ら読出された４並列信号ａ０〜ｄ０はフリップフロップ
ＦＦ１１〜ＦＦ１４のデータ端子Ｄに加えられ、クロッ
ク端子Ｃに加えられる制御回路３３からのクロック信号
ＣＬＫａによってラッチされ、それらのＱ端子出力信号
ａ１〜ｄ１はセレクタ３４に加えられると共に、フリッ
プフロップＦＦ２１〜ＦＦ２４のデータ端子Ｄに加えら
れ、クロック端子Ｃに加えられる制御回路３３からのク
ロック信号ＣＬＫｂによってラッチされ、それらのＱ端
子出力ａ２〜ｄ２はセレクタ３４に加えられると共に、
フリップフロップＦＦ３２〜ＦＦ３４のデータ端子Ｄに
加えられ、制御回路３３からのクロック信号ＣＬＫｃに
よってラッチされ、それらのＱ端子出力信号ｂ３〜ｄ３
はセレクタ３４に加えられる。

セレクタ３４は制御回路３３からの選択制御信号ＳＥＬ
Ａによって制御され、並列信号Ｄｎ１〜Ｄｎ４を出力
し、図示を省略した変換部により直列信号に変換され
る。

第１３図乃至第１６図は本発明の他の実施例の動作説明
図であり、クロック信号ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ
と、フリップフロップＦＦ１１〜ＦＦ１４，ＦＦ２１〜
ＦＦ２４，ＦＦ３１〜ＦＦ３４のＱ端子出力信号ａ１〜
ｄ１，ａ２〜ｄ２，ａ３〜ｄ３と、メモリ３２から読出
した並列信号ａ０〜ｄ０とを示す。なお、Ｑ端子出力信
号ａ３を出力するフリップフロップＦＦ３１は図示を省
略している。

第１３図は、第１８図のタイムスロットｔ１〜ｔ３に相
当する場合であり、データビットを(1)，(2)，・・・で
示し、メモリ３２から読出された並列信号ａ０〜ｄ０が
固定スタッフビットＲの場合に、制御回路３３からのク
ロック信号ＣＬＫａが４ビット分休止される。それによ
って、フリップフロップＦＦ１１〜ＦＦ１４にはデータ
ビット(5)〜(8)がラッチされ、その次に引き続いて読出
される固定スタッフビットＲは、フリップフロップＦＦ
１１〜ＦＦ１４にラッチされないことになる。即ち、ク
ロック信号ＣＬＫａの休止によってスタッフビットの除
去が行われる。なお、Ｒ，Ｒ，Ｃ，(9)は、データビッ
ト(9)が含まれているので、フリップフロップＦＦ１１
〜ＦＦ１４にラットされる。

又クロック信号ＣＬＫｂ，ＣＬＫｃはクロック信号ＣＬ
Ｋａに対してそれぞれ１ビット分遅延されたものである
から、フリップフロップＦＦ２１〜ＦＦ２４，ＦＦ３１
〜ＦＦ３４のＱ端子出力信号ａ２〜ｄ２，ａ３〜ｄ３
は、クロック信号ＣＬＫｂ，ＣＬＫｃの休止期間は、デ
ータビット(5)〜(8)をラッチすることになる。

従って、メモリ３２からデータビット(5)〜(8)が読出さ
れるまでのセレクタ３４の選択状態が、並列信号Ｄｎ１
〜Ｄｎ４に対して、ａ２，ｂ２，ｃ２，ｄ２の関係の場
合、除去すべきスタッフビットは１９ビットであり、並
列信号数Ｍの整数倍ではないから、セレクタ３４の選択
状態を切替えることになり、並列信号Ｄｎ１〜Ｄｎ４に
対して、ｄ２，ａ１，ｂ１，ｃ１の関係になるように、
選択制御信号ＳＥＬＡにより切替えられ、データビット
(5)〜(8)がセレクタ３４から選択出力された後は、固定
スタッフビットＲとスタッフ制御ビットＣとが除去され
て、データビット(9)〜(12)が選択出力される。

又ノンスタッフ時に於いて、バリアブルスロットビット
Ｓの位置にデータビットが挿入されるから、スタッフビ
ット除去時には、前述の場合と同様に、直列信号に変換
した時のデータビットの順序が変更されるから、セレク
タ３４の選択状態が切替えられる。

第１４図は並列信号ａ０〜ｄ０のデータビットの順序が
順次ずれる場合のセレクタ３４の選択制御を説明する為
のものであり、並列信号Ｄｎ１−Ｄｎ２−Ｄｎ３−Ｄｎ
４に対応させてフリップフロップＦＦ１１〜ＦＦ１４，
ＦＦ２１〜ＦＦ２４，ＦＦ３１〜ＦＦ３４のＱ端子出力
信号ａ１〜ｄ１，ａ２〜ｄ２，ａ３〜ｄ３の選択出力関
係を示す。又Ａ１はｄ３−ｄ２−ａ１，ｂ１、Ａ２はｃ
３−ｄ３−ｄ２−ａ１、Ａ３はｂ３−ｃ３−ｄ３−ｄ２
の場合を示す。

時刻Ｔ１以前は、ａ２−ｂ２−ｃ２−ｄ２、即ち、フリ
ップフロップＦＦ２１〜ＦＦ２４のＱ端子出力信号ａ２
〜ｄ２をセレクタ３４から並列信号Ｄｎ１〜Ｄｎ４とし
て選択出力する場合、前述の第１３図に示すように、除
去ビット数が並列信号数Ｍの整数倍でない時、データビ
ットの順序を維持してスタッフビットを除去する為に、
ｄ２−ａ１−ｂ１−ｃ１の選択状態に切替える。それに
よって、時刻Ｔ１〜Ｔ２間の３ビットのスタッフビット
が除去される。

時刻Ｔ１以降は、１ビットずれた関係でラッチ回路のラ
ッチ出力信号をセレクタ３４で選択出力することにな
り、次の時刻Ｔ３に於いて、Ａ１＝ｄ３−ｄ２−ａ１の
選択状態に切替えられ、３ビットのスタッフビットが除
去され、次の時刻Ｔ４に於いて、ｃ２−ｄ２−ａ１−ｂ
１の選択状態に切替えられる。この時刻Ｔ４以降は、２
ビットずれた関係でラッチ回路のラッチ出力信号をセレ
クタ３４で選択することになる。

次の時刻Ｔ５に於いて、Ａ２＝ｃ３−ｄ３−ｄ２−ａ１
の選択状態に切替えられ、３ビットのスタッフビットが
除去され、次の時刻Ｔ６に於いて、ｂ２−ｃ２−ｄ２−
ａ１の選択状態に切替えられる。この時刻Ｔ６以降は、
３ビットずれた関係でラッチ回路のラッチ出力信号をセ
レクタ３４で選択することになる。

次の時刻Ｔ７に於いて、Ａ３＝ｂ３−ｃ３−ｄ３−ｄ２
の選択状態に切替えられ、３ビットのスタッフビットが
除去され、次の時刻Ｔ８に於いて、ａ２−ｂ２−ｃ２−
ｄ２の選択状態に切替えられ、最初の状態に戻ることに
なる。

第１５図は第１８図のタイムスロットｔ５７，ｔ５８に
相当する場合を第１３図に対応させて示すものであり、
データビット(1)〜(8)の次に、８ビットの固定スタッフ
ビットＲと２ビットのスタッフ制御ビットＣと２ビット
の固定スタッフビットＲと２ビットのＯビットＯと１ビ
ットの固定スタッフビットＲと１ビットのバリアブルス
ロットビットＳが挿入されたスタッフ時の場合を示す。

従って、データビット(5)〜(8)がフリップフロップＦＦ
１１〜ＦＦ１４にラッチされた後、クロック信号ＣＬＫ
ａは４ビット分休止されて、スタッフビットの除去が行
われる。この場合の除去スタッフビット数は１６ビット
となり、並列信号数Ｍ＝４の整数倍となるから、セレク
タ３４の選択状態を切替える必要がないものとなる。即
ち、スタッフビットを除去した並列信号Ｄｎ１〜Ｄｎ４
を直列信号に変換するだけで、データビットの順序は変
更されないものとなる。

第１６図はノンスタッフ時を示し、バリアブルスロット
ビットＳの位置にデータビット(9)が、メモリ３２から
読出されることになり、除去スタッフビットは１５ビッ
トとなるから、並列信号数Ｍ＝４の整数倍でないものと
なり、第１４図に示すように、セレクタ３４を制御して
直列信号に変換した時のデータビットの順序が変更され
ないようにするものである。

前述の実施例は、並列信号数Ｎ，Ｍを４とした場合を示
すものであるが、４以外の並列信号数とすることも可能
である。又クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ
ａ，ＣＬＫｂ，ＣＬＫｃの休止制御は、既に知られてい
る各種のカウンタや論理回路を用いた構成によって行う
ことが可能である。又選択制御信号ＳＥＬ，ＳＥＬＡ
は、一定の順序でラッチ回路のラッチ出力信号を選択す
るようにセレクタ３４を制御し、スタッフ時又はノンス
タッフ時に応じて切替えが延長されるか否かが制御され
るもので、制御回路２３，３３は、例えば、プロセッサ
或いは比較的簡単な順序回路によって実現することがで
きる。

〔発明の効果〕

以上説明したように、本発明は、３次群ＤＳ−３信号を
ＳＯＮＥＴ系ＳＴＳ−１信号のフォーマットに変換する
場合、ＤＳ−３信号を並列信号として処理し、且つマッ
ピング処理部５に於けるスタッフイング処理により並列
信号数Ｎの整数倍でないスタッフビットを挿入した時
は、セレクタ４の選択状態を切替えて、直列信号に変換
した時のデータビットの順序が変更されないようにする
ものであり、従って、低速信号処理が可能となるから、
ＣＭＯＳ回路等により構成して、経済的な装置を実現す
ることが可能となる。

又ＳＯＮＥＴ系ＳＴＳ−１信号を３次群ＤＳ−３信号の
フォーマットに変換する場合は、ＳＴＳ−１信号を並列
信号として処理し、デマッピング処理部１５に於ける除
去スタッフビット数が並列信号数Ｍの整数倍でない時
に、セレクタ１４の選択状態を切替えて、直列信号に変
換した時のデータビットの順序が変更されないようにす
るものであり、前述の場合と同様に、低速信号処理が可
能となるから、ＣＭＯＳ回路等により構成して、経済的
な装置を実現することが可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例の要部ブロック図、第３図乃至第１１図は本発明の一
実施例の動作説明図、第１２図は本発明の他の実施例の
要部ブロック図、第１３図乃至第１６図は本発明の他の
実施例の動作説明図、第１７図はＳＴＳ−１信号の説明
図、第１８図は４並列信号と挿入ビットとの説明図であ
る。１，１１は直列並列変換部、２，１２はメモリ、３，１
３はラッチ回路、４，１４はセレクタ、５はマッピング
処理部、６，１６は変換部、１５はデマッピング処理部
である。

Claims

【特許請求の範囲】

【請求項１】３次群ＤＳ−３信号をＳＯＮＥＴ系ＳＴＳ
−１信号に変換するフォーマット変換制御方式に於い
て、前記ＤＳ−３信号をＮ個の並列信号に変換する直列並列
変換部（１）と、該直列並列変換部（１）により変換されたＮ個の並列信
号を書込み、変換側のクロック信号に従って読出すメモ
リ（２）と、該メモリ（２）から読出されたＮ個の並列信号を順次ラ
ッチする複数段のラッチ回路（３）及び該ラッチ回路
（３）の出力信号を選択するセレクタ（４）を有するマ
ッピング処理部（５）とを備え、該マッピング処理部（５）に於けるスタッフイング処理
により前記Ｎ個の並列信号に挿入するスタッフビットが
Ｎの整数倍でない時に、前記セレクタ（４）による前記
複数段のラッチ回路（３）の出力信号の選択を切替え、
且つ該並列信号を直列信号に変換して前記ＳＴＳ−１信
号のオーバヘッドバイトを挿入することを特徴とするフォーマット変換制御方式。
【請求項２】ＳＯＮＥＴ系ＳＴＳ−１信号を３次群ＤＳ
−３信号に変換するフォーマット変換制御方式に於い
て、前記ＳＴＳ−１信号のオーバヘッドバイトを除去してＭ
個の並列信号に変換する直列並列変換部（１１）と、該直列並列変換部（１１）により変換されたＭ個の並列
信号を書込み、変換側のクロック信号に従って読出すメ
モリ（１２）と、該メモリ（１２）から読出された並列信号を順次ラッチ
する複数段のラッチ回路（１３）及び該ラッチ回路（１
３）の出力信号を選択するセレクタ（１４）を有するデ
マッピング処理部（１５）とを備え、該デマッピング処理部（１５）に於いて、前記Ｍ個の並
列信号からスタッフビットを除去し、該除去ビットがＭ
の整数倍でない時に前記セレクタ（１４）による前記複
数段のラッチ回路（１３）の出力信号の選択を切替え、
且つ該並列信号を直列信号に変換して前記ＤＳ−３信号
に変換することを特徴とするフォーマット変換制御方式。