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JPH0548000A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0548000A
JPH0548000A JP3202089A JP20208991A JPH0548000A JP H0548000 A JPH0548000 A JP H0548000A JP 3202089 A JP3202089 A JP 3202089A JP 20208991 A JP20208991 A JP 20208991A JP H0548000 A JPH0548000 A JP H0548000A
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
base
semiconductor element
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3202089A
Other languages
English (en)
Inventor
Masataka Mizukoshi
正孝 水越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3202089A priority Critical patent/JPH0548000A/ja
Priority to US07/916,264 priority patent/US5297006A/en
Priority to KR1019920014319A priority patent/KR930005177A/ko
Priority to EP92113849A priority patent/EP0528367A1/en
Publication of JPH0548000A publication Critical patent/JPH0548000A/ja
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【目的】 パッケージ内に複数の半導体素子を内蔵して
なるマルチチップ型半導体装置に関し、一層の高密度実
装化と高出力化を可能にするマルチチップ型半導体装置
の提供を目的とする。 【構成】 両面にそれぞれ半導体素子14、15が搭載され
た基板２をパッケージのベース３に実装し、基板２上の
電極21とベース３上の電極31をワイヤー４で接続してな
る半導体装置であって、少なくとも下面に搭載される半
導体素子14がフェイスダウン方式によって基板２に搭載
され、且つ、半導体素子14の背面が熱伝導性の接合材５
を介してベース３に接合されてなるように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパッケージ内に複数の半
導体素子を内蔵してなるマルチチップ型半導体装置に係
り、特にマルチチップモジュールの一層の高密度実装化
と高出力化を可能にする構造に関する。
【０００２】パッケージ内に高出力半導体素子と低出力
の半導体素子を内蔵してなるマルチチップ型半導体装置
において、フリップチッブ方式やＴＡＢ方式等のフェイ
スダウン方式によって半導体素子を基板に搭載し一層の
高密度実装化を図っている。
【０００３】しかし従来は高出力半導体素子の熱を逃が
す適当な手段が無くパッケージが大型化する或いは構造
が複雑になる等の問題があった。そこで一層の高密度実
装化と高出力化を可能にするマルチチップ型半導体装置
の開発が要望されている。
【０００４】
【従来の技術】図５は従来の半導体装置の概要を示す断
面図である。ハイブリッド集積回路では図５(a) に示す
如く基板11の両面に各種の半導体素子12を搭載し、基板
11上の図示省略された電極と半導体素子12上の図示省略
された電極の間をボンディングされたワイヤー13で接続
している。
【０００５】しかし電極間をボンディングされたワイヤ
ーで接続するハイブリッド集積回路は高密度実装化に限
度があり、最近はフリップチッブ方式やＴＡＢ方式等の
フェイスダウン方式によって半導体素子を基板に搭載す
る方式に移行しつつある。
【０００６】即ち、従来のマルチチップ型半導体装置は
図５(b) に示す如く高出力半導体素子14や低出力半導体
素子15を、平面的に配置してフェイスダウン方式によっ
て半田バンプ16を介し多層化された基板17上の図示省略
された電極に接続している。
【０００７】なおフェイスダウン方式によって基板17上
に搭載された高出力の半導体素子14は基板17を介して放
熱することができず、例えば半導体素子14の背面に接合
された窒化アルミ (AlＮ）等からなる放熱板18を介して
外部に放出している。
【０００８】
【発明が解決しようとする課題】しかし、従来のマルチ
チップ型半導体装置は半導体素子を平面的に配置してい
るため高密度実装化に限度があり、半導体素子の背面に
放熱板を接合する構造はワイヤーボンディングされる半
導体素子を混載する場合は利用できない。その場合は半
導体素子と放熱板の間に熱伝導部品を介在させる必要が
あり構造が複雑になるという問題があった。
【０００９】本発明の目的は一層の高密度実装化と高出
力化を可能にするマルチチップ型半導体装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】図１は本発明になる半導
体装置の概要を示す断面図である。なお全図を通し同じ
対象物は同一記号で表している。
【００１１】上記課題は両面にそれぞれ半導体素子14、
15が搭載された基板２をパッケージのベース３に実装
し、基板２上の電極21とベース３上の電極31をワイヤー
４で接続してなる半導体装置であって、少なくとも下面
に搭載される半導体素子14がフェイスダウン方式によっ
て基板２に搭載され、且つ、半導体素子14の背面が熱伝
導性の接合材５を介してベース３に接合されてなる本発
明の半導体装置によって達成される。
【００１２】
【作用】図１において両面にそれぞれ半導体素子が搭載
された基板をパッケージのベースに実装し、基板上の電
極とベース上の電極をワイヤーで接続してなる半導体装
置であって、少なくとも下面に搭載される半導体素子が
フェイスダウン方式によって基板に搭載され、且つ、半
導体素子の背面が熱伝導性の接合材を介してベースに接
合されてなる本発明の半導体装置は、複数の半導体素子
を立体的に配置できるため半導体装置全体を小型化する
ことが可能である。
【００１３】また高出力半導体素子の背面が熱伝導性の
接合材を介してベースに接合されているため、半導体素
子が発する熱をベースを介して外部に放出することが可
能になりパッケージの構造が簡略化される。即ち、一層
の高密度実装化と高出力化を可能にするマルチチップ型
半導体装置を実現することができる。
【００１４】
【実施例】以下添付図により本発明の実施例について説
明する。図２は本発明になる半導体装置の他の実施例を
示す断面図、図３は本発明になる半導体装置の別の実施
例を示す断面図、図４は本発明になる半導体装置の変形
例を示す断面図である。
【００１５】図１において本発明になる半導体装置は多
層化された基板２がパッケージのベース３に実装されて
おり、基板２上の電極21とベース３上の電極31はボンデ
ィングされたワイヤー４によって接続されている。
【００１６】基板２の下面には１乃至複数個の高出力の
半導体素子14がフェイスダウン方式によって半田バンプ
16を介して搭載され、半導体素子14の背面は熱伝導性の
接合材５を介して熱膨張率が半導体素子14に近似したベ
ース３に接合されている。
【００１７】また基板２の上面には１乃至複数個の低出
力の半導体素子15がフェイスダウン方式によって半田バ
ンプ16を介して搭載され、比較的発熱量の小さい半導体
素子15および基板２の熱は熱伝導ペースト８を介してベ
ース３に伝えられている。
【００１８】図２において本発明になる半導体装置の他
の実施例は基板２がパッケージのベース３に実装されて
おり、基板２上の電極21とベース３上の電極31はボンデ
ィングされたワイヤー４によって接続されている。
【００１９】基板２の下面には１乃至複数個の高出力の
半導体素子14がフェイスダウン方式によって半田バンプ
16を介して搭載され、半導体素子14の背面は熱伝導性の
接合材５を介して熱膨張率が半導体素子14に近似したベ
ース３に接合されている。
【００２０】また基板２の上面には１乃至複数個の低出
力の半導体素子15と抵抗やコンデンサ、コイル等の受動
部品６が搭載され、図示省略された半導体素子15上の電
極と基板２上の電極がボンディングされたワイヤー13に
よって接続されている。
【００２１】低出力の半導体素子15や受動部品６は基板
２の上面に、高出力の半導体素子14は基板２の下面に搭
載されているため、ワイヤーボンディングされる半導体
素子を混載する場合も高出力の半導体素子14の背面にベ
ース３を容易に接合できる。
【００２２】図３において本発明になる半導体装置の別
の実施例は基板２がパッケージのベース３に実装されて
おり、基板２上の電極21とベース３上の電極31はボンデ
ィングされたワイヤー４によって接続されている。
【００２３】基板２の下面には１乃至複数個の高出力の
半導体素子14がフェイスダウン方式によって半田バンプ
16を介して搭載され、半導体素子14の背面は熱伝導性の
接合材５を介して熱膨張率が半導体素子14に近似したベ
ース３に接合されている。
【００２４】また基板２の上面には１乃至複数個の低出
力の半導体素子15がフェイスダウン方式によって半田バ
ンプ16を介して搭載され、半導体装置の特性をモジュー
ル単位で試験するための複数の試験電極22が基板２上の
周縁部に設けられている。
【００２５】このように両面にそれぞれ半導体素子が搭
載された基板をパッケージのベースに実装し、基板上の
電極とベース上の電極をワイヤーで接続してなる半導体
装置であって、少なくとも下面に搭載される半導体素子
がフェイスダウン方式によって基板に搭載され、且つ、
半導体素子の背面が熱伝導性の接合材を介してベースに
接合されてなる本発明の半導体装置は、複数の半導体素
子を立体的に配置できるため半導体装置全体を小型化す
ることが可能である。
【００２６】また高出力半導体素子の背面が熱伝導性の
接合材を介してベースに接合されているため、半導体素
子が発する熱をベースを介して外部に放出することが可
能になり構造が簡略化される。即ち、一層の高密度実装
化と高出力化を可能にするマルチチップ型半導体装置を
実現することができる。
【００２７】更に図４において本発明になる半導体装置
の変形例はベース３に接合されたキャップ７を有し、熱
伝導ペースト８を介してベース３に実装された基板２と
キャップ７の間に金属からなる熱伝導部品９を介在させ
ている。
【００２８】例えば熱伝導性に優れた金属で形成された
Ｕ字状板ばねからなる熱伝導部品９は一端がキャップ７
に半田付けされており、キャップ７をベース３に接合し
たときに熱伝導部品９の他端はキャップ７と接触を保ち
ながら横に移動する。
【００２９】熱伝導部品９の中間に位置する円弧状底面
は基板２に押し付けられるように構成されており、基板
２の熱は熱伝導ペースト８を介してベース３に伝えられ
ると共に熱伝導部品９を介してキャップ７に伝えられ
る。
【００３０】即ち、高出力半導体素子14の背面を熱伝導
性の接合材５によってベース３に接合すると共に、基板
２の熱をベース３とキャップ７に伝えることによってパ
ッケージの放熱効果が向上し更に高出力化を図ることが
できる。
【００３１】
【発明の効果】上述の如く本発明によれば一層の高密度
実装化と高出力化を可能にするマルチチップ型半導体装
置を提供することができる。
【図面の簡単な説明】
【図１】 本発明になる半導体装置の概要を示す断面図
である。
【図２】 本発明になる半導体装置の他の実施例を示す
断面図である。
【図３】 本発明になる半導体装置の別の実施例を示す
断面図である。
【図４】 本発明になる半導体装置の変形例を示す断面
図である。
【図５】 従来の半導体装置の概要を示す断面図であ
る。
【符号の説明】
２ 基板 ３ ベース ４ ワイヤー ５ 接合材 ６ 受動部品 ７ キャップ ８ 熱伝導ペースト ９ 熱伝導部品 13 ワイヤー 14、15 半導体素子 16 半田バンプ 21、31 電極 22 試験電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 両面にそれぞれ半導体素子(14,15) が搭
    載された基板(2) をパッケージのベース(3) に実装し、
    該基板(2) 上の電極(21)と該ベース(3) 上の電極(31)を
    ワイヤー(4) で接続してなる半導体装置であって、 少なくとも下面に搭載される半導体素子(14)がフェイス
    ダウン方式によって該基板(2) に搭載され、且つ、該半
    導体素子(14)の背面が熱伝導性の接合材(5) を介して該
    ベース(3) に接合されてなることを特徴とする半導体装
    置。
  2. 【請求項２】 請求項１に記載された半導体装置におい
    て低出力の半導体素子(15)が基板(2) の上面に搭載さ
    れ、高出力の半導体素子(14)が該基板(2) の下面に搭載
    されてなることを特徴とする半導体装置。
  3. 【請求項３】 請求項１に記載された半導体装置におい
    て半導体素子(15)と受動部品(6) が基板(2) の上面に搭
    載されてなることを特徴とする半導体装置。
  4. 【請求項４】 請求項１に記載された半導体装置におい
    て基板(2) およびベース(3) を構成する素材が、半導体
    素子(14,15) の熱膨張率に近似した熱膨張率を有するこ
    とを特徴とする半導体装置。
  5. 【請求項５】 請求項１に記載された半導体装置におい
    てパッケージのベース(3) またはキャップ(7) と基板
    (2) の間に、絶縁性の熱伝導ペースト(8) または金属製
    の熱伝導部品(9) を介在させてなることを特徴とする半
    導体装置。
  6. 【請求項６】 請求項１に記載された半導体装置におい
    て基板(2) 上に外部接続用の電極(21)と試験用の電極(2
    2)が形成され、ベース(3) への実装に先立って該基板
    (2) 上に形成された回路の特性を、該電極(22)を介して
    試験可能なように構成されてなることを特徴とする半導
    体装置。
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