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JPH05243306A - 樹脂封止半導体装置 - Google Patents

樹脂封止半導体装置

Info

Publication number
JPH05243306A
JPH05243306A JP4271892A JP4271892A JPH05243306A JP H05243306 A JPH05243306 A JP H05243306A JP 4271892 A JP4271892 A JP 4271892A JP 4271892 A JP4271892 A JP 4271892A JP H05243306 A JPH05243306 A JP H05243306A
Authority
JP
Japan
Prior art keywords
semiconductor element
wiring board
wiring
semiconductor device
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4271892A
Other languages
English (en)
Inventor
Eiji Tsukiide
英治 月出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4271892A priority Critical patent/JPH05243306A/ja
Publication of JPH05243306A publication Critical patent/JPH05243306A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】半導体素子の縮小化、コスト低減のための半導
体素子の電極ピッチ縮小化に対応する半導体装置を提供
する。 【構成】半導体素子１の電極とリード３間の電気的結線
を２層以上のプリント配線基板４を介して行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、樹脂封止型半導体装置
に関し、特に半導体装置内で電気信号をプリント配線基
板を介している半導体装置の構造に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置は図４，図５
に示すように、半導体素子搭載部２の中央に半導体素子
１をＡｇペースト等により接着させ、さらに半導体素子
１の周囲にプリント配線された１層の基板４を接着し、
半導体素子１の電極７と配線基板４の配線パターン８を
ボンディングワイヤ（Ａｕ）５で結線し、また配線基板
４の配線パターン８とリード３をボンディングワイヤ５
で結線し、電気的に接続していた。さらにその後、トラ
ンスファー樹脂封止法により樹脂６を形成して製作して
いた。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
では、配線基板上の配線パターン間が最低約６０μｍ必
要であり、配線パターン幅を９０μｍとると配線のピッ
チは１５０μｍ以上となり、半導体素子と配線基板との
ボンディグワイヤを半導体素子の辺に垂直にボンディン
グすると半導体素子上の電極ピッチも１５０μｍ以下に
することができず、半導体素子の縮小化、それに伴なう
コスト低減の支障となる問題点があった。
【０００４】
【課題を解決するための手段】本発明は、半導体素子と
リード間の電気的結線をプリント配線基板を介して行な
う樹脂封止半導体装置において、プリント配線基板を２
層以上備えていることを特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の断面図であり、図２
は図１の半導体素子の電極と配線基板間のワイヤボンデ
ィングを示す平面図である。半導体素子搭載部２の中央
に半導体素子１をＡｇペースト等により接着させ、さら
に半導体素子１の周囲にプリント配線された２層以上の
配線基板４を接着し、半導体素子１の電極７と配線基板
４の配線パターン８をボンディングワイヤ５で半導体素
子１の辺と垂直に結線する。２層以上の配線基板４の配
線パターンを交互に位置させることにより半導体素子の
電極ピッチは配線基板の配線パターン可能ピッチの１／
２に縮小可能となる。
【０００６】図３は本発明の第２の実施例の断面図であ
り、２層の配線基板間に金属又はセラミック等の固い材
質の基板間材９を入れた例である。配線基板がポリイミ
ドテープ等樹脂である場合、樹脂が厚くなるとワイヤボ
ンディング時ワイヤの潰れが悪くなり密着性が低下する
ことがある。配線基板間に硬度が高い金属，セラミック
等の間材を入れることにより１層基板と同等のワイヤボ
ンディングの密着性が得られる。
【０００７】なお、上記実施例では２層構造の配線基板
について述べたが、３層以上の構造にしてもよい。
【０００８】
【発明の効果】以上説明したように本発明は、配線基板
を２層以上とすることにより従来の配線基板の配線パタ
ーンピッチを１／２にしたと同じピッチのワイヤボンデ
ィングが可能であり、また配線パターン幅は従来通りで
ある。また、半導体素子の電極ピッチも従来の１／２に
縮小が可能となり半導体素子の縮小化、それに伴なうコ
スト低減が可能という効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図である。
【図２】図１に示した第１の実施例の半導体素子とのワ
イヤボンディングを示す平面図である。
【図３】本発明の第２の断面図である。
【図４】従来の半導体装置の断面図である。
【図５】図４に示した従来例の半導体素子とのワイヤボ
ンディングを示す平面図である。
【符号の説明】
１ 半導体素子 ２ 半導体素子搭載部 ３ リード ４ 配線基板 ５ ボンディングワイヤ ６ 樹脂 ７ 電極 ８ 配線パターン ９ 基板間材

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子とリード間の電気的結線をプ
    リント配線基板を介して行なう樹脂封止半導体装置にお
    いて、２層以上のプリント配線基板を備えることを特徴
    とする樹脂封止半導体装置。
JP4271892A 1992-02-28 1992-02-28 樹脂封止半導体装置 Withdrawn JPH05243306A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4271892A JPH05243306A (ja) 1992-02-28 1992-02-28 樹脂封止半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4271892A JPH05243306A (ja) 1992-02-28 1992-02-28 樹脂封止半導体装置

Publications (1)

Publication Number Publication Date
JPH05243306A true JPH05243306A (ja) 1993-09-21

Family

ID=12643853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4271892A Withdrawn JPH05243306A (ja) 1992-02-28 1992-02-28 樹脂封止半導体装置

Country Status (1)

Country Link
JP (1) JPH05243306A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232561B1 (en) * 1997-01-31 2001-05-15 Robert Bosch Gmbh Process for producing wire connections on an electronic component assembly carrier made by the process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990518