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JPH0518469B2 - - Google Patents

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Publication number
JPH0518469B2
JPH0518469B2 JP60211419A JP21141985A JPH0518469B2 JP H0518469 B2 JPH0518469 B2 JP H0518469B2 JP 60211419 A JP60211419 A JP 60211419A JP 21141985 A JP21141985 A JP 21141985A JP H0518469 B2 JPH0518469 B2 JP H0518469B2
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JP
Japan
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node
input
integrated circuit
semiconductor integrated
diffusion region
Prior art date
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Application number
JP60211419A
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English (en)
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JPS6271275A (ja
Inventor
Yoichi Suzuki
Makoto Segawa
Shoji Ariizumi
Takeo Kondo
Fujio Masuoka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP60211419A priority Critical patent/JPS6271275A/ja
Priority to EP86113189A priority patent/EP0215493B1/en
Priority to DE8686113189T priority patent/DE3676259D1/de
Priority to KR1019860008018A priority patent/KR910003834B1/ko
Publication of JPS6271275A publication Critical patent/JPS6271275A/ja
Priority to US07/219,805 priority patent/US4893159A/en
Publication of JPH0518469B2 publication Critical patent/JPH0518469B2/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Protection Of Static Devices (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は絶縁ゲート型電界効果トランジスタ
によつて構成された半導体集積回路に係り、入力
端子に印加されるサージ電圧から入力トランジス
タのゲートを保護するための入力保護回路が設け
られた半導体集積回路に関する。
［発明の技術的背景］ 絶縁ゲート型電界効果トランジスタ、例えば
MOSトランジスタを用いて構成されている半導
体集積回路では、入力端子に印加されるサージ電
圧による内部回路、特に入力トランジスタのゲー
トの絶縁層破壊を防止するために入力保護回路が
内蔵されている。
第７図は従来の半導体集積回路に内蔵されてい
る入力保護回路を示す。第７図において、入力端
子５１と入力トランジスタ５２のゲートとの間に
は入力保護抵抗５３が挿入されている。この抵抗
５３は例えば半導体基板上にフイールド酸化膜を
介して設けられた多結晶シリコン層または半導体
基板内に形成された拡散層等で構成されている。
上記抵抗５３の一端および入力トランジスタ５２
のゲートが接続されているノード５４には保護素
子としてのトランジスタ５５のソース、ドレイン
の一端が接続されている。このトランジスタ５５
のソース、ドレインの他端およびゲートは共にア
ース（基準電位Vss）に接続されている。
このような保護回路では、入力端子５１にサー
ジ電圧が印加されたとき、ノード５４に存在する
寄生容量Ｃと抵抗５３の抵抗値Ｒとで決まる時定
数τ＝Ｃ・Ｒによつて入力サージのピーク電圧が
下げられる。また、トランジスタ５５のパンチス
ル−またはサーフエイスブレークダウン特性を利
用してサージの電荷がアースに逃がされる。これ
により、ノード５４の電圧が低下し、入力トラン
ジスタ５２のゲートと基板等との間に加わる電界
強度が小さくされ、入力トランジスタ５２のゲー
ト酸化膜の絶縁破壊等が防止される。
［背景技術の問題点］ 第７図のような構成の入力保護回路の等価回路
図は第８図で示される。第８図中の抵抗５６は基
板における広がり抵抗であり、その抵抗値Rbは
通常の集積回路では50Ω程度である。ここで第８
図の等価回路において、入力端子５１にVoのサ
ージが印加されたとき、ノード５４すなわち入力
トランジスタ５２のゲートに加わる電圧Vcは次
式で表わされる。
Vc＝Rb／Ｒ＋RbVo ……１ 通常のMOSトランジスタのゲート酸化膜は７
ないし８（MV／cm）の電界強度で破壊すること
が知られている。この電界強度の値は入力トラン
ジスタ５２のゲート絶縁膜の膜厚とノード５４の
電圧に依存する。そこで、入力トランジスタ５２
のゲート絶縁膜が破壊されないようにするため、
抵抗５３の値Ｒを調整してノード５４の電圧を低
く調整する必要がある。
ところで、今日では集積回路の微細化が進み、
MOSトランジスタのゲート絶縁膜の厚みが急速
に薄くなつてきている。そこで、このように薄い
ゲート絶縁膜が破壊されないようにするにはゲー
ト電圧を例えば30V以下に設定しなければならな
い。基板における広がり抵抗値Rbは基板固有の
値であり、これを変化させることはできない。こ
のため、ノード５４の電圧を低くするには、前記
第１式により、入力保護抵抗５３の値Ｒを大きく
設定する必要がある。ところが、この抵抗値を大
きくすると、この抵抗５３を多結晶シリコン層で
構成した場合にはその下のフイールド酸化膜の絶
縁破壊が、またこの抵抗５３を拡散層で構成した
場合には基板との間の接合破壊がそれぞれ生じる
恐れがある。例えば、製造工程等で集積回路のパ
ツケージに帯電する静電気は2000Vないし3000V
にも達する。このとき、上記のような入力保護回
路のノード５４に加わる電圧を計算してみる。い
ま入力端子５１に3000Vのサージ電圧が印加され
た場合に、基板における広がり抵抗値Rbの値を
50Ωとし、かつノード５４の電圧Vcが20V以下
となるようなＲの値を第１式から計算すると
7.45KΩ以上となる。
他方、この種のミル（MIL）規格である入力
抵抗が1.5KΩ、入力容量が100pFの条件下におけ
る試験法において、サージ耐量が1200V以上あれ
ば集積回路として問題がないといわれている。
このミル規格で上記第７図の入力保護回路を試
験する場合の試験回路の等価回路図を第９図に示
す。第９図において抵抗５７および容量５８はそ
れぞれ1.5KΩ、100pFの入力抵抗および入力容量
である。この試験回路で入力保護抵抗５３が絶縁
破壊を起こさないＲの値の上限を、膜厚6000Åの
フイールド酸化膜の耐圧から求める。すなわち、
膜厚が6000Åのフイールド酸化膜の電界強度を７
（MV／cm）以下にするためには、フイールド酸
化膜の印加電圧は400V以下に設定する必要があ
る。この場合のＲの値の上限は1KΩとなる。と
ころが、ノード５４の電圧Vcを20V以下にする
ためには上記のようにＲの値を7.45KΩ以上にす
る必要があり、このような値では入力保護抵抗５
３の下部のフイールド酸化膜には絶縁破壊が生じ
てしまう。またこの抵抗値Ｒを上記のような理由
で大きくしなければならないので、前記時定数τ
が増大し、通常動作時における入力信号の波形が
なまつて高速化等の障害ともなる。従つて、抵抗
５３の値Ｒを限りなく大きくすることができない
ので、ノード５４の電圧が高くなり、入力トラン
ジスタ５２のみならず、入力保護用トランジスタ
５５のサージ耐量も低下することになる。
［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、入力保護回路が設けら
れた半導体集積回路において、入力端子にサージ
電圧が印加されたとき、入力保護回路自体の破壊
を伴わずに、この端子に接続された入力トランジ
スタのゲートに加わる電圧の低減化を図ることが
でき、もつてサージ耐量の向上を実現することが
できる半導体集積回路を提供することにある。
［発明の概要］ 上記目的を達成するためこの発明にあつては、
多結晶シリコンで構成された第１の抵抗素子を入
力端子と第１のノードとの間に接続し、第１のノ
ードと第２のノードとの間に第２の抵抗素子を接
続し、上記第２のノードには入力トランジスタの
ゲートを結合し、上記入力トランジスタのソース
もしくはドレイン領域の拡散深さよりも深い拡散
領域を持つPN接合素子の一端を上記第１のノー
ドに接続し、さらに上記第２のノードと基準電位
点との間にトランジスタもしくはゲートコントロ
ールダイオードからなる保護素子を挿入するよう
にしている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。
第１図はこの発明の一実施例に係る半導体集積
回路の入力保護回路部分の構成を示す回路図であ
る。入力端子１１と第１のノード１２との間には
抵抗１３が挿入されている。この抵抗１３は半導
体基板上にフイールド酸化膜を介して設けられた
多結晶シリコン層で構成され、その抵抗値は500
Ωから1.5KΩの範囲の例えば1KΩに設定されて
いる。また上記第１のノード１２と第２のノード
１４との間には、半導体基板上にフイールド酸化
膜を介して設けられた多結晶シリコン層で構成さ
れ、抵抗値が100Ωから300Ωの範囲の例えば250
Ωに設定された抵抗１５が挿入されている。さら
に上記第２のノード１４と、入力トランジスタ１
６のゲートが接続されている第３のノード１７と
の間には、半導体基板上にフイールド酸化膜を介
して設けられた多結晶シリコン層で構成され、抵
抗値が例えば100Ωから200Ωの範囲に設定された
抵抗１８が挿入されている。
上記第１のノード１２には、例えば0.3μｍ程度
の深さに調整されている上記入力トランジスタ１
６のソース、ドレインの拡散領域よりも深い、例
えば0.5μｍないし2.0μｍの範囲の深さに拡散され
たｎ型拡散領域を持つPN接合ダイオード１９の
カソードが接続されている。このダイオード１９
のｐ型領域として例えばｐ型基板が使用されてお
り、その接合面積は例えば2000μm2ないし3000μ
m2程度にされている。そしてこの基板はアース
（Vss）に接続されている。上記第２のノード１
４にはMOSトランジスタ２０のドレインが接続
されている。このトランジスタ２０のソースおよ
びゲートは共にアースに接続されている。
第２図は上記実施例回路で各保護素子がブレー
クダウンした後の等価回路図である。上記第１の
ノード１２および第２のノード１４には基板にお
ける広がり抵抗２１，２２それぞれの一端が接続
されている。そして上記両抵抗２１，２２の他端
はアース（基板）に接続されている。
このような構成において、入力端子１１にサー
ジ電圧Voが印加されたときに第２のノード１４
には、このサージ電圧Voが第１、第２の抵抗１
３，１５および基板の広がり抵抗２１，２２によ
つて分割された電圧Vcが印加される。ここで第
２図において、サージ電圧Voが印加された際に
抵抗１３に流れる電流をＩ、抵抗２１に流れる電
流をI1および抵抗２２に流れる電流をI2とし、抵
抗１３，１５の値をR1、R2、抵抗２１と２２の
値をRbとしたときに第２のノード１４に印加さ
れる電圧Vcを計算する。
抵抗２２に流れる電流１２はノード１４の電圧
Vcをその抵抗値Rbで割つたものとなるので、電
流Ｉ２は次式で与えられる。
I2＝Vc／Rb ……２ また、電流I1が流れる抵抗２１の両端における
電圧降下は、直列接続された抵抗１５および２２
における電圧降下と等しいので次式が成立する。
Ib・I1＝（R2＋Rb）I2 ……３ また抵抗１３に流れる電流Ｉは抵抗１３，１
５，２１，２２の合成抵抗値でサージ電圧Voを
割つたものとなるので、次式が成立する。
Ｉ＝Vo／R1＋Rb（R2＋Rb）／Rb＋（R2＋Rb） ……４ また、電流Ｉは電流I1とI2とに分流されている
ので、次式が成立する。
Ｉ＝I1＋I2 ……５ いま、第１の抵抗１３の値は1KΩに設定され
ており、サージ電圧Voが3000V、基板の広がり
抵抗２１および２２の値がそれぞれ50Ωである場
合に、ノード１４の電圧Vcが入力トランジスタ
１６のゲート絶縁膜が破壊されない程度の20Vに
される抵抗１５の値R2を求めてみる。
上記２式にRbの値50Ωとノード１４の電圧Vc
の値20Vを代入すると次の式が得られる。
I2＝20／50＝0.4（Ａ） ……６ さらに上記６式で得られた電流I2の値0.4Aと
Rbの値50Ωとを代入し、これをI1につてまとめ
ると次の式が得られる。
I1＝0.4／50（R2＋50） ……７ 次に上記第７式で表わされるI1と、前記第４式
で与えられるＩとを前記第５式に代入すると次の
第８式が得られる。
0.4／50（R2＋50）＋0.4＝3000／1000＋50（R2＋50）／
50＋（R2＋50） ……８ ここで、R2＋50＝γとすると、上記第８式は
次式のように書き改められる。
0.4／50γ＋0.4＝3000／1000＋50γ／50γ……９ そして、上記第９式をまとめると、次のような
２次方程式が得られる。
8.4γ2−2180γ−13000＝０ ……10 これをγについて解くと、γは約309.5となる。
R2の値はこの値から50を差し引いたものとなる
ので、R2は最終的には259.5Ω、つまり約250Ω
となる。
このように、抵抗１３の値R1が1KΩ、抵抗１
５の値R2が250Ωに設定されているときに入力端
子１１に3000Vのサージ電圧Voが印加された場
合、ノード１４の電圧Vcは入力トランジスタ１
６のゲート絶縁膜が破壊しない20V程度の低い値
にされる。従つて、サージ電圧印加時に入力トラ
ンジスタ１６のゲート絶縁膜は破壊から保護され
る。
第３図は上記実施例回路で各保護素子がブレー
クダウンする前の等価回路図である。図おいて容
量２３はノード１２に存在している寄生容量であ
り、主にダイオード１９の拡散領域による接合容
量である。また、容量２４はノード１４に存在し
ている寄生容量、２５はノード１７に存在してい
る寄生容量であり、この容量２５は主に入力トラ
ンジスタ１６のゲート容量である。
サージ印加時、ノード１２については上記ノー
ド１４よりも高い電圧となる。ところが、このノ
ード１２には通常のMOSトランジスタにおける
拡散領域よりも深い拡散領域を持つダイオード１
９が接続されている。このように深い拡散領域を
持つダイオードは接合破壊を起こしにくいので、
容易に破壊されることはない。またこのダイオー
ド１９は接合面積が十分大きくされているために
上記寄生容量２３の値は大きなものとなつてい
る。このため、サージ印加時、ノード１２では抵
抗１３と容量２３によつてピーク電圧を低下させ
ることができる。しかも抵抗１３の値R1を小さ
くすることができるので、この場合の時定数を小
さくすることができ、従来のように時定数の増大
による通常動作時における入力信号の波形のなま
りは発生しない。従つて、高速化等の障害は発生
しない。
同様に、ノード１４における電圧は抵抗１５と
容量２４とに応じた時時定数で、ノード１７にお
ける電圧は抵抗１８と容量２５とに応じた時定数
でピーク電圧をそれぞれ低下させることができ、
これにより保護用のトランジスタ２０と入力トラ
ンジスタ１６を保護することができる。
また、上記実施例回路によれば、一端が入力端
子１１に接続されている抵抗１３を拡散層ではな
く、半導体基板上にフイールド酸化膜を介して設
けられた多結晶シリコン層で構成するようにして
いる。この抵抗１３を多結晶シリコン層で構成す
る理由は次の通りである。すなわち、この抵抗１
３の一端には入力端子１１に印加されるサージ電
圧がそのまま印加される。一般にPN接合の耐圧
は低い。このため、抵抗１３を拡散層で構成する
と、サージ電圧印加時に入力端子１１と拡散層の
接合部が最初にブレークダウンし、電流が接後部
に集中するため、基板との間で接合破壊が生じ易
くなり、一度、破壊が生じるとその後は使用する
ことができなくなる。これに対し、基板との間に
膜厚の厚いフイールド酸化膜が介在している多結
晶シリコン層で構成された抵抗は耐圧が十分に高
く、破壊されにくい。
第４図は上記実施例におけるダイオード１９の
平面形状を示すパターン平面図であり、第５図は
その断面図である。このダイオード１９はｐ型の
半導体基板３１内にｎ型拡散領域３２を形成する
ことにより構成されている。そして、ｎ型拡散領
域３２上に多結晶シリコン層３３を堆積形成し、
これをパターニングし、さらに不純物を所定の濃
度に導入して抵抗値を調整を行なうことによつて
前記抵抗１３，１５およびｎ型拡散領域３２に対
するダイレクト・コンタクトを形成している。
ここで、このダイオードにおける拡散領域３２
の平面形状は略方形にされ、このダイオードにお
いて電流が流れる方向と平行な方向（図中、Ｘ方
向）の辺の長さをＬとし、これと直交する方向
（図中、Ｙ方向）の辺の長さをＷとすると、Ｌ＜
Ｗとなるように辺の長さＬとＷが設定されてい
る。このように電流が流れる方向と直交する方向
の辺の長さＷを長くすることにより、ダイオード
における電界の集中が緩和され、破壊に対して強
くすることができる。
第６図は上記実施例におけるダイオード１９の
異なる平面形状を示すパターン平面図である。こ
のダイオードではＸ方向の辺の長さＬと、これと
直交するＹ方向の辺の長さをＷとの間で、Ｌ≧Ｗ
となるように辺の長さを設定している。このよう
に辺の長さＬを長くすることにより、ダイオード
のPN接合による寄生容量と寄生抵抗を分布定数
的に設け、これによつてピーク電圧を順次低下さ
せるとともにサージの電荷をアースに放電させる
ようにしたものである。
このように上記実施例回路によれば、入力端子
にサージ電圧が印加されたとき、入力保護回路自
体の破壊を伴わずに、この端子に接続された入力
トランジスタのゲートに加わる電圧の低減化を図
ることができ、もつてサージ耐量の向上を実現す
ることができる。さらに通常動作時における高速
化の妨げることなしに高電圧の入力サージを十分
抑制することができる。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では保護素子として
MOSトランジスタ２０を使用する場合について
説明したが、これはMOSトランジスタのソース
もしくはドレインがないようなゲートコントロー
ルダイオードを使用するようにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、入力保
護回路が設けられた半導体集積回路において、入
力端子にサージ電圧が印加されたとき、入力保護
回路自体の破壊を伴わずに、この端子に接続され
た入力トランジスタのゲートに加わる電圧の低減
化を図ることができ、もつてサージ耐量の向上を
実現することができる半導体集積回路を提供する
ことができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る構成を示す
回路図、第２図および第３図はそれぞれ上記実施
例回路の等価回路図、第４図は上記実施例回路の
一部分のパターン平面図、第５図は第４図の回路
部分の断面図、第６図は上記実施例回路の一部分
の異なるパターン平面図、第７図は従来回路の回
路図、第８図はその等価回路図、第９図は上記従
来回路を試験する場合の試験回路の回路図であ
る。 １１……入力端子、１２……第１のノード、１
３，１５，１８……抵抗、１４……第２のノー
ド、１６……入力トランジスタ、１９……ダイオ
ード、２０……MOSトランジスタ、２１，２２
……基板の広がり抵抗、２３，２４，２５……寄
生容量、３１……ｐ型の半導体基板、３２……ｎ
型拡散領域、３３……多結晶シリコン層。

Claims (1)

  1. 【特許請求の範囲】 １ 入力端子と、 この入力端子に一端が接続され他端が第１のノ
    ードに接続され、多結晶シリコンで構成された第
    １の抵抗素子と、 一端が上記第１のノードに接続され他端が第２
    のノードに接続された第２の抵抗素子と、 上記第２のノードにゲートが接続された入力ト
    ランジスタと、 カソード側が上記第１のノードに接続され、ア
    ノード側が基準電位点に接続され、上記入力トラ
    ンジスタのソースもしくはドレイン領域の拡散深
    さよりも深い拡散領域を持つPN接合素子と、 上記第２のノードと基準電位点との間に挿入さ
    れた保護素子と を具備したことを特徴とする半導体集積回路。 ２ 前記第２のノードと前記入力トランジスタの
    ゲートとの間に第３の抵抗素子が挿入されている
    特許請求の範囲第１項に記載の半導体集積回路。 ３ 前記保護素子がMOSトランジスタで構成さ
    れている特許請求の範囲第１項に記載の半導体集
    積回路。 ４ 前記保護素子がゲートコントロールダイオー
    ドで構成されている特許請求の範囲第１項に記載
    の半導体集積回路。 ５ 前記第１の抵抗素子の値が500Ωないし1.5K
    Ωの範囲に設定され、前記第２の抵抗素子の値が
    100Ωないし300Ωの範囲に設定されており、前記
    PN接合素子の拡散領域の深さが0.5μｍないし
    2.0μｍの範囲に設定されかつこの拡散領域の接合
    面積が2000μm2以上に設定されている特許請求の
    範囲第１項に記載の半導体集積回路。 ６ 前記PN接合素子の拡散領域の平面形状が略
    方形をなし、この拡散領域において電流が流れる
    方向と平行な方向の辺の長さをＬ、これと直交す
    る方向の辺の長さをＷとしたときに、Ｌ＜Ｗなる
    関係を満たすように各辺の長さが設定されている
    特許請求の範囲第１項に記載の半導体集積回路。 ７ 前記PN接合素子の拡散領域の平面形状が略
    方形をなし、この拡散領域において電流が流れる
    方向と平行な方向の辺の長さをＬ、これと直交す
    る方向の辺の長さをＷとしたときに、Ｌ≧Ｗなる
    関係を満たすように各辺の長さが設定されている
    特許請求の範囲第１項に記載の半導体集積回路。
JP60211419A 1985-09-25 1985-09-25 半導体集積回路 Granted JPS6271275A (ja)

Priority Applications (5)

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