JPH05144841A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05144841A JPH05144841A JP30508991A JP30508991A JPH05144841A JP H05144841 A JPH05144841 A JP H05144841A JP 30508991 A JP30508991 A JP 30508991A JP 30508991 A JP30508991 A JP 30508991A JP H05144841 A JPH05144841 A JP H05144841A
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- Japan
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- mask
- drain
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- silicon film
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造方法に関し，動作半
導体膜をプラズマＣＶＤ法を使わずに蒸着法又はスパッ
タ法で形成できる方法を目的とする。 【構成】 透明絶縁性基板１上にゲート電極２，ゲート
絶縁膜３及び４, 動作半導体膜５がこの順に積層され，
該動作半導体膜５はチャネル部とその両側にソース・ド
レインを有する薄膜トランジスタの製造において，ゲー
ト絶縁膜４上にシリコン膜５を蒸着法またはスパッタ法
により堆積する工程と, シリコン膜５全面に水素化処理
を施して水素化されたシリコン膜5aを形成する工程と,
水素化されたシリコン膜5a上に絶縁膜を形成した後ゲー
ト電極２をマスクとする背面露光法により絶縁膜をパタ
ーニング・エッチングしてチャネル保護層6aを形成する
工程と, チャネル保護層6aをマスクにして，水素化され
たシリコン膜5aに一導電型不純物を導入してソース及び
ドレインを形成する工程とを有するように構成する。
導体膜をプラズマＣＶＤ法を使わずに蒸着法又はスパッ
タ法で形成できる方法を目的とする。 【構成】 透明絶縁性基板１上にゲート電極２，ゲート
絶縁膜３及び４, 動作半導体膜５がこの順に積層され，
該動作半導体膜５はチャネル部とその両側にソース・ド
レインを有する薄膜トランジスタの製造において，ゲー
ト絶縁膜４上にシリコン膜５を蒸着法またはスパッタ法
により堆積する工程と, シリコン膜５全面に水素化処理
を施して水素化されたシリコン膜5aを形成する工程と,
水素化されたシリコン膜5a上に絶縁膜を形成した後ゲー
ト電極２をマスクとする背面露光法により絶縁膜をパタ
ーニング・エッチングしてチャネル保護層6aを形成する
工程と, チャネル保護層6aをマスクにして，水素化され
たシリコン膜5aに一導電型不純物を導入してソース及び
ドレインを形成する工程とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，薄膜トランジスタの製
造方法に関する。近年，液晶表示パネル，エレクトロル
ミネッセンス等の駆動素子として，薄膜トランジスタ
（以下，ＴＦＴと称する）マトリックスが使用されるよ
うになった。このようなＴＦＴマトリックスにおいて
は，数十万箇のＴＦＴを歩留りよく安価に製造すること
が望まれている。
造方法に関する。近年，液晶表示パネル，エレクトロル
ミネッセンス等の駆動素子として，薄膜トランジスタ
（以下，ＴＦＴと称する）マトリックスが使用されるよ
うになった。このようなＴＦＴマトリックスにおいて
は，数十万箇のＴＦＴを歩留りよく安価に製造すること
が望まれている。
【０００２】
【従来の技術】図３(a) 〜(d) は液晶駆動用ＴＦＴを製
造する従来例を示す工程順断面図（その１），図４(e)
〜(g) は従来例を示す工程順断面図（その２）である。
以下，これらの図を参照しながら従来例について説明す
る。
造する従来例を示す工程順断面図（その１），図４(e)
〜(g) は従来例を示す工程順断面図（その２）である。
以下，これらの図を参照しながら従来例について説明す
る。
【０００３】図３(a) 参照 ガラス基板１上にゲート電極となるＴａ膜12を形成し,
その表面を陽極酸化して, Ｔａ2 Ｏ5 膜13を形成する。
Ｔａ2 Ｏ5 膜13はゲート絶縁膜の一部となる。
その表面を陽極酸化して, Ｔａ2 Ｏ5 膜13を形成する。
Ｔａ2 Ｏ5 膜13はゲート絶縁膜の一部となる。
【０００４】図３(b) 参照 全面にプラズマＣＶＤ法によりゲート絶縁膜となるＳｉ
Ｎx 膜14, 動作半導体膜となるａ−Ｓｉ：Ｈ膜15, チャ
ネル保護層となるＳｉＯ2 膜16を形成する。
Ｎx 膜14, 動作半導体膜となるａ−Ｓｉ：Ｈ膜15, チャ
ネル保護層となるＳｉＯ2 膜16を形成する。
【０００５】図３(c) 参照 ＳｉＯ2 膜16上にポジレジストを塗布し，ゲート電極２
をマスクとする背面露光によりポジレジストを露光し，
現像することによりレジストマスク17を形成する。
をマスクとする背面露光によりポジレジストを露光し，
現像することによりレジストマスク17を形成する。
【０００６】図３(d) 参照 レジストマスク17をマスクにしてＳｉＯ2 膜16をエッチ
ングし，ＳｉＯ2 膜のチャネル保護層16a を形成する。
ングし，ＳｉＯ2 膜のチャネル保護層16a を形成する。
【０００７】図４(e) 参照 全面にプラズマＣＶＤ法によりソース・ドレインとなる
ｎ+ 型ａ−Ｓｉ膜18を堆積した後, 全面にスパッタ法に
よりソース電極，ドレイン電極となるＴｉ膜19を堆積す
る。
ｎ+ 型ａ−Ｓｉ膜18を堆積した後, 全面にスパッタ法に
よりソース電極，ドレイン電極となるＴｉ膜19を堆積す
る。
【０００８】図４(f) 参照 マスクを用いてＴｉ膜19, ｎ+ 型ａ−Ｓｉ膜18，ａ−Ｓ
ｉ膜15をエッチングし，ソース18a,ドレイン18b,ソース
電極19a,ドレイン電極19b を形成する。
ｉ膜15をエッチングし，ソース18a,ドレイン18b,ソース
電極19a,ドレイン電極19b を形成する。
【０００９】図４(g) 参照 全面にＩＴＯ膜をスパッタ法で堆積した後，マスクを用
いてそれをエッチングし，ソース電極19a に接続する画
素電極20を形成する。
いてそれをエッチングし，ソース電極19a に接続する画
素電極20を形成する。
【００１０】ところで，上で述べた従来例では，プラズ
マＣＶＤ工程が４工程ある。通常の量産工程では各工程
１台づつプラズマＣＶＤ装置が必要であるから，全部で
４台のプラズマＣＶＤ装置が必要となる。また，プラズ
マＣＶＤ装置は反応チャンバ内に堆積物の塵埃の発生が
あり，歩留りを維持するための管理が煩雑である。
マＣＶＤ工程が４工程ある。通常の量産工程では各工程
１台づつプラズマＣＶＤ装置が必要であるから，全部で
４台のプラズマＣＶＤ装置が必要となる。また，プラズ
マＣＶＤ装置は反応チャンバ内に堆積物の塵埃の発生が
あり，歩留りを維持するための管理が煩雑である。
【００１１】プラズマＣＶＤ装置は高価であり，コスト
面から，また，歩留り維持の面からプラズマＣＶＤ工程
を減らす工夫が望まれる。
面から，また，歩留り維持の面からプラズマＣＶＤ工程
を減らす工夫が望まれる。
【００１２】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，プラズマＣＶＤ工程回数を低減できるＴＦＴの製
造方法を提供することを目的とする。
鑑み，プラズマＣＶＤ工程回数を低減できるＴＦＴの製
造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】図１(a) 〜(d) は実施例
を示す工程順断面図（その１），図２(e) 〜(g) は実施
例を示す工程順断面図（その２）である。
を示す工程順断面図（その１），図２(e) 〜(g) は実施
例を示す工程順断面図（その２）である。
【００１４】上記課題は，透明絶縁性基板１上にゲート
電極２，ゲート絶縁膜３及び４，動作半導体膜５がこの
順に積層され，該動作半導体膜５はチャネル部とその両
側にソース・ドレインを有する薄膜トランジスタの製造
において，ゲート絶縁膜４上にシリコン膜５を堆積する
工程と, 該シリコン膜５全面に水素化処理を施して水素
化されたシリコン膜5aを形成する工程と, 該水素化され
たシリコン膜5a上に絶縁膜を形成した後ゲート電極２を
マスクとする背面露光法により該絶縁膜をパターニング
・エッチングしてチャネル保護層6aを形成する工程と,
該チャネル保護層6aをマスクにして，該水素化されたシ
リコン膜5aに一導電型不純物を導入してソース5c及びド
レイン5dを形成する工程とを有する薄膜トランジスタの
製造方法によって解決される。
電極２，ゲート絶縁膜３及び４，動作半導体膜５がこの
順に積層され，該動作半導体膜５はチャネル部とその両
側にソース・ドレインを有する薄膜トランジスタの製造
において，ゲート絶縁膜４上にシリコン膜５を堆積する
工程と, 該シリコン膜５全面に水素化処理を施して水素
化されたシリコン膜5aを形成する工程と, 該水素化され
たシリコン膜5a上に絶縁膜を形成した後ゲート電極２を
マスクとする背面露光法により該絶縁膜をパターニング
・エッチングしてチャネル保護層6aを形成する工程と,
該チャネル保護層6aをマスクにして，該水素化されたシ
リコン膜5aに一導電型不純物を導入してソース5c及びド
レイン5dを形成する工程とを有する薄膜トランジスタの
製造方法によって解決される。
【００１５】また，前記チャネル保護層6aをマスクにし
て，前記水素化されたシリコン膜5aにプラズマドーピン
グ法により一導電型不純物を導入してソース5c及びドレ
イン5dを形成する薄膜トランジスタの製造方法によって
解決される。
て，前記水素化されたシリコン膜5aにプラズマドーピン
グ法により一導電型不純物を導入してソース5c及びドレ
イン5dを形成する薄膜トランジスタの製造方法によって
解決される。
【００１６】また，前記シリコン膜５は非晶質シリコン
膜であり，前記一導電型不純物はｎ型不純物である薄膜
トランジスタの製造方法によって解決される。
膜であり，前記一導電型不純物はｎ型不純物である薄膜
トランジスタの製造方法によって解決される。
【００１７】
【作用】本発明では，動作半導体膜となるシリコン膜５
を堆積した後水素化処理を施して水素化されたシリコン
膜5aを形成しているので，シリコン膜５の形成法として
例えば蒸着法またはスパッタ法が適用でき，通常，水素
化されたシリコン膜の形成に用いられるプラズマＣＶＤ
法を適用しなくともよい。
を堆積した後水素化処理を施して水素化されたシリコン
膜5aを形成しているので，シリコン膜５の形成法として
例えば蒸着法またはスパッタ法が適用でき，通常，水素
化されたシリコン膜の形成に用いられるプラズマＣＶＤ
法を適用しなくともよい。
【００１８】また，水素化されたシリコン膜5aに一導電
型不純物の導入されたソース5c及びドレイン5dを形成す
る時も，プラズマＣＶＤ法を適用しなくともよい。例え
ば，プラズマドーピング法が適用でき，プラズマＣＶＤ
法に比較して工程管理が容易であり，特性の再現性もよ
い。
型不純物の導入されたソース5c及びドレイン5dを形成す
る時も，プラズマＣＶＤ法を適用しなくともよい。例え
ば，プラズマドーピング法が適用でき，プラズマＣＶＤ
法に比較して工程管理が容易であり，特性の再現性もよ
い。
【００１９】また，非晶質シリコン膜を動作半導体膜と
し，一導電型不純物はｎ型不純物である薄膜トランジス
タの製造に本発明の方法は極めて効果的に適用できる。
し，一導電型不純物はｎ型不純物である薄膜トランジス
タの製造に本発明の方法は極めて効果的に適用できる。
【００２０】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
（その１），図２(e) 〜(g) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しながら
実施例について説明する。
（その１），図２(e) 〜(g) は実施例を示す工程順断面
図（その２）である。以下，これらの図を参照しながら
実施例について説明する。
【００２１】図１(a) 透明絶縁性基板となるガラス基板１として，例えば，コ
ーニング＃7059を用い，その上にＴａを 300nmの厚さに
スパッタし，マスクを用いてそれをエッチングし，ゲー
ト電極２を形成した。Ｔａ表面を陽極酸化して厚さ200n
m のＴａ2 Ｏ5 膜３を形成した。Ｔａ2Ｏ5 膜３はゲー
ト絶縁膜の一部となる。
ーニング＃7059を用い，その上にＴａを 300nmの厚さに
スパッタし，マスクを用いてそれをエッチングし，ゲー
ト電極２を形成した。Ｔａ表面を陽極酸化して厚さ200n
m のＴａ2 Ｏ5 膜３を形成した。Ｔａ2Ｏ5 膜３はゲー
ト絶縁膜の一部となる。
【００２２】図１(b) プラズマＣＶＤ法により，全面に厚さ 150nmのシリコン
窒化膜（ＳｉＮx ）を堆積し，ゲート絶縁膜４を形成し
た。原料ガスとしてＳｉＨ4 ＋ＮＨ3 ＋Ｈ2 を使用し，
温度 250℃, 圧力0.8 Torr, 電力0.2 Ｗ／cm2 とした。
窒化膜（ＳｉＮx ）を堆積し，ゲート絶縁膜４を形成し
た。原料ガスとしてＳｉＨ4 ＋ＮＨ3 ＋Ｈ2 を使用し，
温度 250℃, 圧力0.8 Torr, 電力0.2 Ｗ／cm2 とした。
【００２３】ゲート絶縁膜４上に，室温で電子ビーム蒸
着法により，厚さ２０nmの非晶質シリコン（ａ−Ｓｉ）
膜５を堆積する。このａ−Ｓｉ膜５は動作半導体膜とな
るものである。
着法により，厚さ２０nmの非晶質シリコン（ａ−Ｓｉ）
膜５を堆積する。このａ−Ｓｉ膜５は動作半導体膜とな
るものである。
【００２４】例えば平行平板型高周波放電装置により，
ａ−Ｓｉ膜５全面に水素プラズマ処理を行い，水素化さ
れたａ−Ｓｉ膜5aを形成した。その条件は，温度 250
℃, 圧力0.8 Torr, 電力0.3 Ｗ／cm2 である。
ａ−Ｓｉ膜５全面に水素プラズマ処理を行い，水素化さ
れたａ−Ｓｉ膜5aを形成した。その条件は，温度 250
℃, 圧力0.8 Torr, 電力0.3 Ｗ／cm2 である。
【００２５】図１(c) 水素化されたａ−Ｓｉ膜5a上にプラズマＣＶＤ法により
厚さ 200nmのＳｉＯ2 膜６を堆積する。原料ガスとして
５％ＳｉＨ4 ＋Ｎ2 Ｏ＋Ｈ2 を使用して，温度は 200℃
とした。
厚さ 200nmのＳｉＯ2 膜６を堆積する。原料ガスとして
５％ＳｉＨ4 ＋Ｎ2 Ｏ＋Ｈ2 を使用して，温度は 200℃
とした。
【００２６】ＳｉＯ2 膜６上にポジレジストを塗布し，
ガラス基板１の背面からゲート電極２をマスクにしてポ
ジレジストを露光した後現像して，レジストマスク７を
形成した。
ガラス基板１の背面からゲート電極２をマスクにしてポ
ジレジストを露光した後現像して，レジストマスク７を
形成した。
【００２７】図１(d) レジストマスク７をマスクにしてＳｉＯ2 膜６をエッチ
ングし，ゲート電極２に自己整合したチャネル保護層6a
を形成した。その後，レジストマスク７を剥離した。
ングし，ゲート電極２に自己整合したチャネル保護層6a
を形成した。その後，レジストマスク７を剥離した。
【００２８】図２(e) 例えば平行平板型高周波放電装置により，チャネル保護
層6aをマスクにして水素化されたａ−Ｓｉ膜5aに不純物
のプラズマドーピング処理を行う。原料ガスとして１０
％ＰＨ3 ＋Ｈ2 を用い，温度 250℃, 圧力0.8 Torr, 電
力0.3 Ｗ／cm2 とした。この処理により水素化されたａ
−Ｓｉ膜にＰ（燐）が導入され，ｎ+ 型ａ−Ｓｉ膜5bが
形成された。
層6aをマスクにして水素化されたａ−Ｓｉ膜5aに不純物
のプラズマドーピング処理を行う。原料ガスとして１０
％ＰＨ3 ＋Ｈ2 を用い，温度 250℃, 圧力0.8 Torr, 電
力0.3 Ｗ／cm2 とした。この処理により水素化されたａ
−Ｓｉ膜にＰ（燐）が導入され，ｎ+ 型ａ−Ｓｉ膜5bが
形成された。
【００２９】図２(f) 全面にスパッタ法により厚さ 150nmのＭｏ膜を堆積した
後，マスク（図示せず）を用いてＭｏ膜及びｎ+ 型ａ−
Ｓｉ膜5bをエッチングし，ｎ+ 型ａ−Ｓｉ膜のソース5
c, ドレイン5d,Ｍｏ膜のソース電極8a及びドレイン電極
8bを形成した。
後，マスク（図示せず）を用いてＭｏ膜及びｎ+ 型ａ−
Ｓｉ膜5bをエッチングし，ｎ+ 型ａ−Ｓｉ膜のソース5
c, ドレイン5d,Ｍｏ膜のソース電極8a及びドレイン電極
8bを形成した。
【００３０】図２(g) 全面にスパッタ法により厚さ 200nmのＩＴＯ膜を堆積
し，マスク（図示せず）を用いてそのＩＴＯ膜をパター
ニング・エッチングし，ソース電極8aに接続する画素電
極９を形成した。
し，マスク（図示せず）を用いてそのＩＴＯ膜をパター
ニング・エッチングし，ソース電極8aに接続する画素電
極９を形成した。
【００３１】このようにして，非晶質Ｓｉ膜を動作半導
体膜とするＴＦＴが形成できた。この実施例に示すよう
に，本発明ではａ−Ｓｉ膜の形成に電子ビーム蒸着法を
使用し，さらにａ−Ｓｉ膜への不純物の導入をプラズマ
ドーピング法により行うので，従来行われているプラズ
マＣＶＤ法を用いる成膜工程が２工程低減できる。それ
ゆえ，プラズマＣＶＤ法の問題点である装置が高価であ
ること，装置内に堆積物の塵埃が発生して歩留りを不安
定にするといった問題点を避けることができた。
体膜とするＴＦＴが形成できた。この実施例に示すよう
に，本発明ではａ−Ｓｉ膜の形成に電子ビーム蒸着法を
使用し，さらにａ−Ｓｉ膜への不純物の導入をプラズマ
ドーピング法により行うので，従来行われているプラズ
マＣＶＤ法を用いる成膜工程が２工程低減できる。それ
ゆえ，プラズマＣＶＤ法の問題点である装置が高価であ
ること，装置内に堆積物の塵埃が発生して歩留りを不安
定にするといった問題点を避けることができた。
【００３２】
【発明の効果】以上説明したように，本発明によれば，
ａ−Ｓｉ膜を使用するＴＦＴの形成において，従来より
もプラズマＣＶＤ法による膜堆積回数を低減することが
できるから，量産時にプラズマＣＶＤ装置設置台数の低
減，ＣＶＤ装置の維持管理工数の低減が可能となり，Ｔ
ＦＴのコスト低減に効果的である。
ａ−Ｓｉ膜を使用するＴＦＴの形成において，従来より
もプラズマＣＶＤ法による膜堆積回数を低減することが
できるから，量産時にプラズマＣＶＤ装置設置台数の低
減，ＣＶＤ装置の維持管理工数の低減が可能となり，Ｔ
ＦＴのコスト低減に効果的である。
【図１】(a) 〜(d) は実施例を示す工程順断面図（その
１）である。
１）である。
【図２】(e) 〜(g) は実施例を示す工程順断面図（その
２）である。
２）である。
【図３】(a) 〜(d) は従来例を示す工程順断面図（その
１）である。
１）である。
【図４】(e) 〜(g) は従来例を示す工程順断面図（その
２）である。
２）である。
１は透明絶縁性基板であってガラス基板 ２はゲート電極であってＴａ膜 ３は酸化膜でありＴａ2 Ｏ5 膜であってゲート絶縁膜 ４はゲート絶縁膜であってＳｉＮx 膜 ５は動作半導体膜であってａ−Ｓｉ膜 5aは水素化されたａ−Ｓｉ膜 5bはｎ+ 型ａ−Ｓｉ膜 5cはソース 5dはドレイン ６は絶縁膜であってＳｉＯ2 膜 6aはチャネル保護層 ７はレジストマスクであってポジレジスト 8aはソース電極 8bはドレイン電極 ９は画素電極 12はゲート電極であってＴｉ膜 13は酸化膜でありＴａ2 Ｏ5 膜であってゲート絶縁膜 14はゲート絶縁膜であってＳｉＮx 膜 15は動作半導体膜であってａ−Ｓｉ：Ｈ 16は絶縁膜であってＳｉＯ2 膜 16a はチャネル保護層 17はレジストマスクであってポジレジスト 18はｎ+ 型ａ−Ｓｉ膜 18a はソース 18b はドレイン 19はＴｉ膜 19a はソース電極 19b はドレイン電極 20は画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 8728−4Ｍ
Claims (3)
- 【請求項１】 透明絶縁性基板(1) 上にゲート電極(2),
ゲート絶縁膜(3,4),動作半導体膜(5) がこの順に積層さ
れ，該動作半導体膜(5) はチャネル部とその両側にソー
ス・ドレインを有する薄膜トランジスタの製造におい
て， ゲート絶縁膜(4) 上にシリコン膜(5) を堆積する工程
と, 該シリコン膜(5) 全面に水素化処理を施して水素化され
たシリコン膜(5a)を形成する工程と, 該水素化されたシリコン膜(5a)上に絶縁膜を形成した後
ゲート電極(2) をマスクとする背面露光法により該絶縁
膜をパターニング・エッチングしてチャネル保護層(6a)
を形成する工程と, 該チャネル保護層(6a)をマスクにして，該水素化された
シリコン膜(5a)に一導電型不純物を導入してソース(5c)
及びドレイン(5d)を形成する工程とを有することを特徴
とする薄膜トランジスタの製造方法。 - 【請求項２】 前記チャネル保護層(6a)をマスクにし
て，前記水素化されたシリコン膜(5a)にプラズマドーピ
ング法により一導電型不純物を導入してソース(5c)及び
ドレイン(5d)を形成することを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項３】 前記シリコン膜(5) は非晶質シリコン膜
であり，前記一導電型不純物はｎ型不純物であることを
特徴とする請求項１又は２記載の薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30508991A JPH05144841A (ja) | 1991-11-20 | 1991-11-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30508991A JPH05144841A (ja) | 1991-11-20 | 1991-11-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144841A true JPH05144841A (ja) | 1993-06-11 |
Family
ID=17940979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30508991A Withdrawn JPH05144841A (ja) | 1991-11-20 | 1991-11-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144841A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913860A2 (en) * | 1997-10-29 | 1999-05-06 | Xerox Corporation | Method of manufacturing a thin film transistor |
| KR100338099B1 (ko) * | 1999-06-29 | 2002-05-24 | 박종섭 | 반도체 소자의 제조 방법 |
| JP2005039173A (ja) * | 2003-07-02 | 2005-02-10 | Sony Corp | 薄膜トランジスタおよびその製造方法、ならびに表示装置およびその製造方法 |
-
1991
- 1991-11-20 JP JP30508991A patent/JPH05144841A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913860A2 (en) * | 1997-10-29 | 1999-05-06 | Xerox Corporation | Method of manufacturing a thin film transistor |
| EP0913860A3 (en) * | 1997-10-29 | 2001-05-09 | Xerox Corporation | Method of manufacturing a thin film transistor |
| KR100338099B1 (ko) * | 1999-06-29 | 2002-05-24 | 박종섭 | 반도체 소자의 제조 방법 |
| JP2005039173A (ja) * | 2003-07-02 | 2005-02-10 | Sony Corp | 薄膜トランジスタおよびその製造方法、ならびに表示装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |