JPH09181325A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH09181325A JPH09181325A JP27582396A JP27582396A JPH09181325A JP H09181325 A JPH09181325 A JP H09181325A JP 27582396 A JP27582396 A JP 27582396A JP 27582396 A JP27582396 A JP 27582396A JP H09181325 A JPH09181325 A JP H09181325A
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Abstract
(57)【要約】
【課題】電気的特性にすぐれた薄膜半導体装置の製造方
法を提供することにある。 【解決手段】歪温度約６４０℃のガラス基板上に、５７
０℃以下の温度で減圧ＣＶＤ法により多結晶シリコン膜
を堆積させ、６４０℃以下の熱処理を行うことにより{1
11}面を主体とした配向を持つ多結晶シリコン膜を形成
する。 【効果】キャリア移動度が大きい薄膜半導体装置が得ら
れる。
法を提供することにある。 【解決手段】歪温度約６４０℃のガラス基板上に、５７
０℃以下の温度で減圧ＣＶＤ法により多結晶シリコン膜
を堆積させ、６４０℃以下の熱処理を行うことにより{1
11}面を主体とした配向を持つ多結晶シリコン膜を形成
する。 【効果】キャリア移動度が大きい薄膜半導体装置が得ら
れる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜半導体装置の製
造方法に係り、特にアクティブマトリクス方式のディス
プレイに好適な薄膜半導体装置の製造方法に関する。
造方法に係り、特にアクティブマトリクス方式のディス
プレイに好適な薄膜半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス用の薄膜半
導体装置である薄膜トランジスタ（Thin Film Transist
or、略してＴＦＴ）材料としては、高画質化の点ですぐ
れている多結晶シリコンが用いられている。従来、この
多結晶シリコン（Polycrystalline Silicon略してPoly
−Ｓｉ)は減圧ＣＶＤ(略してＬＰＣＶＤ)法により作成
されている絶縁基板としては石英ガラス又は通常ガラス
板を用いる。通常のガラス板を用いる際には最高プロセ
ス温度か約６４０℃という大きな制約がある。このよう
な低温プロセスで結晶性のよいPoly−Ｓｉ膜を得るため
に種々の方法が試みられている。たとえば、第一には、
可能な最高プロセス温度に近い温度(６３０℃)まで堆積
温度を上げ、堆積圧力を０.３Torr としてＬＰＣＶＤ膜
の堆積速度を減らし、堆積膜の結晶性（単位体積中に含
まれる結晶成分の総体積)を上げるものである(Japan Di
splay '86 Tech．Digest 3.5 参照)。第二にはＬＰＣＶ
Ｄ膜を６００℃で堆積させ、続く約６００℃の熱処理で
結晶性を向上させる（日本学術振興会第１４７委員会第
７回研究資料（６０.３.１９）ｐ２４参照）。第三には
ＬＰＣＶＤ膜を６１０℃で堆積させ、イオン打込みによ
り膜をアモルファス化し、続く６００℃の熱処理で結晶
性を向上させる（第３３回応物学会予稿集（１９８６年
春）ｐ５４４参照）などがある。
導体装置である薄膜トランジスタ（Thin Film Transist
or、略してＴＦＴ）材料としては、高画質化の点ですぐ
れている多結晶シリコンが用いられている。従来、この
多結晶シリコン（Polycrystalline Silicon略してPoly
−Ｓｉ)は減圧ＣＶＤ(略してＬＰＣＶＤ)法により作成
されている絶縁基板としては石英ガラス又は通常ガラス
板を用いる。通常のガラス板を用いる際には最高プロセ
ス温度か約６４０℃という大きな制約がある。このよう
な低温プロセスで結晶性のよいPoly−Ｓｉ膜を得るため
に種々の方法が試みられている。たとえば、第一には、
可能な最高プロセス温度に近い温度(６３０℃)まで堆積
温度を上げ、堆積圧力を０.３Torr としてＬＰＣＶＤ膜
の堆積速度を減らし、堆積膜の結晶性（単位体積中に含
まれる結晶成分の総体積)を上げるものである(Japan Di
splay '86 Tech．Digest 3.5 参照)。第二にはＬＰＣＶ
Ｄ膜を６００℃で堆積させ、続く約６００℃の熱処理で
結晶性を向上させる（日本学術振興会第１４７委員会第
７回研究資料（６０.３.１９）ｐ２４参照）。第三には
ＬＰＣＶＤ膜を６１０℃で堆積させ、イオン打込みによ
り膜をアモルファス化し、続く６００℃の熱処理で結晶
性を向上させる（第３３回応物学会予稿集（１９８６年
春）ｐ５４４参照）などがある。
【０００３】
【発明が解決しようとする課題】上述した従来技術によ
るPoly−Ｓｉ膜は｛１１０｝配向を持った膜となる。こ
れらはいずれも結晶性向上にある程度効果はあるが、Ｔ
ＦＴを作成したときのキャリア移動度は、まだ十分では
ない。
るPoly−Ｓｉ膜は｛１１０｝配向を持った膜となる。こ
れらはいずれも結晶性向上にある程度効果はあるが、Ｔ
ＦＴを作成したときのキャリア移動度は、まだ十分では
ない。
【０００４】本発明の目的は、約６４０℃以下のプロセ
ス温度で電気的特性にすぐれた薄膜半導体装置の製造方
法を提供することにある。
ス温度で電気的特性にすぐれた薄膜半導体装置の製造方
法を提供することにある。
【０００５】
【課題を解決するための手段】本発明によれば、歪温度
約６４０℃のガラス基板上に５７０℃以下の温度で減圧
ＣＶＤ法により多結晶シリコン膜を堆積させ、続いて６
４０℃以下の熱処理を行うことにより、｛１１１｝面を
主体とした配向を持つ多結晶シリコン膜を形成する。こ
の膜を薄膜半導体装置の能動層として用いる。
約６４０℃のガラス基板上に５７０℃以下の温度で減圧
ＣＶＤ法により多結晶シリコン膜を堆積させ、続いて６
４０℃以下の熱処理を行うことにより、｛１１１｝面を
主体とした配向を持つ多結晶シリコン膜を形成する。こ
の膜を薄膜半導体装置の能動層として用いる。
【０００６】図１は絶縁基板１上に形成したPoly−Ｓｉ
層を模式的に表わしたものである。図１ａは｛１１１｝
配向のPoly−Ｓｉを表わし、図１ｂは｛１１０｝あるい
は｛１００｝配向のPoly−Ｓｉを表わす。シリコン単結
晶の各結晶面とＳｉＯ2 との界面電荷密度は〈１０
０〉，〈１１０〉，〈１１１〉の順で増加することが知
られている。Poly−Ｓｉの結晶粒界の界面にも同様の関
係が成立し、｛１１１｝配向のPoly−Ｓｉ膜（図１ａ）
では｛１００｝あるいは｛１００｝配向のPoly−Ｓｉ膜
（図１ｂ）に比べ、膜と垂直方向のトラップ密度が大と
なる。反対に膜と平行方向では、図１ａに示す｛１１
１｝配向のPoly−Ｓｉ膜ａが｛１１０｝あるいは｛１０
０｝配向のPoly−Ｓｉ膜ｂに比べ相対的に低いトラップ
密度を示すことになる。トラップ密度が低いと粒界に生
じる空乏層幅はせまくなり、ここでのポテンシャル障壁
は低くなる。Poly−Ｓｉのキャリアの移動度は主として
粒界におけるポテンシャル障害の高さで決まる。ＴＦＴ
のキャリアはPoly−Ｓｉ膜と平行方向に流れるため、
｛１１１｝配向のPoly−Ｓｉでは｛１１０｝や｛１０
０｝配向のPoly−Ｓｉに比べ相対的にキャリアの移動度
が大きくなる。
層を模式的に表わしたものである。図１ａは｛１１１｝
配向のPoly−Ｓｉを表わし、図１ｂは｛１１０｝あるい
は｛１００｝配向のPoly−Ｓｉを表わす。シリコン単結
晶の各結晶面とＳｉＯ2 との界面電荷密度は〈１０
０〉，〈１１０〉，〈１１１〉の順で増加することが知
られている。Poly−Ｓｉの結晶粒界の界面にも同様の関
係が成立し、｛１１１｝配向のPoly−Ｓｉ膜（図１ａ）
では｛１００｝あるいは｛１００｝配向のPoly−Ｓｉ膜
（図１ｂ）に比べ、膜と垂直方向のトラップ密度が大と
なる。反対に膜と平行方向では、図１ａに示す｛１１
１｝配向のPoly−Ｓｉ膜ａが｛１１０｝あるいは｛１０
０｝配向のPoly−Ｓｉ膜ｂに比べ相対的に低いトラップ
密度を示すことになる。トラップ密度が低いと粒界に生
じる空乏層幅はせまくなり、ここでのポテンシャル障壁
は低くなる。Poly−Ｓｉのキャリアの移動度は主として
粒界におけるポテンシャル障害の高さで決まる。ＴＦＴ
のキャリアはPoly−Ｓｉ膜と平行方向に流れるため、
｛１１１｝配向のPoly−Ｓｉでは｛１１０｝や｛１０
０｝配向のPoly−Ｓｉに比べ相対的にキャリアの移動度
が大きくなる。
【０００７】
【発明の実施の形態】以下、本発明の一実施例を説明す
る。
る。
【０００８】図３は本発明を用いたＴＦＴ全体の断面構
造を示す。基板１は歪温度約６４０℃のガラス板であ
る。基板１を５５０℃に保ち、ヘリウムで２０％に希釈
したモノシランガスを原料として、圧力１Torrの条件で
ＬＰＣＶＤ膜２を堆積させる。堆積時間は８５分間で１
５００Åの膜を堆積させる。次にＮ2 中、６００℃の条
件で２４時間の熱処理を行う。こうして得られたPoly−
Ｓｉ膜の主たる配向は｛１１１｝配向であり、平均粒径
は約２００Åである。この膜をアイランドホト，エッチ
ングの工程を通した後、通常ＣＶＤ法によりゲート絶縁
膜用のＳｉＯ2膜を１０００Å堆積させる。次にゲート
電極用のPoly−Ｓｉ膜９を５５０℃，１Torrの条件で３
５００Å堆積させる。ゲート膜９をホト，エッチした
後、ソース，ドレイン領域６，７のインプラを行う。条
件はリン（Ｐ）を用い、５×１０15cm~2のドース量、３
０ＫｅＶの電圧である。リンガラス（Phospho silicate
glass 、略してＰＳＧ）からなるパシベーション膜１１
を４８０℃で５０００Å堆積させる。さらに、Ｎ2 中、
６００℃の条件で２０時間熱処理を行い、インプラ領域
を活性化させる。コンタクト用のホト，エッチ行程の
後、Ａｌ電極１０を６０００Åスパッタする。本実施例
のＴＦＴのチャネル幅，チャネル長さはそれぞれ３０μ
ｍ，１０μｍである。
造を示す。基板１は歪温度約６４０℃のガラス板であ
る。基板１を５５０℃に保ち、ヘリウムで２０％に希釈
したモノシランガスを原料として、圧力１Torrの条件で
ＬＰＣＶＤ膜２を堆積させる。堆積時間は８５分間で１
５００Åの膜を堆積させる。次にＮ2 中、６００℃の条
件で２４時間の熱処理を行う。こうして得られたPoly−
Ｓｉ膜の主たる配向は｛１１１｝配向であり、平均粒径
は約２００Åである。この膜をアイランドホト，エッチ
ングの工程を通した後、通常ＣＶＤ法によりゲート絶縁
膜用のＳｉＯ2膜を１０００Å堆積させる。次にゲート
電極用のPoly−Ｓｉ膜９を５５０℃，１Torrの条件で３
５００Å堆積させる。ゲート膜９をホト，エッチした
後、ソース，ドレイン領域６，７のインプラを行う。条
件はリン（Ｐ）を用い、５×１０15cm~2のドース量、３
０ＫｅＶの電圧である。リンガラス（Phospho silicate
glass 、略してＰＳＧ）からなるパシベーション膜１１
を４８０℃で５０００Å堆積させる。さらに、Ｎ2 中、
６００℃の条件で２０時間熱処理を行い、インプラ領域
を活性化させる。コンタクト用のホト，エッチ行程の
後、Ａｌ電極１０を６０００Åスパッタする。本実施例
のＴＦＴのチャネル幅，チャネル長さはそれぞれ３０μ
ｍ，１０μｍである。
【０００９】図２はPoly−Ｓｉを減圧ＣＶＤ（ＬＰＣＶ
Ｄ）法で堆積する際の堆積温度と、堆積した膜を６００
℃で熱処理した後の｛１１１｝面からＸ線回折強度Ｉ
111 を示す。同様に、堆積膜中において比較的量の多い
｛１１０｝面及び｛３１１｝面からのＸ線回折強度も調
べた。ある配向面からＸ線回折強度は、その配向面の結
晶成分の量に比例する。熱処理後、｛１１１｝配向面，
｛１１０｝配向面，｛３１１｝配向面の示すＸ線回折強
度の比は、ＬＰＣＶＤによる堆積温度がほぼ５７０℃で
約４.５対４.５対１であり、｛１１１｝配向面及び｛１
１０｝配向面の結晶成分が最も多かった。この時、図２
より｛１１１｝配向面からのＸ線回折強度は約１.１Ｋc
psである。５７０℃より堆積温度が低下するにつれて、
{111}配向面の示すＸ線回折強度が増加した。従って、
５７０℃未満の堆積温度では｛１１１｝配向面の結晶成
分が他の配向面の結晶成分に比べて多くなり、主配向と
なる。堆積温度がほぼ５４０℃では、｛１１１｝配向
面，｛１１０｝配向面，｛３１１｝配向面の示すＸ線回
折強度の比は、約７対２対１となった。
Ｄ）法で堆積する際の堆積温度と、堆積した膜を６００
℃で熱処理した後の｛１１１｝面からＸ線回折強度Ｉ
111 を示す。同様に、堆積膜中において比較的量の多い
｛１１０｝面及び｛３１１｝面からのＸ線回折強度も調
べた。ある配向面からＸ線回折強度は、その配向面の結
晶成分の量に比例する。熱処理後、｛１１１｝配向面，
｛１１０｝配向面，｛３１１｝配向面の示すＸ線回折強
度の比は、ＬＰＣＶＤによる堆積温度がほぼ５７０℃で
約４.５対４.５対１であり、｛１１１｝配向面及び｛１
１０｝配向面の結晶成分が最も多かった。この時、図２
より｛１１１｝配向面からのＸ線回折強度は約１.１Ｋc
psである。５７０℃より堆積温度が低下するにつれて、
{111}配向面の示すＸ線回折強度が増加した。従って、
５７０℃未満の堆積温度では｛１１１｝配向面の結晶成
分が他の配向面の結晶成分に比べて多くなり、主配向と
なる。堆積温度がほぼ５４０℃では、｛１１１｝配向
面，｛１１０｝配向面，｛３１１｝配向面の示すＸ線回
折強度の比は、約７対２対１となった。
【００１０】上述のように、｛１１１｝配向面からのＸ
線回折強度が約１.１Ｋcps以上で｛１１１｝配向面が主
配向であるとすれば、図２より、熱処理後｛１１１｝配
向面が主配向となる下限の堆積温度は約５０５℃とな
る。従って、実験結果に基づいてブロックされた点のう
ち、５２０℃の点が｛１１１｝配向面が主配向となる下
限の堆積温度である。
線回折強度が約１.１Ｋcps以上で｛１１１｝配向面が主
配向であるとすれば、図２より、熱処理後｛１１１｝配
向面が主配向となる下限の堆積温度は約５０５℃とな
る。従って、実験結果に基づいてブロックされた点のう
ち、５２０℃の点が｛１１１｝配向面が主配向となる下
限の堆積温度である。
【００１１】以上のように、Poly−Ｓｉを５２０℃以上
５７０℃未満の温度で堆積すれば、熱処理後には主配向
が｛１１１｝配向となり結晶性もよくなることがわか
る。これはこのような温度で堆積したPoly−Ｓｉ膜中に
はわずかに｛１１１｝面の結晶成分が含まれているのみ
で、大部分はアモルファス成分である。続く熱処理中
に、｛１１１｝方位の結晶成分が核として固相成長が起
こり、アモリファス成分は｛１１１｝面の結晶成分に変
換する。従って、５２０℃以上７５０℃未満の温度で堆
積し、その後６００℃で熱処理した場合、配向成分とし
ては、｛１１０｝および｛３１１｝より｛１１１｝が優
勢となり、すなわち主たる配向（主配向）となる。
５７０℃未満の温度で堆積すれば、熱処理後には主配向
が｛１１１｝配向となり結晶性もよくなることがわか
る。これはこのような温度で堆積したPoly−Ｓｉ膜中に
はわずかに｛１１１｝面の結晶成分が含まれているのみ
で、大部分はアモルファス成分である。続く熱処理中
に、｛１１１｝方位の結晶成分が核として固相成長が起
こり、アモリファス成分は｛１１１｝面の結晶成分に変
換する。従って、５２０℃以上７５０℃未満の温度で堆
積し、その後６００℃で熱処理した場合、配向成分とし
ては、｛１１０｝および｛３１１｝より｛１１１｝が優
勢となり、すなわち主たる配向（主配向）となる。
【００１２】図２からわかるように、電界効果移動度
は、｛１１１｝が主配向となる堆積温度５５０℃では、
ほぼ３０cm2／ＶＳ であり、従来の｛１１０｝が主配向
となる堆積温度６００℃の場合に比して著しく大であ
る。
は、｛１１１｝が主配向となる堆積温度５５０℃では、
ほぼ３０cm2／ＶＳ であり、従来の｛１１０｝が主配向
となる堆積温度６００℃の場合に比して著しく大であ
る。
【００１３】本実施例で述べた｛１１１｝を主配向とす
るPoly−Ｓｉ膜は、移動度が大きく、これをＴＦＴの能
動領域に用いることですぐれた電気特性を得ることがで
きる。
るPoly−Ｓｉ膜は、移動度が大きく、これをＴＦＴの能
動領域に用いることですぐれた電気特性を得ることがで
きる。
【００１４】
【発明の効果】本発明によれば、比較的低いプロセス温
度で、キャリアの移動度が大きい薄膜半導体装置を得る
ことができる。
度で、キャリアの移動度が大きい薄膜半導体装置を得る
ことができる。
【図１】絶縁基板上の多結晶シリコンの模式図。
【図２】熱処理後の多結晶シリコン膜，結晶性の堆積温
度依存性を示す図。
度依存性を示す図。
【図３】本発明のＴＦＴの断面構造の模式図。
１…絶縁性基板、２…結晶粒、３…結晶粒界、４…空乏
層領域、５…多結晶シリコン層、６…ソース領域、７…
ドレイン領域、８…ゲート絶縁膜、９…ゲート電極、１
０…Ａｌ電極、１１…パシベーション膜。
層領域、５…多結晶シリコン層、６…ソース領域、７…
ドレイン領域、８…ゲート絶縁膜、９…ゲート電極、１
０…Ａｌ電極、１１…パシベーション膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 21/205 21/205 21/324 Ｚ 21/324 27/12 Ｒ 27/12 29/78 ６２０ (72)発明者 小西 信武 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 河内 玄士朗 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 安達 英美 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 鈴木 誉也 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 宮田 健治 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (1)
- 【請求項１】下記工程を含むことを特徴とする薄膜半導
体装置の製造方法。 （１）歪温度約６４０℃のガラス基板上に、５７０℃以
下の温度で、減圧ＣＶＤ法により多結晶シリコン膜を形
成する工程。 （２）上記多結晶シリコン膜が形成されたガラス基板を
６４０℃以下の温度でアニールし、｛１１１｝面を主体
とした配向を持つ多結晶シリコン膜を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27582396A JP2716036B2 (ja) | 1996-10-18 | 1996-10-18 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27582396A JP2716036B2 (ja) | 1996-10-18 | 1996-10-18 | 薄膜半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143131A Division JPS63307776A (ja) | 1987-06-10 | 1987-06-10 | 薄膜半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181325A true JPH09181325A (ja) | 1997-07-11 |
| JP2716036B2 JP2716036B2 (ja) | 1998-02-18 |
Family
ID=17560928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27582396A Expired - Fee Related JP2716036B2 (ja) | 1996-10-18 | 1996-10-18 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716036B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11219133A (ja) * | 1998-02-02 | 1999-08-10 | Tdk Corp | 画像表示装置 |
| US6670638B2 (en) | 2000-09-25 | 2003-12-30 | Hitachi, Ltd. | Liquid crystal display element and method of manufacturing the same |
| US6756614B2 (en) * | 2001-01-29 | 2004-06-29 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
-
1996
- 1996-10-18 JP JP27582396A patent/JP2716036B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11219133A (ja) * | 1998-02-02 | 1999-08-10 | Tdk Corp | 画像表示装置 |
| US6670638B2 (en) | 2000-09-25 | 2003-12-30 | Hitachi, Ltd. | Liquid crystal display element and method of manufacturing the same |
| US6756614B2 (en) * | 2001-01-29 | 2004-06-29 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
| US7115454B2 (en) | 2001-01-29 | 2006-10-03 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production and process and production apparatus |
| US7172932B2 (en) | 2001-01-29 | 2007-02-06 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
| US7556993B2 (en) | 2001-01-29 | 2009-07-07 | Hitachi, Ltd | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
| US7859016B2 (en) | 2001-01-29 | 2010-12-28 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716036B2 (ja) | 1998-02-18 |
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