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JPH0496257A - ピングリッドアレイ形半導体集積回路装置 - Google Patents

ピングリッドアレイ形半導体集積回路装置

Info

Publication number
JPH0496257A
JPH0496257A JP2205989A JP20598990A JPH0496257A JP H0496257 A JPH0496257 A JP H0496257A JP 2205989 A JP2205989 A JP 2205989A JP 20598990 A JP20598990 A JP 20598990A JP H0496257 A JPH0496257 A JP H0496257A
Authority
JP
Japan
Prior art keywords
wiring
chip
grid array
pin grid
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2205989A
Other languages
English (en)
Inventor
Takayuki Okinaga
隆幸 沖永
Kanji Otsuka
寛治 大塚
Masayuki Shirai
優之 白井
Shoji Matsugami
松上　昌二
Hiroshi Oguma
小熊　広志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP2205989A priority Critical patent/JPH0496257A/ja
Publication of JPH0496257A publication Critical patent/JPH0496257A/ja
Pending legal-status Critical Current

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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にピングリッ
ドアレイ（ｐｉｎ　ｇｒｉｄ　ａｒｒａｙ）形の半導体
集積回路装置（以下、単にピングリッドアレイともいう
）に適用して有効な技術に関するものである。
〔従来の技術〕
多ピン化に好適なパッケージ形態の一種であるピングリ
ッドアレイは、多数のリードビンを挿入したセラミック
または合成樹脂からなる絶縁基板の中央に半導体チップ
を配置し、この半導体チップの周縁部に設けたポンディ
ングパッドと絶縁基板上に設けた配線との間をワイヤで
接続したパッケージ構造を有している。なお、ピングリ
ッドアレイについては、例えば日経ＢＰ社、昭和６２年
８月１日発行の「日経マイクロデバイス・１９８７年８
月号」Ｐ５７〜Ｐ６９に記載されている。
〔発明が解決しようとする課題〕
集積回路の高速化に伴ってチップの動作周波数も次第に
Ｇ＆帯に近づきつつあるが、その一方では回路の高集積
化によってチップサイズが増大し、チップ内部の配線長
が長くなっている。ところが、従来のピングリッドアレ
イは、チップ周縁部のポンディングパッドと絶縁基板上
の配線との間をワイヤで接続するワイヤボンディング方
式を採用しているため、高速チップを搭載しようとする
と、チップ内配線の抵抗（Ｒ）成分やインダクタンス（
Ｌ）成分の増大に起因する信号伝搬遅延や電源変動など
が無視できなくなる。
また、集積回路の高速化、高集積化に伴ってチップの入
出力ピン数も増大しつつあるが、ワイヤボンディング方
式を用いている従来のピングリッドアレイは、ポンディ
ングパッドのピッチの狭小化に限界があるため、多ビン
のチップを搭載することは困難である。
本発明の目的は、ピングリッドアレイの高速化を促進す
る技術を提供することにある。
本発明の他の目的は、ピングリッドアレイの多ビン化を
促進する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
（１）、絶縁基板上に形成した配線の一端をチップ上に
延在し、上記チップの集積回路形成面の中央部に設けた
電極パッドと上記配線とを電気的に接続したピングリッ
ドアレイ。
（２）、上８己ピングリッドアレイにおいて、電極パッ
ドと配線とをバンブ電極を介して接続する。
（３）、上言己ビングリッドアレイにおいて、配線を多
層化する。
〔作用〕
上記した手段（１）によれば、チップ内配線をチップ周
縁部まで引き回す必要がなくなり、配線長を短縮するこ
とができるので、チップ内配線の抵抗（Ｒ）成分やイン
ダクタンス（Ｌ）成分の増大に起因する信号伝搬遅延や
電源変動を低減することができる。また、周縁部のみな
らず中央部にも電極パッドを設けたチップを搭載するこ
とができるので、ピングリッドアレイの多ビン化を促進
することができる。
上記した手段（２）によれば、電極パッドと配線とをワ
イヤで接続する場合に比べて電極パッド−配線間の接続
長を短縮することができるので、ピングリッドアレイの
高速化を促進することができる。
上記した手段（３）によれば、配線を多層化することに
より、絶縁基板上の配線数を増加することができるので
、ピングリッドアレイの多ビン化を促進することができ
る。また、チップにＧＮＤ電位を供給する配線の上層ま
たは下層にＧＮＤ配線を配置することにより、インピー
ダンス整合やクロストークの低減を図ることができるの
で、ピングリッドアレイの高速化を促進することができ
る。
以下、実施例により本発明を説明する。
〔実施例１〕 第１図は、本実施例１によるピングリッドアレイ１の断
面図である。
ピングリッドアレイ１の絶縁基板２は、例えばガラス布
基材エポキシ樹脂（ガラエポ）などの合成樹脂で構成さ
れており、その主面には多数の配線３が形成されている
。上記配線３はＣｕで構成されており、その表面にはＮ
ｉ、Ａｕの順でメツキが施されている。上言己絶縁基板
２には、多数のスルーホール４が開孔されており、それ
ぞれのスルーホール４の内部には、ピングリッドアレイ
１の外部端子を構成するリードピン５が挿入されている
。上記リードピン５は、４２アロイやコバールなどのＦ
ｅ系合金で構成されており、その表面にはＳｎあるいは
半田などのメツキが施されている。
上言己絶縁基板２の主面の中央部に設けられたキャビテ
ィ６内には、論理ＬＳＩなどの集積回路を形成した半導
体チップ７が搭載されている。本実施例１のピングリッ
ドアレイ１は、絶縁基板２上に形成した前記配線３の一
端をこのチップ７上に延在し、チップ７の集積回路形成
面の中央部および周縁部に設けた第１図では図示しない
電極パッドと上記配線３とをワイヤ８を介して接続した
構成になっている。
配線３の一端をチップ７上に延在するには、例えば−面
に配線３を形成した絶縁フィルム９を絶縁基板２上およ
びチップ７上にそれぞれ接着する。
上記絶縁フィルム９には、あらかじめチップ７の電極バ
ッドに相当する箇所に開孔１０を設けておき、ワイヤボ
ンディング装置を用いて上記開孔１０の底部に露出した
電極パッドと配線３との間をＡｕなどのワイヤ８で接続
する。
上記キャピテイ６内のチップ７は、絶縁基板２の上面お
よび下面のそれぞれに設けられたキャップ１１ａ、１１
ｂによって気密封止されている。
上記キャップｌｌａ、ｌｌｂは合成樹脂からなり、シリ
コーンゴムなどの接着剤１２を介して絶縁基板２に接合
されている。
以上のように構成された本実施例１のピングリッドアレ
イ１によれば、周縁部のみならず中央部にも電極パッド
を設けた多ビンのチップ７を搭載することができるので
、ピングリッドアレイ１の多ビン化を促進することがで
きる。
また上記チップ７は、中央部にも電極パッドを設けたこ
とにより、チップ内配線を周縁部まで弓き回す必要がな
くなり、配線長を短縮することができる。これにより、
チップ内配線の抵抗（Ｒ）成分やインダクタンス（Ｌ）
を分の増大に起因する信号伝搬遅延や電源変動を低減す
ることができるので、ピングリッドアレイ１の高速化を
促進することができる。
〔実施例２〕 第２図は、本実施例２によるピングリッドアレイ１の絶
縁基板２の中央部を示す断面図である。
本実施例２のピングリッドアレイｌは、絶縁基板２上に
二層の配線３を形成し、それぞれの配線３の一端をチッ
プ７上に延在するとともに、チップ７の集積回路形成面
の中央部および周縁部に設けた電極パッド１３と上記配
線３とをバンブ電極１４を介して接続した構成になって
いる。
絶縁基板２上に二層の配線３を形成するには、例えば両
面に配線３を形成した絶縁フィルム９を絶縁基板２上に
接着する。上記絶縁フィルム９には、あらかじめ所定の
電極パッド１３に相当する箇所に開孔１０を設けておき
、フィルム９の上面に形成した配線３の先端を上記開孔
１０を通じて下面に露出させる。配線３とチップ７の電
極パッド１３とをバンブ電極１４を介して接続するには
、あらかじめチップ７の電極バッド１３上にＡｕなどで
構成したバンブ電極１４を形成しておき、ＴＡ　Ｂ（Ｔ
ａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）のイン
ナーリードボンダーなどを用いて配置１３とバンブ電極
１４とを接続する。
第３図に示すように、本実施例２のピングリッドアレイ
１は、チップ７にＧＮＤ電位を供給する配線３ａの上層
に、配線３ａと並行してＧＮＤ配線３ｂを配置すること
により、インピーダンス整合やクロストークの低減を図
っている。上記配線３ａとＧＮＤ配線３ｂとは、例えば
スルーホール４を通じて電気的に接続される。
以上のように構成された本実施例２のピングリッドアレ
イ１によれば、配線３と電極パッド１３とをバンブ電極
１４を介して接続することにより、両者をワイヤ８で接
続する場合に比べて電極パッド１３のピッチを狭小化す
ることができ、かつ絶縁基板２の配線３を多層化したこ
とにより、絶縁基板２上の配線３の数を増加することが
できるので、ピングリッドアレイ１の多ピン化をさらに
促進することができる。
また、配線３と電極パッド１３とをバンブ電極１４を介
して接続することにより、両者をワイヤ８で接続する場
合に比べて両者間の接続長を短縮することができるので
、ピングリッドアレイ１の高速化をさらに促進すること
ができる。
また、チップ７にＧＮＤ電位を供給する配線３ａの上層
にＧＮＤ配線３ｂを配置し、インピーダンス整合やクロ
ストークの低減を図ることにより、チップ７の電気特性
がさらに改善されるので、ピングリッドアレイ１の高速
化をさらに促進することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発胡は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
例えば絶縁基板上の配線とチップの電極パッドとを接続
する際、第４図に示すように、ワイヤ８を介して接続す
る方式とバンブ電極１４を介して接続する方式とを併用
することもできる。
〔発明の効果〕
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）、ビングリッドアレイの絶縁基板上に形成した配
線の一端をチップ上に延在し、上記チップの集積回路形
成面の中央部に設けた電極パッドと上記配線とを電気的
に接続することにより、高速化および多ピン化に対応し
たビングリッドアレイを得ることができる。
（２）、上記ビングリッドアレイにおいて、電極パッド
と配線とをバンブ電極を介して接続することにより、ビ
ングリッドアレイの高速化および多ビン化をさらに促進
することができる。
（３）、上記ビングリッドアレイにおいて、配線を多層
化することにより、ビングリッドアレイの高速化および
多ピン化をさらに促進することができる。
その際、チップにＧＮＤ電位を供給する配線の上層また
は下層にＧＮＤ配線を配置することにより、ビングリッ
ドアレイの高速化をさらに促進することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるビングリッドアレイ
形半導体集積回路装置の断面図、第２図は、本発明の他
の実施例であるビングリッドアレイ形半導体集積回路装
置の要部断面図、第３図は、配線の上層にＧＮＤ配線を
配置した状態を示す要部断面図、 第４図は、本発明のさらに他の実施例であるビングリッ
ドアレイ形半導体集積回路装置の要部断面図である。 １・・・ビングリッドアレイ、２・・・絶縁基板、３．
３ａ、３ｂ・・・配線、４・・・スルーホール、５・・
・リードビン、６・・・キャビティ、７・・・半導体チ
ップ、８・・・・ワイヤ、９・・・絶縁フィルム、１０
・・・開孔、１１ａ。 ］、　１　ｂ・・・キャップ、１２・・・接着剤、１３
・・・電極パッド、１４・・・バンブ電極。 代理人　弁理士　筒　井　大　和 へ １ｂ

Claims (1)

  1. 【特許請求の範囲】 １、絶縁基板上に形成した配線の一端を半導体チップ上
    に延在し、前記半導体チップの集積回路形成面の中央部
    に設けた電極パッドと前記配線とを電気的に接続したこ
    とを特徴とするピングリッドアレイ形半導体集積回路装
    置。 ２、前記電極パッドと前記配線とをバンプ電極を介して
    電気的に接続したことを特徴とする請求項１記載のピン
    グリッドアレイ形半導体集積回路装置。 ３、前記配線を多層化したことを特徴とする請求項１記
    載のピングリッドアレイ形半導体集積回路装置。 ４、半導体チップにＧＮＤ電位を供給する配線の上層ま
    たは下層にＧＮＤ配線を設けたことを特徴とする請求項
    ３記載のピングリッドアレイ形半導体集積回路装置。
JP2205989A 1990-08-03 1990-08-03 ピングリッドアレイ形半導体集積回路装置 Pending JPH0496257A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404273A (en) * 1993-03-23 1995-04-04 Shinko Electric Industries Co., Ltd. Semiconductor-device package and semiconductor device
KR100414535B1 (ko) * 2001-05-21 2004-01-07 최순석 온풍/냉풍 장치가 구비된 침대
US11779125B2 (en) 2020-04-07 2023-10-10 Lg Electronics Inc. Bed

Cited By (4)

* Cited by examiner, † Cited by third party
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US11779125B2 (en) 2020-04-07 2023-10-10 Lg Electronics Inc. Bed
US11786046B2 (en) 2020-04-07 2023-10-17 Lg Electronics Inc. Bed

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