JPH04192450A - 複合リードフレーム - Google Patents
複合リードフレームInfo
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- JPH04192450A JPH04192450A JP32083890A JP32083890A JPH04192450A JP H04192450 A JPH04192450 A JP H04192450A JP 32083890 A JP32083890 A JP 32083890A JP 32083890 A JP32083890 A JP 32083890A JP H04192450 A JPH04192450 A JP H04192450A
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体素子のパッケージングに使用する複合
リードフレームに関する。
リードフレームに関する。
致方から数十万のゲートを存するＣＭＯ３やＥＣＬのゲ
ートアレイなど、消費電力が２〜３Ｗ級で使用される１
５０ピン以上のＬＳＩのパッケージング用として、半導
体素子を搭載するアイランドと該アイランドから外方に
延びる多数のリードとが一体に形成されたリードフレー
ムの該アイランドが素子より大きく形成され、該アイラ
ンドの一方の面に、中央部に半導体素子用の開口（以下
デバイスホールを称する）が設けられ、かつその表面に
前記リードに対応して多数の細いリードを有するポリイ
ミドフィルムを、エポキシ接着剤で貼着した複合リード
フレームが使用されている。
ートアレイなど、消費電力が２〜３Ｗ級で使用される１
５０ピン以上のＬＳＩのパッケージング用として、半導
体素子を搭載するアイランドと該アイランドから外方に
延びる多数のリードとが一体に形成されたリードフレー
ムの該アイランドが素子より大きく形成され、該アイラ
ンドの一方の面に、中央部に半導体素子用の開口（以下
デバイスホールを称する）が設けられ、かつその表面に
前記リードに対応して多数の細いリードを有するポリイ
ミドフィルムを、エポキシ接着剤で貼着した複合リード
フレームが使用されている。
これは、ＬＳＩをＰＧＡより安価なプラスチックＱＦＰ
に搭載することによりパッケージコストを下げようとす
るものである。
に搭載することによりパッケージコストを下げようとす
るものである。
近年ＬＳＩの高集積化及び多様化により、リードフレー
ムに対して、多ピン化、小型化、高速化高熱放散性の要
求から益々高まっており、複合す−ドフレームはこれら
の要求を満足させるものである。しかしながら、従来の
複合リードフレーム構造では、ボンダビリティ−が通常
のりニドフレームに比べて低く、生産性を下げている。
ムに対して、多ピン化、小型化、高速化高熱放散性の要
求から益々高まっており、複合す−ドフレームはこれら
の要求を満足させるものである。しかしながら、従来の
複合リードフレーム構造では、ボンダビリティ−が通常
のりニドフレームに比べて低く、生産性を下げている。
これは従来の複合リードフレームのインナーリードの下
地が、ポリイミドフィルムとエポキシ接着剤という柔軟
な素材であるために、ワイヤーボンダーのボンディング
荷重と超音波出力が下地側へ発散しワイヤーの接合強度
や接合の均一性が悪化するのが、原因である。本発明の
目的は上記問題点を解決するための複合リードフレーム
を提供することにある。
地が、ポリイミドフィルムとエポキシ接着剤という柔軟
な素材であるために、ワイヤーボンダーのボンディング
荷重と超音波出力が下地側へ発散しワイヤーの接合強度
や接合の均一性が悪化するのが、原因である。本発明の
目的は上記問題点を解決するための複合リードフレーム
を提供することにある。
上記目的を達成するため本発明の複合リードフレームは
、半導体素子を搭載する金属製アイランドがリードフレ
ーム本体のリード内側先端を結ぶ仮想線より大きく形成
され、該アイランドの一方の面に、前記素子を搭載する
ためのデバイスホールを有しかつ表面に多数の細いリー
ドが形成された硬質絶縁シートが貼着された部材と、該
アイランドから外方に延びる前記細いリードに対応して
多数のリードが形成された金属製リードフレームとから
なり□、該リードフレームの各リード内側先端部は対応
する前記細いリードの外側先端上部に、重ね合せて接合
されている点に特徴がある。
、半導体素子を搭載する金属製アイランドがリードフレ
ーム本体のリード内側先端を結ぶ仮想線より大きく形成
され、該アイランドの一方の面に、前記素子を搭載する
ためのデバイスホールを有しかつ表面に多数の細いリー
ドが形成された硬質絶縁シートが貼着された部材と、該
アイランドから外方に延びる前記細いリードに対応して
多数のリードが形成された金属製リードフレームとから
なり□、該リードフレームの各リード内側先端部は対応
する前記細いリードの外側先端上部に、重ね合せて接合
されている点に特徴がある。
第１図は、本発明複合リードフレームを概念的に示す平
面図であり、第２図は第１図におけるＸ−Ｘ断面図を示
しである。
面図であり、第２図は第１図におけるＸ−Ｘ断面図を示
しである。
第１図及び第２図において、リードフレーム本体１は金
属板の打抜き又はエツチングで形成されている。一方、
金属製アイランド２は本体１のリード内側先端を結ぶ仮
想線より大きく形成され、その上面に、半導体素子を搭
載するためのデバイスホール３を有し、表面にリードフ
レーム本体１のリードに対応して多数の細いリード４が
形成された硬質絶縁シート５が接着剤層６を介して貼着
されている。
属板の打抜き又はエツチングで形成されている。一方、
金属製アイランド２は本体１のリード内側先端を結ぶ仮
想線より大きく形成され、その上面に、半導体素子を搭
載するためのデバイスホール３を有し、表面にリードフ
レーム本体１のリードに対応して多数の細いリード４が
形成された硬質絶縁シート５が接着剤層６を介して貼着
されている。
硬質絶縁シート５の材料として、セラミック基板、ガラ
ス基板、半導体基板、ガラスエポキシ基板、ＢＴレジン
基板などを用いることができる。
ス基板、半導体基板、ガラスエポキシ基板、ＢＴレジン
基板などを用いることができる。
このような硬質絶縁シートにリードを形成する方法は種
々あり、例えば表面にレジストを塗布し、所望のマスク
を用いて露光し、現像にリードパターンを形成し、シー
ト露出部に無電解銅メツキを施し、次いで電解金メツキ
を施す方法でも良く、金ペーストを用いる厚膜技術又は
全熱着による薄膜技術を適用して形成することもできる
。
々あり、例えば表面にレジストを塗布し、所望のマスク
を用いて露光し、現像にリードパターンを形成し、シー
ト露出部に無電解銅メツキを施し、次いで電解金メツキ
を施す方法でも良く、金ペーストを用いる厚膜技術又は
全熱着による薄膜技術を適用して形成することもできる
。
このようにして得たリード付硬質絶縁シート５をアイラ
ンド２に接合する接着剤として従来のエポキシ系接着剤
などを用いることができる。
ンド２に接合する接着剤として従来のエポキシ系接着剤
などを用いることができる。
リードフレーム本体１とアイランド２の接合は、本体１
のリード内側先端部に金メツキを施しておけば、金−金
の熱圧着により容易に行うことができる。
のリード内側先端部に金メツキを施しておけば、金−金
の熱圧着により容易に行うことができる。
このような複合リードフレームを用いてボンディングし
たところ、従来のボンディング条件である、ボンディン
グ荷重４０〜１２０ｇ、超音波出力３０〜５０、ボンデ
ィング温度１５０〜２５０℃の下で、ボンディングミス
の割合は、従来の１回／２００回から１回／２００００
回へ減少し、生産性が大幅に改善された。
たところ、従来のボンディング条件である、ボンディン
グ荷重４０〜１２０ｇ、超音波出力３０〜５０、ボンデ
ィング温度１５０〜２５０℃の下で、ボンディングミス
の割合は、従来の１回／２００回から１回／２００００
回へ減少し、生産性が大幅に改善された。
〔発明の効果］
本発明の複合リードフレームによれば、絶縁シート部が
セラミック基板、ガラス基板、半導体基板、ガラスエポ
キシ基板、ＢＴレジン基板などの硬質薄板であるため、
通常型のリードフレームやＰＧＡやＣＯＢと同じ程度の
高いボンダビリテ□イーが実現できる。
セラミック基板、ガラス基板、半導体基板、ガラスエポ
キシ基板、ＢＴレジン基板などの硬質薄板であるため、
通常型のリードフレームやＰＧＡやＣＯＢと同じ程度の
高いボンダビリテ□イーが実現できる。
第１図は本発明の複合リードフレームの一例を概念的に
示す平面図であり、第２図は第１図におけるＸ−Ｘ断面
図である。 ｌ・・・リードフレーム本体、２・・・アイランド、３
・・・デバイスホール、４・・・リード、５・・・硬質
絶縁シート、６・・・接着剤層。 特許出願人 住友金属鉱山株式会社
示す平面図であり、第２図は第１図におけるＸ−Ｘ断面
図である。 ｌ・・・リードフレーム本体、２・・・アイランド、３
・・・デバイスホール、４・・・リード、５・・・硬質
絶縁シート、６・・・接着剤層。 特許出願人 住友金属鉱山株式会社
Claims (1)
- 半導体素子を搭載する金属製アイランドがリードフレー
ム本体のリード内側先端を結ぶ仮想線より大きく形成さ
れ、該アイランドの一方の面に、前記素子を搭載するた
めのデバイスホールを有しかつ表面に多数の細いリード
が形成された硬質絶縁シートが貼着された部材と、該ア
イランドから外方に延びる前記細いリードに対応して多
数のリードが形成された金属製リードフレームとからな
り、該リードフレームの各リード内側先端部は対応する
前記細いリードの外側先端部上に重ね合せて接合されて
いることを特徴とする複合リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32083890A JPH04192450A (ja) | 1990-11-27 | 1990-11-27 | 複合リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32083890A JPH04192450A (ja) | 1990-11-27 | 1990-11-27 | 複合リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192450A true JPH04192450A (ja) | 1992-07-10 |
Family
ID=18125807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32083890A Pending JPH04192450A (ja) | 1990-11-27 | 1990-11-27 | 複合リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192450A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878599A (ja) * | 1994-09-05 | 1996-03-22 | Goto Seisakusho:Kk | 集積回路パッケージ及びその製造方法 |
| US5508232A (en) * | 1994-02-07 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US20100320590A1 (en) * | 2009-06-19 | 2010-12-23 | Zigmund Ramirez Camacho | Integrated circuit packaging system with a leadframe having radial-segments and method of manufacture thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183936A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置 |
| JPS6334968A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置 |
-
1990
- 1990-11-27 JP JP32083890A patent/JPH04192450A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183936A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置 |
| JPS6334968A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508232A (en) * | 1994-02-07 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| JPH0878599A (ja) * | 1994-09-05 | 1996-03-22 | Goto Seisakusho:Kk | 集積回路パッケージ及びその製造方法 |
| US20100320590A1 (en) * | 2009-06-19 | 2010-12-23 | Zigmund Ramirez Camacho | Integrated circuit packaging system with a leadframe having radial-segments and method of manufacture thereof |
| US8252634B2 (en) * | 2009-06-19 | 2012-08-28 | Stats Chippac Ltd. | Integrated circuit packaging system with a leadframe having radial-segments and method of manufacture thereof |
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