[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2000243875A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000243875A
JP2000243875A JP11044263A JP4426399A JP2000243875A JP 2000243875 A JP2000243875 A JP 2000243875A JP 11044263 A JP11044263 A JP 11044263A JP 4426399 A JP4426399 A JP 4426399A JP 2000243875 A JP2000243875 A JP 2000243875A
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor
film substrate
wiring pattern
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11044263A
Other languages
English (en)
Inventor
Yoshiro Nishiyama
芳朗 西山
Noboru Sakaguchi
登 坂口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP11044263A priority Critical patent/JP2000243875A/ja
Publication of JP2000243875A publication Critical patent/JP2000243875A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 一つの半導体装置に複数の半導体素子を容易
に搭載可能にする。 【解決手段】 半導体素子と外部接続端子とを電気的に
接続するための配線パターンが形成された配線基板に、
複数の半導体素子１２ａ、１２ｂを積層するとともに、
各々の半導体素子と前記配線パターンとを電気的に接続
して搭載し、前記配線基板の片面側の半導体素子を搭載
した部位を樹脂１４により封止した半導体装置におい
て、前記配線基板が、電気的絶縁性を有するベースフィ
ルム１０ａに、一端側が半導体素子のパッドに接続され
るリード１８ａに形成され、他端側が外部接続端子１６
を接合するランドに形成された配線パターン１８が設け
られたフィルム基板１０に形成され、該フィルム基板１
０に形成された窓部内に、前記配線パターンに形成され
たリード１８ａの先端が延設されて半導体素子１２ａの
パッドに接合され、該リード１８ａとパッドとの接合部
が樹脂により封止されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一つのパッケージに
複数の半導体素子を搭載した半導体装置に関する。
【０００２】図１１は半導体素子を搭載する配線基板と
してフィルム基板１０を用いて構成した半導体装置の例
を示す。フィルム基板１０は電気的絶縁性を有するベー
スフィルム１０ａの一方の面に、一端側が半導体素子１
２とワイヤボンディングされるボンディング部に形成さ
れ他端側が外部接続端子１６が接合されるランドに形成
された配線パターン１８を形成したものである。ランド
はエリアアレイ状に配置され、ベースフィルム１０ａの
他方の面側にランドが底面で露出する開口穴が形成さ
れ、各々の開口穴に外部接続端子１６が形成される。半
導体素子１２はソルダーレジスト等の電気的絶縁性を有
する電気的絶縁層２０を介してベースフィルム１０ａの
一方の面に接着され、ワイヤ２２により半導体素子１２
のパッドと配線パターン１８のボンディング部とが電気
的に接続され、樹脂１４によって封止される。
【０００３】
【発明が解決しようとする課題】フィルム基板１０はベ
ースフィルム１０ａに被着して形成された導体層をエッ
チングして配線パターン１８を形成するから、きわめて
微細に配線パターン１８を形成することができ、多ピン
化にも好適に対応できるという利点がある。ところで、
半導体装置の実装密度を向上させる問題を考える場合、
図１１に示すような、一つの半導体装置に一つの半導体
素子１２を搭載する形式の場合は、半導体素子１２自体
の集積度を上げなければならない。しかしながら、一つ
の半導体装置に複数の半導体素子１２を搭載することが
できれば、半導体素子自体の集積度を上げることなく、
半導体装置の集積度を効果的に向上させることが可能で
ある。
【０００４】このような考え方から、一つの半導体装置
に複数の半導体素子を搭載する方法が従来考えられてい
る。たとえば、配線基板に大小の半導体素子を積層させ
て搭載し、各々の半導体素子と配線基板とをワイヤボン
ディングによって電気的に接続する方法、配線基板に対
向する一方の半導体素子と配線基板とをフリップチップ
法によって接続し、他方の半導体素子と配線基板とをワ
イヤボンディングによって接続するといった方法であ
る。本発明は、このように半導体装置の集積度を向上さ
せることを目的としてなされたものであり、配線基板に
フィルム基板を使用することによって効果的に集積度を
向上させることができる半導体装置を提供するものであ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は次の構成を備える。すなわち、半導体素子
と外部接続端子とを電気的に接続するための配線パター
ンが形成された配線基板に、複数の半導体素子を積層す
るとともに、各々の半導体素子と前記配線パターンとを
電気的に接続して搭載し、前記配線基板の片面側の半導
体素子を搭載した部位を樹脂により封止した半導体装置
において、 前記配線基板が、電気的絶縁性を有するベ
ースフィルムに、一端側が半導体素子のパッドに接続さ
れるリードに形成され、他端側が外部接続端子を接合す
るランドに形成された配線パターンが設けられたフィル
ム基板に形成され、該フィルム基板に形成された窓部内
に、前記配線パターンに形成されたリードの先端が延設
されて半導体素子のパッドに接合され、該リードとパッ
ドとの接合部が樹脂により封止されていることを特徴と
する。
【０００６】また、半導体素子のパッドとフィルム基板
の配線パターンとが配線パターンに設けたリードを介し
て電気的に接続されて搭載された半導体素子に、フィル
ム基板の基板面と離反する向きにパッド形成面を向けて
他の半導体素子が積層され、該他の半導体素子のパッド
と配線パターンとがワイヤボンディングにより電気的に
接続されていることを特徴とする。また、フィルム基板
の片面側の半導体素子を搭載した部位が、成形用の金型
を用いて樹脂成形されていることは、確実な樹脂封止を
可能にするという利点がある。また、パッド形成面をフ
ィルム基板の基板面に向けて複数の半導体素子が積層さ
れ、各々の半導体素子とフィルム基板に設けた配線パタ
ーンとが、配線パターンに設けたリードを介して電気的
に接続されていることは、リードボンディングのみによ
り半導体素子とフィルム基板の配線パターンとが電気的
に接続できるという利点がある。また、半導体素子のパ
ッド形成面側が、樹脂により封止されていることを特徴
とする。また、半導体素子が、緩衝層を介してフィルム
基板又は他の半導体素子に接合されていることは、半導
体装置を実装した際に実装基板と半導体装置との間で生
じる熱応力が効果的に緩和される点で有効である。
【０００７】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面に基づいて詳細に説明する。図１は本発明に係
る半導体装置の一実施形態の構成を示す。本実施形態の
半導体装置は、２個の半導体素子１２ａ、１２ｂを一つ
の半導体装置に搭載したものである。半導体素子１２
ａ、１２ｂはパッド形成面とは反対側の面（裏面）を接
合してフィルム基板１０の配線パターン１８を形成した
一方の面側に搭載されている。フィルム基板１０に対向
する一方の半導体素子１２ａはパッド形成面がフィルム
基板１０に向けて配置され、他方の半導体素子１２ｂは
パッド形成面を外向きに配置される。２４は半導体素子
１２ａ、１２ｂを接着する接着層である。半導体素子１
２ａ、１２ｂを接着する方法としては、樹脂系の接着剤
をポッティングする方法、接着剤を印刷する方法、シー
ト状の接着剤を使用する方法、銀ペースト等のぺースト
物を塗布するといった方法がある。
【０００８】フィルム基板１０は半導体素子１２ａ、１
２ｂの平面サイズよりも大型に形成し、半導体素子１２
ａ、１２ｂをフィルム基板１０に搭載した状態で、フィ
ルム基板１０の外縁側が半導体素子１２ａ、１２ｂの平
面領域よりも外側に張り出すようにしている。このよう
に、半導体素子１２ａ、１２ｂの平面領域よりもフィル
ム基板１０の外縁側を張り出すように形成することで外
部接続端子１６を配置する領域を広く確保することが可
能となり、半導体素子を複数搭載することにより接続端
子数が増大した場合であっても外部接続端子１６を多数
個配置できるようにしている。また、フィルム基板１０
の外縁側を半導体素子１２ａ、１２ｂの平面領域の外側
に張り出すことによって、上側の半導体素子１２ｂと配
線パターン１８とをワイヤボンディングによって電気的
に接続することを可能にする意味もある。
【０００９】フィルム基板１０に接合される一方の半導
体素子１２ａと配線パターン１８との電気的接続は本実
施形態ではリードボンディングによっている。すなわ
ち、フィルム基板１０には半導体素子１２ａのパッドの
配置に合わせて窓部１０ｂを形成し、窓部１０ｂ内に延
出する配線パターン１８のリード１８ａを半導体素子１
２ａのパッドにボンディングして半導体素子１２ａと配
線パターン１８とを電気的に接続する。リードボンディ
ングではボンディングツールによりリード１８ａを半導
体素子１２ａのパッド形成面に向けて押し曲げ、リード
１８ａの先端を半導体素子１２ａのパッドに押接してボ
ンディングする。
【００１０】図２にフィルム基板１０の平面図を示す。
ベースフィルム１０ａに設けた窓部１０ｂ内にリード１
８ａが延出していること、外部接続端子１６を接合する
ランド１８ｂがエリアアレイ状に配置されていること、
リード１８ａとランド１８ｂとが配線パターン１８によ
って接続されていること、また、上側の半導体素子１２
ｂとワイヤボンディングによって接続するボンディング
部１８ｃが設けられていることを示す。ボンディング部
１８ｃは、図のように半導体素子１２ａ、１２ｂを搭載
する領域の周囲に配列する。ボンディング部１８ｃとラ
ンド１８ｂとは配線パターン１８によって電気的に接続
される。
【００１１】このように、フィルム基板１０には配線パ
ターン１８、リード１８ａ、ランド１８ｂ、ボンディン
グ部１８ｃが所定パターンで形成される。これらの配線
パターン１８、リード１８ａを有するフィルム基板を製
造するには、片面に接着剤層を設けたポリイミド等のベ
ースフィルム１０ａに、まず窓部１０ｂを形成する加工
を施す。次に配線パターン１８等を形成するための銅箔
をベースフィルム１０ａに接着し、銅箔の表面に配線パ
ターン１８等のパターンにしたがってレジストパターン
を形成した後、このレジストパターンをマスクとして銅
箔をエッチングすることにより配線パターン、リード等
を形成する。配線パターンにはニッケルめっきあるいは
金めっき等の保護めっきを施す。外部接続端子１６を接
合するための開口穴はベースフィルム１０ａの他面側か
らレーザ光を照射して形成することができ、図２に示す
フィルム基板１０を得ることができる。
【００１２】図３は上記のフィルム基板１０を用いて図
１に示す半導体装置を製造する工程を示す。図３(a) は
フィルム基板１０に半導体素子１２ａを接着し、半導体
素子１２ａのパッドにリード１８ａをリードボンディン
グした状態である。３０はフィルム基板１０に半導体素
子１２を接着したシリコーン樹脂等のエラストマー層で
ある。エラストマー層３０は半導体素子１２ａをフィル
ム基板１０に接着する作用と、フィルム基板１０と半導
体素子１２ａとの間で生じる熱応力等を緩和する緩衝層
としての作用を有する。
【００１３】図３(b) はリード１８ａをリードボンディ
ングした半導体素子１２ａの露出部位を樹脂３２により
封止する工程である。ポッティング法により樹脂３２を
フィルム基板１０の窓部１０ｂに流すことにより、半導
体素子１２のパッド形成面の露出部位とリード１８ａを
封止する。次に、半導体素子１２ａに上側（他方）の半
導体素子１２ｂを接合し、上側の半導体素子１２ｂと配
線パターン１８のボンディング部１８ｃとをワイヤボン
ディングする（図３(c))。２２がワイヤである。半導体
素子１２ｂは裏面を半導体素子１２ａに接合して支持す
るから、半導体素子１２ｂのパッド形成面は上面側にあ
る。したがって、半導体素子１２ｂのパッドとボンディ
ング部１８ｃとのワイヤボンディングは、一つの半導体
素子を搭載した場合と同様に行うことができる。半導体
素子を重ねた分、ボンディング距離が長くなるが、半導
体素子自体は薄いから従来のワイヤボンディング法をそ
のまま適用することができる。
【００１４】半導体素子１２ｂとボンディング部１８ｃ
とをワイヤボンディングした後、半導体素子１２ａ、１
２ｂ、ワイヤ２２、配線パターン１８を樹脂封止する。
樹脂封止操作はフィルム基板１０の片面側で半導体素子
１２ａ、１２ｂを搭載した部位を封止するもので、樹脂
封止金型を用いて樹脂封止する方法、ポッティングによ
って封止する方法等が利用できる。図示例は、樹脂封止
金型を用いて封止した例である。樹脂封止した後、はん
だボール等の外部接続端子１６をランド１８ｂに接合す
る（図３(d))。最後に、フィルム基板１０を所定位置で
切断し、個片の半導体装置を得ることができる。封止樹
脂としてはシリコーン樹脂やエポキシ樹脂が使用でき、
とくに、シリコーン樹脂等のゴム弾性を有する樹脂を使
用すれば、半導体装置を実装した際に、半導体素子と実
装基板との間で熱膨張係数の相違によって生じる熱応力
を緩和することができるという利点がある。
【００１５】図４にリード１８ａと半導体素子１２ａと
の接続部分、ワイヤ２２と半導体素子１２ｂとの接続部
分等を拡大して示す。フィルム基板１０の窓部１０ｂ内
に延出したリード１８ａがＳ字形に曲げられ、リード１
８ａの先端部が半導体素子１２ａのパッド１３に接続さ
れている。また、ワイヤ２２の一端部が半導体素子１２
ｂのパッド１３にボンディングされ、他端部が配線パタ
ーンのボンディング部１８ｃにボンディングされてい
る。外部接続端子１６が配線パターンのランド１８ｂに
接合され、半導体素子１２ａ、１２ｂと外部接続端子１
６とが電気的に接続されている。
【００１６】本実施形態の半導体装置は２個の半導体素
子１２ａ、１２ｂを重ねて一つの半導体装置内に収納し
ているから、従来の半導体装置と略同サイズで、効果的
に集積度を向上させることが可能である。
【００１７】なお、複数の半導体素子を一つの半導体装
置に搭載した構成は上記実施形態に限るものではない。
図５は大きさが異なる２個の半導体素子１２ａ、１２ｂ
を重ねて一つの半導体装置に搭載したものである。半導
体素子１２ａ、１２ｂとフィルム基板１０との電気的接
続はいずれもリードボンディングの方法による。そのた
め、フィルム基板１０には小型の半導体素子１２ａとリ
ードボンディングするための窓１０ｂと、大型の半導体
素子１２ｂとリードボンディングするための窓１０ｃを
設け、各々の窓１０ｂ、１０ｃ内にリード４０ａ、４０
ｂを延出させて半導体素子１２ａ、１２ｂとリードボン
ディングできるようにしている。
【００１８】図６にフィルム基板１０の平面図を示す。
外側の破線が大型の半導体素子１２ｂの外形線位置を示
し、内側の破線が小型の半導体素子１２ａの外形線位置
を示す。窓１０ｂは小型の半導体素子１２ａに配置され
ているパッド上で開口し、窓１０ｃは大型の半導体素子
１２ｂに配置されているパッド上で開口する。リード４
０ａ、４０ｂはフィルム基板１０に設けたランド１８ｂ
と配線パターン１８を介して電気的に接続する。実施形
態では窓１０ｂの内側領域に半導体素子１２ａと電気的
に接続するランド１８ｂを配置し、窓１０ｂと窓１０ｃ
の中間の領域に半導体素子１２ｂと電気的に接続するラ
ンド１８ｂを配置している。
【００１９】図７は本実施形態の半導体装置で半導体素
子１２ａ、１２ｂとリード４０ａ、４０ｂとの接続部を
拡大して示す。リード４０ａ、４０ｂがＳ字形に押し曲
げられ、リード４０ａ、４０ｂの先端部が半導体素子１
２ａ、１２ｂのパッド１３に各々接合されている。半導
体素子１２ａ、１２ｂとリード４０ａ、４０ｂとの接続
部、及び半導体素子１２ａ、１２ｂの側面が樹脂１４に
よって封止されている。なお、本実施形態では大型の半
導体素子１２ｂの裏面をそのまま外部に露出して半導体
装置としたものである。
【００２０】図８は本実施形態の半導体装置の製造方法
を示す。図８(a) は所定の配線パターン１８を形成した
フィルム基板１０に半導体素子１２ａを接着した状態で
ある。３０は半導体素子１２ａの接着に用いたエラスト
マー層である。図８(b) は、次に、半導体素子１２ｂを
半導体素子１２ａに接合した状態を示す。半導体素子１
２ａと半導体素子１２ｂとの接着は前述した実施形態と
同様な方法による。ただし、本実施形態では半導体素子
１２ｂのパッド形成面を半導体素子１２ａの裏面に接合
して、半導体素子１２ａと半導体素子１２ｂのパッド形
成面を同じ側にする。フィルム基板１０のリード４０
ａ、４０ｂとリードボンディングによって接続するため
である。
【００２１】図８(c) はリード４０ａ、４０ｂをリード
ボンディングした状態を示す。このリードボンディング
では、ボンディングツールを用いて、半導体素子１２ａ
にリード４０ａをボンディングし、半導体素子１２ｂに
リード４０ｂをボンディングする。半導体素子１２ａを
重ね合わせているから、リード４０ｂのボンディング距
離の方がリード４０ａのボンディング距離よりも長くな
る。ただし、半導体素子１２ａはきわめて薄いから、実
際上、ボンディング操作が問題になることはない。
【００２２】図８(d) は半導体素子１２ａ、１２ｂのパ
ッド形成面で露出する部位を樹脂封止する工程である。
実施形態では封止樹脂を半導体素子１２ａ、１２ｂの露
出部位に充填するようにして樹脂封止している。４２は
封止樹脂をポッティングするツール、４４はポッティン
グ時に封止樹脂が流出しないようにするためのカバーフ
ィルムである。図８(e) は、次に、カバーフィルムを剥
離した後、フィルム基板１０に外部接続端子１６を接合
した状態を示す。ランド１８ｂにはんだフラックスを塗
布し、ボールを搭載し、はんだリフローすることにより
外部接続端子１６を接合することができる。最後に、所
定位置で切断することにより個片の半導体装置を得るこ
とができる（図８(f))。
【００２３】図９は複数の半導体素子１２ａ、１２ｂを
一つの半導体装置に搭載したさらに他の実施形態を示
す。この実施形態の半導体装置も大きさが異なる２個の
半導体素子１２ａ、１２ｂを重ねて搭載したものであ
り、半導体素子１２ａ、１２ｂとフィルム基板１０との
電気的接続はリードボンディングによる。図１０に示す
ように、本実施形態では半導体素子１２ａの平面領域の
中央部にパッドを配置していることから、このパッドの
配置に合わせてフィルム基板１０の中央部に窓１０ｂを
開口させている。リード４０ａ、４０ｂと半導体素子１
２ａ、１２ｂのパッドとをリードボンディングする方
法、樹脂１４によって半導体素子１２ａ、１２ｂのパッ
ド形成面の露出部を封止する方法は上記実施形態と同様
である。
【００２４】図５、図９に示す半導体装置の場合も、一
つの半導体装置に２個の半導体素子１２ａ、１２ｂを搭
載したことによって、効果的に半導体装置の集積度を向
上させることができる。また、これらの実施形態では半
導体素子１２ａ、１２ｂと配線パターンとの電気的接続
をリードボンディングのみで行うから、図１に示す半導
体装置のようにリードボンディングとワイヤボンディン
グといった異なる接続方法を混在させずに製造できると
いう利点がある。
【００２５】なお、上記各実施形態では２個の半導体素
子１２ａ、１２ｂを一つの半導体装置に搭載した例を説
明したが、３個以上の半導体素子を重ねて接合して半導
体装置に搭載することもできる。たとえば、図５に示す
ように異なる大きさの半導体素子を大きさの順にフィル
ム基板１０側から重ね、各々の半導体素子とフィルム基
板１０の配線パターン１８とを電気的に接続することに
よって３個以上の半導体素子を搭載することができる。
【００２６】
【発明の効果】本発明に係る半導体装置によれば、上述
したように、一つの半導体装置に複数の半導体素子を搭
載することが容易に可能となり、半導体装置の占有面積
を増大させることなく、効果的に実装密度を向上させる
ことが可能になる。また、配線基板にフィルム基板を使
用したことによって、半導体素子を複数搭載したことに
よる多ピン化にも好適に対応することが可能になる等の
著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態の構成を
示す断面図である。
【図２】実施形態の半導体装置の製造に用いるフィルム
基板の平面図である。
【図３】半導体装置の製造方法を示す説明図である。
【図４】半導体素子とフィルム基板の配線パターンとの
接続部を拡大して示す断面図である。
【図５】本発明に係る半導体装置の他の実施形態の構成
を示す断面図である。
【図６】他の実施形態の半導体装置の製造に用いるフィ
ルム基板の平面図である。
【図７】他の実施形態の半導体装置における半導体素子
とフィルム基板の配線パターンとの接続部を拡大して示
す断面図である。
【図８】他の実施形態の半導体装置の製造方法を示す説
明図である。
【図９】本発明に係る半導体装置のさらに他の実施形態
の構成を示す断面図である。
【図１０】さらに他の実施形態の半導体装置の製造に用
いるフィルム基板の平面図である。
【図１１】半導体素子を単独で搭載した従来の半導体装
置の構成を示す断面図である。
【符号の説明】
１０ フィルム基板 １０ａ ベースフィルム １０ｂ、１０ｃ 窓 １２、１２ａ、１２ｂ 半導体素子 １３ パッド １４ 樹脂 １６ 外部接続端子 １８ 配線パターン １８ａ リード １８ｂ ランド １８ｃ ボンディング部 ２０ 電気的絶縁層 ２２ ワイヤ ２４ 接着層 ３０ エラストマー層 ３２ 樹脂 ４０ａ、４０ｂ リード

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子と外部接続端子とを電気的に
    接続するための配線パターンが形成された配線基板に、
    複数の半導体素子を積層するとともに、各々の半導体素
    子と前記配線パターンとを電気的に接続して搭載し、前
    記配線基板の片面側の半導体素子を搭載した部位を樹脂
    により封止した半導体装置において、 前記配線基板が、電気的絶縁性を有するベースフィルム
    に、一端側が半導体素子のパッドに接続されるリードに
    形成され、他端側が外部接続端子を接合するランドに形
    成された配線パターンが設けられたフィルム基板に形成
    され、 該フィルム基板に形成された窓部内に、前記配線パター
    ンに形成されたリードの先端が延設されて半導体素子の
    パッドに接合され、 該リードとパッドとの接合部が樹脂により封止されてい
    ることを特徴とする半導体装置。
  2. 【請求項２】 半導体素子のパッドとフィルム基板の配
    線パターンとが配線パターンに設けたリードを介して電
    気的に接続されて搭載された半導体素子に、フィルム基
    板の基板面と離反する向きにパッド形成面を向けて他の
    半導体素子が積層され、 該他の半導体素子のパッドと配線パターンとがワイヤボ
    ンディングにより電気的に接続されていることを特徴と
    する請求項１記載の半導体装置。
  3. 【請求項３】 フィルム基板の片面側の半導体素子を搭
    載した部位が、成形用の金型を用いて樹脂成形されてい
    ることを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 パッド形成面をフィルム基板の基板面に
    向けて複数の半導体素子が積層され、 各々の半導体素子とフィルム基板に設けた配線パターン
    とが、配線パターンに設けたリードを介して電気的に接
    続されていることを特徴とする請求項１記載の半導体装
    置。
  5. 【請求項５】 半導体素子のパッド形成面側が、樹脂に
    より封止されていることを特徴とする請求項４記載の半
    導体装置。
  6. 【請求項６】 半導体素子が、緩衝層を介してフィルム
    基板又は他の半導体素子に接合されていることを特徴と
    する請求項１、２、３、４または５記載の半導体装置。
JP11044263A 1999-02-23 1999-02-23 半導体装置 Pending JP2000243875A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11044263A JP2000243875A (ja) 1999-02-23 1999-02-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11044263A JP2000243875A (ja) 1999-02-23 1999-02-23 半導体装置

Publications (1)

Publication Number Publication Date
JP2000243875A true JP2000243875A (ja) 2000-09-08

Family

ID=12686638

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11044263A Pending JP2000243875A (ja) 1999-02-23 1999-02-23 半導体装置

Country Status (1)

Country Link
JP (1) JP2000243875A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190548A (ja) * 2000-12-20 2002-07-05 Hitachi Cable Ltd 半導体装置及びその製造方法
JP2005223162A (ja) * 2004-02-06 2005-08-18 Sony Corp チップ状電子部品、その製造方法及び実装構造
KR100771936B1 (ko) * 2003-11-28 2007-10-31 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
JP2014512694A (ja) * 2011-04-21 2014-05-22 テッセラ，インコーポレイテッド ２つ以上のダイのためのマルチダイフェイスダウン積層
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US9640515B2 (en) 2011-04-21 2017-05-02 Tessera, Inc. Multiple die stacking for two or more die
US9806017B2 (en) 2011-04-21 2017-10-31 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US10622289B2 (en) 2011-04-21 2020-04-14 Tessera, Inc. Stacked chip-on-board module with edge connector

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190548A (ja) * 2000-12-20 2002-07-05 Hitachi Cable Ltd 半導体装置及びその製造方法
KR100771936B1 (ko) * 2003-11-28 2007-10-31 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
US7298045B2 (en) 2003-11-28 2007-11-20 Matsushita Electric Industrial Co., Ltd Stacked semiconductor device
JP2005223162A (ja) * 2004-02-06 2005-08-18 Sony Corp チップ状電子部品、その製造方法及び実装構造
JP2014512694A (ja) * 2011-04-21 2014-05-22 テッセラ，インコーポレイテッド ２つ以上のダイのためのマルチダイフェイスダウン積層
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US9640515B2 (en) 2011-04-21 2017-05-02 Tessera, Inc. Multiple die stacking for two or more die
US9806017B2 (en) 2011-04-21 2017-10-31 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US10622289B2 (en) 2011-04-21 2020-04-14 Tessera, Inc. Stacked chip-on-board module with edge connector

Similar Documents

Publication Publication Date Title
JP3526788B2 (ja) 半導体装置の製造方法
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US5557150A (en) Overmolded semiconductor package
JP3793628B2 (ja) 樹脂封止型半導体装置
JP4614586B2 (ja) 混成集積回路装置の製造方法
JPS6324647A (ja) 半導体パッケ−ジ
JPH08306853A (ja) 半導体装置及びその製造方法及びリードフレームの製造方法
JPH0595015A (ja) 半導体装置
WO1998018161A1 (en) Semiconductor device, method of its manufacture, circuit substrate, and film carrier tape
JP4075204B2 (ja) 積層型半導体装置
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
JP2000243875A (ja) 半導体装置
JP3269025B2 (ja) 半導体装置とその製造方法
JP2569400B2 (ja) 樹脂封止型半導体装置の製造方法
JP3656861B2 (ja) 半導体集積回路装置及び半導体集積回路装置の製造方法
JP3203228B2 (ja) 半導体装置とその製造方法
JP2949969B2 (ja) フィルムキャリア半導体装置
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
JP2003086751A (ja) リードフレーム、樹脂封止型半導体装置及びその製造方法
JP3454192B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
TWI283048B (en) New package system for discrete devices
JPH11176849A (ja) 半導体装置の製造方法
JP3136274B2 (ja) 半導体装置
KR100391124B1 (ko) 반도체 패키지의 베이스, 이를 이용한 반도체 패키지 및그 제조방법
JP3745106B2 (ja) 半導体装置およびその製造方法