JPH04373160A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のク
ロック分配回路に関するものである。

【０００２】

【従来の技術】図３はＬＳＩ上に実装される従来のクロ
ック分配回路を示す回路図である。同図に示すように、
クロック信号入力端子１が入力バッファ回路２の入力端
子に接続されている。また、入力バッファ回路２の出力
端子が配線４の一方端に接続されており、配線４の他方
端がドライバ回路３の入力端子に接続されている。さら
に、ドライバ回路３の出力端子が配線１７の一方端に接
続されており、配線１７の他方端が後述するＬＳＩの内
部回路部に対応する内部回路（図示せず）に接続されて
いる。

【０００３】図４は図３の従来のクロック分配回路をＬ
ＳＩのチップ上に実装したときのレイアウト示す図であ
る。同図に示すように、ＬＳＩチップ２３において、Ｐ
ＡＤ領域１９内の図３のクロック信号入力端子１に対応
するクロック信号入力ＰＡＤ１８がＩ／Ｏバッファ領域
２０内の入力バッファ２に対応する入力バッファ回路部
２ａの入力部に電気的に接続されている。また、入力バ
ッファ回路部２ａの出力部が配線領域２１内の図３の配
線４に対応するアルミ配線４ａを介してＩ／Ｏバッファ
領域２０内のドライバ回路３に対応するドライバ回路部
３ａの入力部に接続されている。さらに、ドライバ回路
部３ａの出力部が配線領域２１内の図３の配線１７に対
応するアルミ配線１７０を介して内部回路部２２に接続
されている。

【０００４】次に図３，図４の動作について説明する。 まず、図３において、クロック入力端子１より印加され
たクロック信号は入力バッファ回路２から出力され、配
線４を介してドライバ回路３に入力される。ドライバ回
路３で駆動されたクロック入力信号はその出力から配線
１７を介して図示しない内部回路（図４の内部回路部２
２に対応）に与えられる。

【０００５】図４においても同様に、クロック信号入力
ＰＡＤ１８に印加されたクロック信号は入力バッファ回
路部２ａの入力に与えられ、入力バッファ回路部２ａの
出力はアルミ配線４ａを介してドライバ回路部３ａに入
力される。このドライバ回路部３ａで駆動されたクロッ
ク信号はアルミ配線１７０を介して内部回路部２２に供
給される。また、アルミ配線１７０は内部回路部２２内
のクロック信号を処理する複数の回路部に接続されてい
る。

【０００６】

【発明が解決しようとする課題】従来のクロック分配回
路は以上のように構成されていたので、以下に述べるよ
うな問題点があった。 ■．図４に示すＬＳＩ上のレイアウトにおいて、ドライ
バ回路部３ａと内部回路部２２を接続するアルミ配線１
７０にさらに接続され、ドライバ回路部３ａと内部回路
部２２内のクロック信号を処理する複数の回路部とをそ
れぞれ接続する複数の配線の配線長に依存して、クロッ
ク信号を処理する複数の回路部同士でクロックスキュー
が異なり、（すなわち、例えば内部回路部２２のドライ
バ回路部３ａが接続されている部分から遠い回路部と近
い回路部ではクロック信号のスキューが異なる。）クロ
ック信号のスキュー管理が困難である。 ■．図３に示すように、ドライバ回路の段数がドライバ
回路３のみの１段となっているので、内部回路部２２の
回路規模が大となったときのドライバ回路３による駆動
能力が不足することがある。 ■．ドライバ回路３による駆動能力の不足から、ドライ
バ回路３の入力に与えられている信号の波形がドライバ
回路３の出力でなまり、ドライバ回路３よって高周波の
クロック信号を駆動することができない。

【０００７】この発明は上記のような問題点を解決する
ためになされたもので、以下に述べるようなクロック分
配回路を有する半導体集積回路を得ることを目的とする
。 ■．内部回路部内のクロック信号入力を処理する複数の
回路部間のクロック信号のスキュー管理が容易である。 ■．内部回路部の回路規模が大となったときでも、これ
を駆動できる。 ■．内部回路部に高周波のクロック信号を伝達すること
ができる。

【０００８】

【課題を解決するための手段】この発明に係る半導体集
積回路は、複数段ツリー構造に構成された複数のドライ
バ回路を有し、隣接段間における各ドライバ回路間の配
線長を同一にするとともに、最終段ドライバ回路の出力
端子同士を接続し１つの出力を導き出すようにして構成
されている。

【０００９】

【作用】この発明による半導体集積回路においては、複
数段ツリー構造に構成された複数のドライバ回路の隣接
段間における各ドライバ回路間の配線長を同一にすると
ともに、最終段ドライバ回路の出力端子同士を接続し１
つの出力を導き出すようにしているので、初段のドライ
バ回路に入力された信号の最終段のドライバ回路の出力
におけるスキューを同一にでき、また、最終的な１つの
出力の駆動能力を大きくすることができる。

【００１０】

【実施例】図１はこの発明の一実施例を示すＬＳＩ上に
実装されるクロック分配回路の回路図である。同図に示
すように、クロック信号入力端子１が入力バッファ回路
２の入力端子に接続されている。また、入力バッファ回
路２の出力端子が配線４の一方端に接続されており、配
線４の他方端がドライバ回路３の入力端子に接続されて
いる。さらに、ドライバ回路３の出力端子が配線５，配
線６の一方端に接続されており、配線５の他方端がドラ
イバ回路７の入力端子に、配線６の他方端がドライバ回
路８の入力端子にそれぞれ接続されている。また、ドラ
イバ回路７の出力端子が配線９，１０の一方端に、ドラ
イバ回路８の出力端子が配線１１，１２の一方端にそれ
ぞれ接続されており、配線９〜１２の他方端がそれぞれ
ドライバ回路１３〜１６の入力端子に接続されている。 さらに、ドライバ回路１３〜１６の出力端子が共通接続
されて配線１７の一方端に接続されており、配線１７の
他方端が後述するＬＳＩの内部回路部に対応する内部回
路（図示せず）に接続されている。

【００１１】図２は図１のクロック分配回路をＬＳＩの
チップ上に実装したときのレイアウトを示す図である。 同図に示すように、ＬＳＩチップ２３において、ＰＡＤ
領域１９内の図１のクロック信号入力端子１に対応する
クロック信号入力ＰＡＤ１８がＩ／Ｏバッファ領域２０
内の入力バッファ２に対応する入力バッファ回路部２ａ
の入力部に電気的に接続されている。また、入力バッフ
ァ回路部２ａの出力部が配線領域２１内の図１の配線４
に対応するアルミ配線４ａを介してＩ／Ｏバッファ領域
２０内のＬＳＩチップ２３のチップコーナー部に位置す
る１段目のドライバ回路３に対応するドライバ回路部３
ａの入力部に接続されている。

【００１２】さらに、ドライバ回路部３ａの出力部が配
線領域２１内の図１の配線５，６それぞれに対応するア
ルミ配線５ａ，６ａを介してＩ／Ｏバッファ領域２０内
のドライバ回路部３ａの位置するＬＳＩ２１のチップコ
ーナー部に隣接する、そのチップコーナー部から等距離
にあるチップコーナー部にそれぞれ位置する２段目のド
ライバ回路７，８に対応するドライバ回路部７ａ，８ａ
の入力部に接続されている。

【００１３】また、ドライバ回路部７ａの出力部が配線
領域２１内の図１の配線９，１０に対応するアルミ配線
９ａ，１０ｂを介してＩ／Ｏバッファ領域２０内のドラ
イバ回路部７ａの位置するＬＳＩチップ２３のチップコ
ーナー部に隣接する、そのチップコーナー部から等距離
にあるＬＳＩチップ２３の左右中央部及び上下中央部に
それぞれ位置する３段目のドライバ回路１３，１４に対
応するドライバ回路部１３ａ，１４ａの入力部に接続さ
れている。同じように、ドライバ回路部８ａの出力部が
配線領域２１内の図１の配線１１，１２に対応するアル
ミ配線１１ａ，１１ｂを介してＩ／Ｏバッファ領域２０
内のドライバ回路部８ａの位置するＬＳＩチップ２３の
チップコーナー部に隣接する、そのチップコーナー部か
ら等距離にあるＬＳＩチップ２３の左右中央部及び上下
中央部にそれぞれ位置する３段目のドライバ回路１５，
１６に対応するドライバ回路部１５ａ，１６ａの入力部
に接続されている。

【００１４】さらに、３段目のドライバ回路部１３ａ〜
１６ａの出力部がそれぞれ配線領域２１内のアルミ配線
１７１〜１７４を介して内部回路部２２の入力部に、内
部回路部２２から見て対称に接続されている。なお、ア
ルミ配線１７１〜１７４は内部回路部２２内で接続され
、図１の配線１７に対応する配線１７ａが内部回路部２
２内のクロック信号を処理する各回路部に接続されてい
る。このとき、この配線１７ａは、内部回路部２２内の
クロック信号を処理する各回路部からなるべく等距離に
なるように、例えば、内部回路部２２内でループ状にな
るように接続されている。

【００１５】次に図１，図２の動作について説明する。 まず、図１において、クロック入力端子１より印加され
たクロック信号は入力バッファ回路２から出力され、１
つの１段目のドライバ回路３、２つの２段目のドライバ
回路７，８、４つの３段目のドライバ回路１３〜１６に
より駆動される。また、３段目のドライバ回路１３〜１
６の出力端子同士が接続されて、配線１７を介して図示
しない内部回路（図２の内部回路部２２に対応）に与え
られる。

【００１６】図２においても同様に、クロック信号入力
ＰＡＤ１８に印加されたクロック信号は入力バッファ回
路部２ａから出力され、まず１段目のドライバ回路部３
ａに入力される。次に、ドライバ回路部３ａの出力は、
このドライバ回路部３ａから等距離にある２段目のドラ
イバ回路部７ａ，８ａに入力される。さらに、ドライバ
回路部７ａの出力は、このドライバ回路部７ａから等距
離にある３段目のドライバ回路部１３ａ，１４ａに入力
され、ドライバ回路部８ａの出力は、このドライバ回路
部８ａから等距離にある３段目のドライバ回路部１５ａ
，１６ａに入力される。また、ドライバ回路部１３ａ〜
１６ａの出力はそれぞれアルミ配線１７１〜１７４を介
して内部回路部２２に入力されている。

【００１７】なお、アルミ配線１７１〜１７４は内部回
路部２２内で接続され、図１の配線１７に対応する共通
配線が内部回路部２２内のクロック信号を処理する各回
路部に接続されている。このとき、この共通配線は、内
部回路部２２内のクロック信号を処理する各回路部から
なるべく等距離になるように、例えば、内部回路部２２
内でループ状に接続されている。

【００１８】以上説明したように、この発明によれば、
図１において、１段目のドライバ回路３及び２段目のド
ライバ回路７，８及び３段目のドライバ回路１３〜１６
をツリー構造に構成し、３段目の４つのドライバ回路１
３〜１６の出力端子同士を接続して１つの出力を導き出
すようにしたので、回路全体の駆動能力が高まり、高周
波クロックをも駆動することができる。なお、このとき
３段目のドライバ回路１３〜１６のトランジスタサイズ
を可変とすることで、あらゆる回路規模に対応した駆動
能力を有するクロック分配回路を実現することができる
。

【００１９】また、図２において、１段目のドライバ回
路部３ａと２段目のドライバ回路部７ａ，８ａの間のア
ルミ配線５ａ，６ａの配線長がそれぞれ同一になり、２
段目のドライバ回路部７ａ，８ａと３段目のドライバ回
路部１３ａ〜１６ａの間のアルミ配線９ａ〜１２ａの配
線長がそれぞれ同一になるように、また、３段目のドラ
イバ回路部１３ａ〜１６ａの出力が内部回路部２１内に
それぞれ対称に入力されるようにＬＳＩチップ２３上の
レイアウトを構成したので、内部回路部２１内の、クロ
ック信号入力を処理する複数の回路部相互の間のクロッ
ク信号のスキュー管理が容易になる。

【００２０】なお、この実施例では、ドライバ回路を１
段目のドライバ回路３及び２段目のドライバ回路７，８
及び３段目のドライバ回路１３〜１６の３段のツリー構
造にしたが、３段以外の構成にしても良い。

【００２１】また、ドライバ回路のＬＳＩチップ２３上
へのレイアウトの一例として、図２を示したが、隣接段
間における各ドライバ回路間の配線長を同一にできるレ
イアウトであれば、特にこれに限る必要はない。

【００２２】

【発明の効果】以上のように、この発明によれば、複数
段ツリー構造に構成された複数のドライバ回路を有し、
隣接段間における各ドライバ回路間の配線長を同一にす
るとともに、最終段ドライバ回路の出力端子同士を接続
し１つの出力を導き出すようにしたので、初段のドライ
バ回路に入力された信号の最終段のドライバ回路の出力
におけるスキューを同一にでき、また、最終的な１つの
出力の駆動能力を大きくすることができることから高周
波の信号をも伝達することができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示すドライバ回路をツリ
ー構造に構成したクロック分配回路の回路図である。

【図２】図１の回路をＬＳＩチップ上に実装したときの
レイアウトの一例を示す図である。

【図３】従来のクロック分配回路を示す図である。

【図４】図３の回路をＬＳＩチップ上に実装したときの
レイアウトの一例を示す図である。

【符号の説明】

３，７，８，１３〜１６　　ドライバ回路５，６，９〜
１２　　配線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数段ツリー構造に構成された複数の
   ドライバ回路を有し、隣接段間における各ドライバ回路
   間の配線長を同一にするとともに、最終段ドライバ回路
   の出力端子同士を接続し１つの出力を導き出すようにし
   たことを特徴とする半導体集積回路。