JPH04280226A - 薄膜トランジスタ素子アレイおよびその駆動方法 - Google Patents
薄膜トランジスタ素子アレイおよびその駆動方法Info
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- JPH04280226A JPH04280226A JP3043113A JP4311391A JPH04280226A JP H04280226 A JPH04280226 A JP H04280226A JP 3043113 A JP3043113 A JP 3043113A JP 4311391 A JP4311391 A JP 4311391A JP H04280226 A JPH04280226 A JP H04280226A
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Links
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136218—Shield electrodes
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
型液晶ディスプレイに関し、特に対角２０インチ以上の
大画面の液晶ディスプレイにおいて遅延なく走査するた
めの配線に関するものである。
型液晶ディスプレイに関し、特に対角２０インチ以上の
大画面の液晶ディスプレイにおいて遅延なく走査するた
めの配線に関するものである。
【０００２】
【従来の技術】壁掛けカラーテレビジョンに代表される
薄型パネルディスプレイとして、薄膜電界効果型トラン
ジスタを一方のガラス基板に一つ一つの画素のスイッチ
としてアレイ化したアクティブマトリックス型液晶ディ
スプレイの研究開発が活発に行われている。このアクテ
ィブマトリックス型液晶ディスプレイは、フルカラー表
示が可能であり、表示品質に優れている事から、対角５
０インチ以上の壁掛けハイビジョンテレビジョンの実現
が期待されている。
薄型パネルディスプレイとして、薄膜電界効果型トラン
ジスタを一方のガラス基板に一つ一つの画素のスイッチ
としてアレイ化したアクティブマトリックス型液晶ディ
スプレイの研究開発が活発に行われている。このアクテ
ィブマトリックス型液晶ディスプレイは、フルカラー表
示が可能であり、表示品質に優れている事から、対角５
０インチ以上の壁掛けハイビジョンテレビジョンの実現
が期待されている。
【０００３】従来実現されている最大の大きさは、１４
インチである。この程度の大きさのパネルにおいても、
配線遅延時間が問題になる。たとえば走査線数４８０本
をノンインタレース駆動するためには１走査線当たり３
０μｓの時間で画素に信号を書き込む必要がある。この
書き込み時間内に、外部から入力した走査信号がゲート
バスラインを伝搬し、書き込み画素部の薄膜トランジス
タをＯＮさせる。一方、直交するドレインバスラインか
ら画像信号が伝搬し、薄膜トランジスタを通して表示画
素に画像信号を書き込まなければならない。この時ゲー
トバスラインはドレインバスラインに比べ配線が長く、
しかもトランジスタの部分の寄生容量が大きいため、走
査信号の配線遅延が問題になる。
インチである。この程度の大きさのパネルにおいても、
配線遅延時間が問題になる。たとえば走査線数４８０本
をノンインタレース駆動するためには１走査線当たり３
０μｓの時間で画素に信号を書き込む必要がある。この
書き込み時間内に、外部から入力した走査信号がゲート
バスラインを伝搬し、書き込み画素部の薄膜トランジス
タをＯＮさせる。一方、直交するドレインバスラインか
ら画像信号が伝搬し、薄膜トランジスタを通して表示画
素に画像信号を書き込まなければならない。この時ゲー
トバスラインはドレインバスラインに比べ配線が長く、
しかもトランジスタの部分の寄生容量が大きいため、走
査信号の配線遅延が問題になる。
【０００４】従来は、走査線に抵抗の小さい材料を使用
することにより配線遅延を低減している。たとえば、小
型ディスプレイでは、プロセスに適しているクロミウム
が配線材料に使われているがその抵抗率は２６μΩ・ｃ
ｍと大きい。このクロミウムを１４インチパネルに使用
すると２５μｓの遅延時間が生じる。従って、１０イン
チ以上の大型ディスプレイには、Ａｌ（アルミニウム）
やＣｕ等の３μΩ・ｃｍ程度の低抵抗材料を用いること
により、信号遅延は３μｓが実現でき、クロストークの
ない良好な画像表示が得られている。
することにより配線遅延を低減している。たとえば、小
型ディスプレイでは、プロセスに適しているクロミウム
が配線材料に使われているがその抵抗率は２６μΩ・ｃ
ｍと大きい。このクロミウムを１４インチパネルに使用
すると２５μｓの遅延時間が生じる。従って、１０イン
チ以上の大型ディスプレイには、Ａｌ（アルミニウム）
やＣｕ等の３μΩ・ｃｍ程度の低抵抗材料を用いること
により、信号遅延は３μｓが実現でき、クロストークの
ない良好な画像表示が得られている。
【０００５】
【発明が解決しようとする課題】５０インチの大画面を
実現するためには、走査線の信号遅延が大きくなる。単
純には配線遅延は配線長の２乗に比例する。ハイビジョ
ンの場合走査線数は約１０００本になり、かつ６０Ｈｚ
インタレース駆動するとすると、１走査線当たりの書き
込み時間は約２４μｓになる。従って、アルミニウムや
Ｃｕ等の低抵抗配線材料を使用したとしても配線遅延は
約３８μｓになり、書き込み時間より長くなってしまう
。
実現するためには、走査線の信号遅延が大きくなる。単
純には配線遅延は配線長の２乗に比例する。ハイビジョ
ンの場合走査線数は約１０００本になり、かつ６０Ｈｚ
インタレース駆動するとすると、１走査線当たりの書き
込み時間は約２４μｓになる。従って、アルミニウムや
Ｃｕ等の低抵抗配線材料を使用したとしても配線遅延は
約３８μｓになり、書き込み時間より長くなってしまう
。
【０００６】配線遅延時間は、配線抵抗と配線容量の積
で決まる。配線容量は、設計ルールや、アレイの開口率
などの制限があり、配線容量は大幅に変える事ができな
い。一方、配線抵抗は形状的には、配線幅が開口率の制
限から大きくできないので、膜厚を大きくするか、低抵
抗の材料を用いるしかない。ところが、膜厚は余り厚く
すると、段差が大きくなり、絶縁層を挟んで上方を配線
するドレインバスラインが断線する可能性が強くなる。 前述したように配線材料はもっとも抵抗率の小さいＡｌ
やＣｕを用いているので、材料面からは改善できる余地
がない。
で決まる。配線容量は、設計ルールや、アレイの開口率
などの制限があり、配線容量は大幅に変える事ができな
い。一方、配線抵抗は形状的には、配線幅が開口率の制
限から大きくできないので、膜厚を大きくするか、低抵
抗の材料を用いるしかない。ところが、膜厚は余り厚く
すると、段差が大きくなり、絶縁層を挟んで上方を配線
するドレインバスラインが断線する可能性が強くなる。 前述したように配線材料はもっとも抵抗率の小さいＡｌ
やＣｕを用いているので、材料面からは改善できる余地
がない。
【０００７】本発明の目的は、走査線１０００本の５０
インチ大画面ディスプレイを駆動できる遅延の少ない配
線構造と駆動方法を提供する事にある。
インチ大画面ディスプレイを駆動できる遅延の少ない配
線構造と駆動方法を提供する事にある。
【０００８】
【課題を解決するための手段】本願第１の発明の薄膜ト
ランジスタ素子アレイは、透明絶縁性基板上に設けられ
たゲートバスラインと、前記ゲートバスラインに交差す
るように設けられたドレインバスラインと、前記ゲート
バスラインと前記ドレインバスラインが交差する部分に
設けられた薄膜トランジスタとを有する薄膜トランジス
タ素子アレイにおいて、前記ゲートバスライン上に絶縁
膜をはさんで前記ゲートバスラインを覆うシールド電極
が設けられ、かつ前記ゲートバスラインと前記シールド
電極とが信号入力側端部で前記絶縁膜に形成されたスル
ーホールにより接続されているというものである。
ランジスタ素子アレイは、透明絶縁性基板上に設けられ
たゲートバスラインと、前記ゲートバスラインに交差す
るように設けられたドレインバスラインと、前記ゲート
バスラインと前記ドレインバスラインが交差する部分に
設けられた薄膜トランジスタとを有する薄膜トランジス
タ素子アレイにおいて、前記ゲートバスライン上に絶縁
膜をはさんで前記ゲートバスラインを覆うシールド電極
が設けられ、かつ前記ゲートバスラインと前記シールド
電極とが信号入力側端部で前記絶縁膜に形成されたスル
ーホールにより接続されているというものである。
【０００９】本願第２の発明の薄膜トランジスタアレイ
は、透明絶縁性基板上に設けられたゲートバスラインと
、前記ゲートバスラインに交差するように設けられたド
レインバスラインと、前記ゲートバスラインと前記ドレ
インバスラインが交差する部分に設けられた薄膜トラン
ジスタとを有する薄膜トランジスタ素子アレイにおいて
、前記ゲートバスライン上に絶縁膜をはさんで前記ゲー
トバスラインを覆うシールド電極が設けられ、かつ前記
ゲートバスラインと前記シールド電極が信号入力側端部
及び反対側端部の２箇所で前記絶縁膜に形成されたスル
ーホールにより接続されているというものである。
は、透明絶縁性基板上に設けられたゲートバスラインと
、前記ゲートバスラインに交差するように設けられたド
レインバスラインと、前記ゲートバスラインと前記ドレ
インバスラインが交差する部分に設けられた薄膜トラン
ジスタとを有する薄膜トランジスタ素子アレイにおいて
、前記ゲートバスライン上に絶縁膜をはさんで前記ゲー
トバスラインを覆うシールド電極が設けられ、かつ前記
ゲートバスラインと前記シールド電極が信号入力側端部
及び反対側端部の２箇所で前記絶縁膜に形成されたスル
ーホールにより接続されているというものである。
【００１０】本願第３の発明の薄膜トランジスタ素子ア
レイは、透明絶縁性基板上に設けられたゲートバスライ
ンと、前記ゲートバスラインに交差するように設けられ
たドレインバスラインと、前記ゲートバスラインと前記
ドレインバスラインが交差する部分に設けられた薄膜ト
ランジスタとを有する薄膜トランジスタ素子アレイにお
いて、前記ゲートバスライン上に絶縁膜をはさんで第２
のゲートバスラインが設けられ、かつ前記ゲートバスラ
インと前記第２のゲートバスラインが前記絶縁膜に形成
されたコンタクトホールを介して複数の箇所で接続され
ているというものである。
レイは、透明絶縁性基板上に設けられたゲートバスライ
ンと、前記ゲートバスラインに交差するように設けられ
たドレインバスラインと、前記ゲートバスラインと前記
ドレインバスラインが交差する部分に設けられた薄膜ト
ランジスタとを有する薄膜トランジスタ素子アレイにお
いて、前記ゲートバスライン上に絶縁膜をはさんで第２
のゲートバスラインが設けられ、かつ前記ゲートバスラ
インと前記第２のゲートバスラインが前記絶縁膜に形成
されたコンタクトホールを介して複数の箇所で接続され
ているというものである。
【００１１】本願第４の発明の薄膜トランジスタ素子ア
レイの駆動方法は、前述の第２，第３の発明の薄膜トラ
ンジスタ素子アレイの前記ゲートバスラインの走査信号
を前記薄膜トランジスタ素子アレイのゲートバスライン
の両側から同時に入力するというものである。
レイの駆動方法は、前述の第２，第３の発明の薄膜トラ
ンジスタ素子アレイの前記ゲートバスラインの走査信号
を前記薄膜トランジスタ素子アレイのゲートバスライン
の両側から同時に入力するというものである。
【００１２】
【作用】ゲート線の配線遅延は、配線の抵抗と配線にぶ
ら下がっている寄生容量の大きさできまる。図７にゲー
ト線の等価回路を示す。１画素分を一つの等価回路で表
している。図においてゲートバスライン２の配線抵抗を
Ｒｇｌ、ゲートバスライン２とドレインバスライン３と
の交点の容量をＣｃｒｓ、薄膜トランジスタＴＦＴのゲ
ート電極とドレイン電極またはソース電極との容量をそ
れぞれＣｇｄ，Ｃｇｓとする。ゲートバスラインと対向
電極との容量をＣｇｃとする。画素電極と対向電極間の
容量をＣｌｃとする。配線抵抗Ｒｇｌは単純に配線材料
で決まる抵抗率とＴＦＴアレイ設計で決められる配線幅
と膜厚で決まる。しかし、前述したように金属の中でも
最も抵抗率の小さいアルミニウムや銅を用い、配線幅や
膜厚をできるだけ大きくしても、５０インチ程度の大画
面液晶ディスプレイではゲートバスラインの遅延は大き
い。従って、配線抵抗Ｒｇｌを減らすことはできない。
ら下がっている寄生容量の大きさできまる。図７にゲー
ト線の等価回路を示す。１画素分を一つの等価回路で表
している。図においてゲートバスライン２の配線抵抗を
Ｒｇｌ、ゲートバスライン２とドレインバスライン３と
の交点の容量をＣｃｒｓ、薄膜トランジスタＴＦＴのゲ
ート電極とドレイン電極またはソース電極との容量をそ
れぞれＣｇｄ，Ｃｇｓとする。ゲートバスラインと対向
電極との容量をＣｇｃとする。画素電極と対向電極間の
容量をＣｌｃとする。配線抵抗Ｒｇｌは単純に配線材料
で決まる抵抗率とＴＦＴアレイ設計で決められる配線幅
と膜厚で決まる。しかし、前述したように金属の中でも
最も抵抗率の小さいアルミニウムや銅を用い、配線幅や
膜厚をできるだけ大きくしても、５０インチ程度の大画
面液晶ディスプレイではゲートバスラインの遅延は大き
い。従って、配線抵抗Ｒｇｌを減らすことはできない。
【００１３】一方寄生容量を小さくできれば、ゲートバ
スラインの遅延時間を小さくすることができる。寄生容
量は図の等価回路からわかるようにＣｃｒｓ，Ｃｇｄ，
Ｃｇｓ，Ｇｇｃの並列容量に相当する。画素ピッチを０
．３ｍｍ×０．１ｍｍと仮定した場合、各容量の大きさ
はそれぞれ２８，２０，２０，２８ｆＦと見積もられる
。よって、ゲートバスライン２と対向電極との寄生容量
Ｃｇｃが無視できるようになれば、ゲート遅延時間は約
３割減らすことができる。本願第１の発明は、ゲートバ
スラインと対向電極との間にシールド電極を形成し、こ
のシールド電極をゲートバスラインの信号入力部に接続
する。すると、シールド電極の配線抵抗がゲートバスラ
インの抵抗の３倍以下ならばＣｇｃによる遅延時間は無
視できるようになる。実際シールド電極の低抵抗化は容
易である。
スラインの遅延時間を小さくすることができる。寄生容
量は図の等価回路からわかるようにＣｃｒｓ，Ｃｇｄ，
Ｃｇｓ，Ｇｇｃの並列容量に相当する。画素ピッチを０
．３ｍｍ×０．１ｍｍと仮定した場合、各容量の大きさ
はそれぞれ２８，２０，２０，２８ｆＦと見積もられる
。よって、ゲートバスライン２と対向電極との寄生容量
Ｃｇｃが無視できるようになれば、ゲート遅延時間は約
３割減らすことができる。本願第１の発明は、ゲートバ
スラインと対向電極との間にシールド電極を形成し、こ
のシールド電極をゲートバスラインの信号入力部に接続
する。すると、シールド電極の配線抵抗がゲートバスラ
インの抵抗の３倍以下ならばＣｇｃによる遅延時間は無
視できるようになる。実際シールド電極の低抵抗化は容
易である。
【００１４】第２の発明は、第１の発明のシールド電極
をゲートバスラインの信号入力部と反対側の薄膜トラン
ジスタ素子アレイの端部でゲートバスラインと接続する
ものである。この構造では、対向電極との間の容量Ｃｇ
ｃの補償効果に加え、ゲートバスラインの反対側からも
走査信号が入力されるのでさらに遅延時間は小さくなる
。ここでシールド電極は基本的には段差の問題がないの
で膜厚を厚くできる利点がある。この構造においてシー
ルド電極の抵抗を十分小さくすることにより、従来の単
独ゲートバスラインに比較して配線遅延を１／５程度ま
で小さくできる。
をゲートバスラインの信号入力部と反対側の薄膜トラン
ジスタ素子アレイの端部でゲートバスラインと接続する
ものである。この構造では、対向電極との間の容量Ｃｇ
ｃの補償効果に加え、ゲートバスラインの反対側からも
走査信号が入力されるのでさらに遅延時間は小さくなる
。ここでシールド電極は基本的には段差の問題がないの
で膜厚を厚くできる利点がある。この構造においてシー
ルド電極の抵抗を十分小さくすることにより、従来の単
独ゲートバスラインに比較して配線遅延を１／５程度ま
で小さくできる。
【００１５】第３の発明は、ゲートバスラインとは別に
低抵抗な第２のバスラインを設け、実効的に配線抵抗を
下げることができる構造である。ゲートバスラインと第
２のバスラインとは複数の場所でコンタクトホールを介
して両バスラインを電気的に接続し、ゲートバスライン
で信号遅延が生じないようになっている。第２のバスラ
インはドレインバスラインより上に設けることにより段
差問題がないため十分膜厚を厚くすることができる。た
とえば、補助バスラインの膜厚を１ミクロン形成できれ
ば抵抗を数分の一にでき、配線遅延を小さくすることが
できる。
低抵抗な第２のバスラインを設け、実効的に配線抵抗を
下げることができる構造である。ゲートバスラインと第
２のバスラインとは複数の場所でコンタクトホールを介
して両バスラインを電気的に接続し、ゲートバスライン
で信号遅延が生じないようになっている。第２のバスラ
インはドレインバスラインより上に設けることにより段
差問題がないため十分膜厚を厚くすることができる。た
とえば、補助バスラインの膜厚を１ミクロン形成できれ
ば抵抗を数分の一にでき、配線遅延を小さくすることが
できる。
【００１６】第４の発明は、信号を薄膜トランジスタ素
子アレイの両側から入力するものである。これは従来の
１４インチ程度の比較的中程度の大きさのＬＣＤにおい
て、ゲートバスライン単独時に対し両側から入力し、ゲ
ート遅延を防止することができることが知られている。 この従来例では遅延時間は片側入力時に比べ１／４に減
少する。
子アレイの両側から入力するものである。これは従来の
１４インチ程度の比較的中程度の大きさのＬＣＤにおい
て、ゲートバスライン単独時に対し両側から入力し、ゲ
ート遅延を防止することができることが知られている。 この従来例では遅延時間は片側入力時に比べ１／４に減
少する。
【００１７】一方、本第４の発明を第２の発明に適用し
た場合においては、両側から入力すると、シールド電極
が形成されている場合、従来のゲートバスライン単独時
に比べ、遅延時間を１７％にまで減らすことができる。 さらに、第３の発明に適用し、十分低抵抗の第２のゲー
トバスラインを形成すると、容易に従来の一本のゲート
の片側入力の場合に比べゲートバスラインの遅延時間を
１０％以下にする事ができる。よって、第２，第３の発
明の構造に対する信号の両側入力は、画像遅延を小さく
するのに特に有効である。
た場合においては、両側から入力すると、シールド電極
が形成されている場合、従来のゲートバスライン単独時
に比べ、遅延時間を１７％にまで減らすことができる。 さらに、第３の発明に適用し、十分低抵抗の第２のゲー
トバスラインを形成すると、容易に従来の一本のゲート
の片側入力の場合に比べゲートバスラインの遅延時間を
１０％以下にする事ができる。よって、第２，第３の発
明の構造に対する信号の両側入力は、画像遅延を小さく
するのに特に有効である。
【００１８】
【実施例】本願第１の発明の一実施例について述べる。
アレイ構造の平面図を図１に示す。図２は図１のＸ−Ｘ
線断面図である。
線断面図である。
【００１９】まず透明絶縁性基板１としてガラス基板を
用いた。この上にスパッタ法により、アルミニウム膜を
厚さ２００ｎｍ，Ｃｒ膜を厚さ１００ｎｍ形成する。こ
こではアルミニウム膜の保護膜としてＣｒ膜を用いてい
る。このＣｒ膜とアルミニウム膜をウェットエッチング
によりパターニングし、２層構造のゲートバスライン２
を形成する。なお、図１においては蓄積容量は省略して
いるが、形成した方が画質がよい。
用いた。この上にスパッタ法により、アルミニウム膜を
厚さ２００ｎｍ，Ｃｒ膜を厚さ１００ｎｍ形成する。こ
こではアルミニウム膜の保護膜としてＣｒ膜を用いてい
る。このＣｒ膜とアルミニウム膜をウェットエッチング
によりパターニングし、２層構造のゲートバスライン２
を形成する。なお、図１においては蓄積容量は省略して
いるが、形成した方が画質がよい。
【００２０】次に、プラズマＣＶＤ法で窒化シリコン膜
，ノンドープａ−Ｓｉ膜（ａ−Ｓｉはアモルファスシリ
コンの意），高濃度ｎ型ａ−Ｓｉ膜を連続成長した。 窒化シリコン膜の膜厚は４００ｎｍである。ここで、高
濃度ｎ型ａ−Ｓｉ膜とノンドープａ−Ｓｉ膜の２層膜の
ドライエッチングを行い、アイランド化する。ドレイン
バスライン及びソース電極を形成してからこれらをマス
クにして高濃度ｎ型ａ−Ｓｉ膜のエッチングを行い薄膜
トランジスタ４を形成する。さらに、膜厚４０ｎｍのＩ
ＴＯのスパッタを行い、パターニングし、画素電極５を
形成する。以上までは通常の薄膜トランジスタを用いた
アクティブマトリックスＬＣＤのパネルの製造工程と同
等である。
，ノンドープａ−Ｓｉ膜（ａ−Ｓｉはアモルファスシリ
コンの意），高濃度ｎ型ａ−Ｓｉ膜を連続成長した。 窒化シリコン膜の膜厚は４００ｎｍである。ここで、高
濃度ｎ型ａ−Ｓｉ膜とノンドープａ−Ｓｉ膜の２層膜の
ドライエッチングを行い、アイランド化する。ドレイン
バスライン及びソース電極を形成してからこれらをマス
クにして高濃度ｎ型ａ−Ｓｉ膜のエッチングを行い薄膜
トランジスタ４を形成する。さらに、膜厚４０ｎｍのＩ
ＴＯのスパッタを行い、パターニングし、画素電極５を
形成する。以上までは通常の薄膜トランジスタを用いた
アクティブマトリックスＬＣＤのパネルの製造工程と同
等である。
【００２１】さて、ここでプラズマＣＶＤ法で層間絶縁
膜として窒化シリコン膜を膜厚４００ｎｍ形成する。次
に信号入力部にスルーホール１２を形成する。エッチン
グはトリフルオロメタンによるドライエッチング法を用
いた。さらに、再びアルミニウムをスパッタ法により膜
厚１μｍ形成し、ウエット法によりパターニングし、シ
ールド電極１１が完成する。
膜として窒化シリコン膜を膜厚４００ｎｍ形成する。次
に信号入力部にスルーホール１２を形成する。エッチン
グはトリフルオロメタンによるドライエッチング法を用
いた。さらに、再びアルミニウムをスパッタ法により膜
厚１μｍ形成し、ウエット法によりパターニングし、シ
ールド電極１１が完成する。
【００２２】このようにして作成したＴＦＴ基板と対向
電極とをギャップ厚５μｍにしてセルの組立を行い、最
後に液晶を注入してパネルが完成する。この状態でゲー
トバスラインの配線遅延時間を測定したところ、対角２
５インチの場合９μｓであった。これは走査線１０００
本程度のＨＤＴＶ表示が可能な値である。
電極とをギャップ厚５μｍにしてセルの組立を行い、最
後に液晶を注入してパネルが完成する。この状態でゲー
トバスラインの配線遅延時間を測定したところ、対角２
５インチの場合９μｓであった。これは走査線１０００
本程度のＨＤＴＶ表示が可能な値である。
【００２３】次に、第２の発明の一実施例について述べ
る。薄膜トランジスタ素子アレイの構造の平面図を図３
に示す。図４は図３のＸ−Ｘ線断面図である。まず透明
絶縁性基板１としてガラス基板を用いた。この上にスパ
ッタ法により、Ｔａ／Ｃｒ／Ｔａの３層膜を形成するた
めそれぞれ１００ｎｍ，２００ｎｍ，１００ｎｍのＴａ
膜，Ｃｒ膜，Ｔａ膜を被着する。ここでは下層のＴａ膜
はガラス基板との密着性強化のため、また上部Ｔａ膜は
アルミニウム膜の保護膜として用いている。この３層膜
をパターニングし、３層構造のゲートバスライン２を形
成する。なお、図３，図４においては蓄積容量は省略し
ているが、形成した方が画質がよい。
る。薄膜トランジスタ素子アレイの構造の平面図を図３
に示す。図４は図３のＸ−Ｘ線断面図である。まず透明
絶縁性基板１としてガラス基板を用いた。この上にスパ
ッタ法により、Ｔａ／Ｃｒ／Ｔａの３層膜を形成するた
めそれぞれ１００ｎｍ，２００ｎｍ，１００ｎｍのＴａ
膜，Ｃｒ膜，Ｔａ膜を被着する。ここでは下層のＴａ膜
はガラス基板との密着性強化のため、また上部Ｔａ膜は
アルミニウム膜の保護膜として用いている。この３層膜
をパターニングし、３層構造のゲートバスライン２を形
成する。なお、図３，図４においては蓄積容量は省略し
ているが、形成した方が画質がよい。
【００２４】次に、プラズマＣＶＤ法で窒化シリコン膜
，ノンドープａ−Ｓｉ膜，高濃度ｎ型ａ−Ｓｉ膜を連続
成長した。窒化シリコン膜の膜厚は４００ｎｍである。 ここで、高濃度ｎ型ａ−Ｓｉ膜とノンドープａ−Ｓｉ膜
の２層膜のドライエッチングを行い、アイランド化する
。ドレインバスライン及びソース電極を形成してからこ
れらをマスクにして高濃度ｎ型ａ−Ｓｉ膜のエッチング
を行い薄膜トランジスタ４を形成する。さらに、膜厚４
０ｎｍのＩＴＯのスパッタを行い、パターニングし、画
素電極５を形成する。以上までは通常の薄膜トランジス
タを用いたアクティブマトリックスＬＣＤのパネル工程
と同等である。
，ノンドープａ−Ｓｉ膜，高濃度ｎ型ａ−Ｓｉ膜を連続
成長した。窒化シリコン膜の膜厚は４００ｎｍである。 ここで、高濃度ｎ型ａ−Ｓｉ膜とノンドープａ−Ｓｉ膜
の２層膜のドライエッチングを行い、アイランド化する
。ドレインバスライン及びソース電極を形成してからこ
れらをマスクにして高濃度ｎ型ａ−Ｓｉ膜のエッチング
を行い薄膜トランジスタ４を形成する。さらに、膜厚４
０ｎｍのＩＴＯのスパッタを行い、パターニングし、画
素電極５を形成する。以上までは通常の薄膜トランジス
タを用いたアクティブマトリックスＬＣＤのパネル工程
と同等である。
【００２５】さて、ここでプラズマＣＶＤ法で層間絶縁
膜として窒化シリコン膜を膜厚４００ｎｍ形成する。次
に信号入力部及び薄膜トランジスタ素子アレイの端部に
スルーホール２２を形成する。従ってスルーホール２１
は、１つのゲートバスラインに対して２箇所形成される
。エッチングはトリフルオロメタンによるドライエッチ
ング法を用いた。さらに、再びアルミニウム膜をスパッ
タ法により膜厚１μｍ形成し、ウエット法によりパター
ニングし、シールド電極１１が完成する。
膜として窒化シリコン膜を膜厚４００ｎｍ形成する。次
に信号入力部及び薄膜トランジスタ素子アレイの端部に
スルーホール２２を形成する。従ってスルーホール２１
は、１つのゲートバスラインに対して２箇所形成される
。エッチングはトリフルオロメタンによるドライエッチ
ング法を用いた。さらに、再びアルミニウム膜をスパッ
タ法により膜厚１μｍ形成し、ウエット法によりパター
ニングし、シールド電極１１が完成する。
【００２６】このようにして作成したＴＦＴ基板と対向
電極とをギャップ厚５μｍにしてセルの組立を行い、最
後に液晶を注入してパネルが完成する。この状態で走査
パルスの幅を変えて画素の透過率測定により、ゲートバ
スラインの配線遅延時間を測定したところ、対角５０イ
ンチの場合１２μｓであった。これは走査線１０００本
程度のＨＤＴＶ表示が可能な値であり、本発明の有効性
が示された。
電極とをギャップ厚５μｍにしてセルの組立を行い、最
後に液晶を注入してパネルが完成する。この状態で走査
パルスの幅を変えて画素の透過率測定により、ゲートバ
スラインの配線遅延時間を測定したところ、対角５０イ
ンチの場合１２μｓであった。これは走査線１０００本
程度のＨＤＴＶ表示が可能な値であり、本発明の有効性
が示された。
【００２７】次に、第３の発明の一実施例について述べ
る。薄膜トランジスタ素子アレイの構造を図５，図６に
示す。図５，図６において、ゲートバスライン２にはア
ルミニウム膜とＣｒ膜の２層配線を用いた。その膜厚は
それぞれ２００ｎｍ，１００ｎｍである。この積層膜を
ウエット法によりパターニングしゲートバスラインを形
成する。
る。薄膜トランジスタ素子アレイの構造を図５，図６に
示す。図５，図６において、ゲートバスライン２にはア
ルミニウム膜とＣｒ膜の２層配線を用いた。その膜厚は
それぞれ２００ｎｍ，１００ｎｍである。この積層膜を
ウエット法によりパターニングしゲートバスラインを形
成する。
【００２８】次に、プラズマＣＶＤ法で窒化シリコン膜
，ノンドープａ−Ｓｉ膜，高濃度ｎ型ａ−Ｓｉ膜を連続
成長した。窒化シリコン膜の膜厚は４００ｎｍである。 ここで、高濃度ｎ型ａ−Ｓｉ膜，ノンドープａ−Ｓｉ膜
の２層膜のドライエッチングを行い、アイランド化する
。ドレインバスライン及びソース電極を形成してからこ
れらをマスクにして高濃度ｎ型ａ−Ｓｉ膜のエッチング
を行い薄膜トランジスタ４を形成する。さらに、膜厚４
０ｎｍのＩＴＯのスパッタを行い、パターニングし、画
素を形成する。以上までは通常の薄膜トランジスタを用
いたアクティブマトリックスＬＣＤのパネル工程と同等
である。
，ノンドープａ−Ｓｉ膜，高濃度ｎ型ａ−Ｓｉ膜を連続
成長した。窒化シリコン膜の膜厚は４００ｎｍである。 ここで、高濃度ｎ型ａ−Ｓｉ膜，ノンドープａ−Ｓｉ膜
の２層膜のドライエッチングを行い、アイランド化する
。ドレインバスライン及びソース電極を形成してからこ
れらをマスクにして高濃度ｎ型ａ−Ｓｉ膜のエッチング
を行い薄膜トランジスタ４を形成する。さらに、膜厚４
０ｎｍのＩＴＯのスパッタを行い、パターニングし、画
素を形成する。以上までは通常の薄膜トランジスタを用
いたアクティブマトリックスＬＣＤのパネル工程と同等
である。
【００２９】さて、ここでプラズマＣＶＤ法で層間絶縁
膜として窒化シリコン膜を膜厚４００ｎｍ形成する。次
にこの後工程で形成する第２のバスラインと既に形成し
てあるゲートバスラインとを電気的に接続するためのス
ルーホール３２を形成する。スルーホールを形成する位
置は、本実施例では信号入力端部、各ドレインバスライ
ンでしきられた１セルに対して中間部及び薄膜トランジ
スタ素子アレイの端部である。なお、このスルーホール
は複数セルに対して１カ所、あるいは１セルに対して複
数個のコンタクトホールを形成しても良い。このコンタ
クトホールのエッチングはトリフルオロメタンによるド
ライエッチング法を用いた。さらに、再びアルミニウム
膜をスパッタ法により膜厚１．２μｍ形成し、ウエット
法によりパターニングし、第２のゲートバスライン３１
が完成する。
膜として窒化シリコン膜を膜厚４００ｎｍ形成する。次
にこの後工程で形成する第２のバスラインと既に形成し
てあるゲートバスラインとを電気的に接続するためのス
ルーホール３２を形成する。スルーホールを形成する位
置は、本実施例では信号入力端部、各ドレインバスライ
ンでしきられた１セルに対して中間部及び薄膜トランジ
スタ素子アレイの端部である。なお、このスルーホール
は複数セルに対して１カ所、あるいは１セルに対して複
数個のコンタクトホールを形成しても良い。このコンタ
クトホールのエッチングはトリフルオロメタンによるド
ライエッチング法を用いた。さらに、再びアルミニウム
膜をスパッタ法により膜厚１．２μｍ形成し、ウエット
法によりパターニングし、第２のゲートバスライン３１
が完成する。
【００３０】このようにして作成したＴＦＴ基板と対向
電極とをギャップ厚５μｍにしてセルの組立を行い、最
後に液晶を注入してパネルが完成する。この状態で走査
パルスの幅を変えて画素の透過率測定により、ゲートバ
スラインの配線遅延時間を測定したところ、対角５０イ
ンチの場合８μｓであった。これは走査線１０００本程
度のＨＤＴＶ表示が可能な値であり、本発明の有効性が
示された。
電極とをギャップ厚５μｍにしてセルの組立を行い、最
後に液晶を注入してパネルが完成する。この状態で走査
パルスの幅を変えて画素の透過率測定により、ゲートバ
スラインの配線遅延時間を測定したところ、対角５０イ
ンチの場合８μｓであった。これは走査線１０００本程
度のＨＤＴＶ表示が可能な値であり、本発明の有効性が
示された。
【００３１】次に、本願第４の発明の薄膜トランジスタ
素子アレイの駆動方法の一実施例について述べる。液晶
ディスプレイの走査側の駆動は、ＬＳＩで形成された駆
動ＩＣの出力端子とガラス基板上に形成されているゲー
トバスラインとを１本ずつ接続し、走査信号を薄膜トラ
ンジスタ素子アレイに印加している。接続は異方性導電
ゴムやタブを用いた方法が知られている。通常、この走
査用駆動ＩＣはゲートバスラインの片方の側にのみ接続
されている。
素子アレイの駆動方法の一実施例について述べる。液晶
ディスプレイの走査側の駆動は、ＬＳＩで形成された駆
動ＩＣの出力端子とガラス基板上に形成されているゲー
トバスラインとを１本ずつ接続し、走査信号を薄膜トラ
ンジスタ素子アレイに印加している。接続は異方性導電
ゴムやタブを用いた方法が知られている。通常、この走
査用駆動ＩＣはゲートバスラインの片方の側にのみ接続
されている。
【００３２】本発明では、１つのゲートバスラインに対
して両側にそれぞれ駆動ＩＣを接続する。この２つのＩ
Ｃを同期させて駆動することにより、ゲートバスライン
の両側から同時に走査信号を入力することができる。
して両側にそれぞれ駆動ＩＣを接続する。この２つのＩ
Ｃを同期させて駆動することにより、ゲートバスライン
の両側から同時に走査信号を入力することができる。
【００３３】本願の第２の発明であるシールド電極を設
けた薄膜トランジスタ素子アレイに対して、両側に走査
用駆動ＩＣを接続し同時に駆動した。この状態で走査パ
ルスの幅を変えて画素の透過率測定により、ゲートバス
ラインの配線遅延時間を測定したところ、対角５０イン
チの場合１０μｍであった。これは走査線１０００本程
度のＨＤＴＶ表示において十分小さい値であり、本発明
の有効性が示された。
けた薄膜トランジスタ素子アレイに対して、両側に走査
用駆動ＩＣを接続し同時に駆動した。この状態で走査パ
ルスの幅を変えて画素の透過率測定により、ゲートバス
ラインの配線遅延時間を測定したところ、対角５０イン
チの場合１０μｍであった。これは走査線１０００本程
度のＨＤＴＶ表示において十分小さい値であり、本発明
の有効性が示された。
【００３４】本願の第３の発明である第２のゲートバス
ラインを設けた薄膜トランジスタ素子アレイに対して、
両側に走査用駆動ＩＣを接続し同時に駆動した。この状
態で走査パルスの幅を変えて画素の透過率測定により、
ゲートバスラインの配線遅延時間を測定したところ、対
角５０インチの場合３μｓであった。これは走査線１０
００本程度のＨＤＴＶ表示において十分小さい値であり
、本発明の有効性が示された。
ラインを設けた薄膜トランジスタ素子アレイに対して、
両側に走査用駆動ＩＣを接続し同時に駆動した。この状
態で走査パルスの幅を変えて画素の透過率測定により、
ゲートバスラインの配線遅延時間を測定したところ、対
角５０インチの場合３μｓであった。これは走査線１０
００本程度のＨＤＴＶ表示において十分小さい値であり
、本発明の有効性が示された。
【００３５】
【発明の効果】２０インチ以上５０インチ程度の大画面
液晶ディスプレイにおいて、ゲートバスラインを覆うよ
うにシールド電極や補助バスラインを設けることにより
、ゲートバスラインの遅延時間を短縮できる。また、こ
の構造の薄膜トランジスタ素子アレイにおいて、走査信
号をゲートバスラインの両側から入力することによりさ
らに遅延時間は短縮し、ハイビジョンの表示が可能な遅
延時間が実現できた。
液晶ディスプレイにおいて、ゲートバスラインを覆うよ
うにシールド電極や補助バスラインを設けることにより
、ゲートバスラインの遅延時間を短縮できる。また、こ
の構造の薄膜トランジスタ素子アレイにおいて、走査信
号をゲートバスラインの両側から入力することによりさ
らに遅延時間は短縮し、ハイビジョンの表示が可能な遅
延時間が実現できた。
【図１】本願第１の発明の一実施例を示す平面図である
。
。
【図２】図１のＸ−Ｘ線断面図である。
【図３】本願第２の発明の一実施例を示す平面図である
。
。
【図４】図３のＸ−Ｘ線断面図である。
【図５】本願第３の発明の一実施例を示す平面図である
。
。
【図６】図６のＸ−Ｘ線断面図である。
【図７】薄膜トランジスタ素子アレイを用いた液晶表示
装置の等価回路図である。
装置の等価回路図である。
１ 透明絶縁性基板
２ ゲートバスライン
３ ドレインバスライン
４ 薄膜トランジスタ
５ 画素電極
１１，２１ シールド電極 １２，２２，３２
スルーホール ３１ 第２のゲートバスライン
スルーホール ３１ 第２のゲートバスライン
Claims (4)
- 【請求項１】 透明絶縁性基板上に設けられたゲート
バスラインと、前記ゲートバスラインに交差するように
設けられたドレインバスラインと、前記ゲートバスライ
ンと前記ドレインバスラインが交差する部分に設けられ
た薄膜トランジスタとを有する薄膜トランジスタ素子ア
レイにおいて、前記ゲートバスライン上に絶縁膜をはさ
んで前記ゲートバスラインを覆うシールド電極が設けら
れ、かつ前記ゲートバスラインと前記シールド電極とが
信号入力側端部で前記絶縁膜に形成されたスルーホール
により接続されていることを特徴とする薄膜トランジス
タ素子アレイ。 - 【請求項２】 透明絶縁性基板上に設けられたゲート
バスラインと、前記ゲートバスラインに交差するように
設けられたドレインバスラインと、前記ゲートバスライ
ンと前記ドレインバスラインが交差する部分に設けられ
た薄膜トランジスタとを有する薄膜トランジスタ素子ア
レイにおいて、前記ゲートバスライン上に絶縁膜をはさ
んで前記ゲートバスラインを覆うシールド電極が設けら
れ、かつ前記ゲートバスラインと前記シールド電極が信
号入力側端部及び反対側端部の２箇所で前記絶縁膜に形
成されたスルーホールにより接続されていることを特徴
とする薄膜トランジスタ素子アレイ。 - 【請求項３】 透明絶縁性基板上に設けられたゲート
バスラインと、前記ゲートバスラインに交差するように
設けられたドレインバスラインと、前記ゲートバスライ
ンと前記ドレインバスラインが交差する部分に設けられ
た薄膜トランジスタとを有する薄膜トランジスタ素子ア
レイにおいて、前記ゲートバスライン上に絶縁膜をはさ
んで第２のゲートバスラインが設けられ、かつ前記ゲー
トバスラインと前記第２のゲートバスラインが前記絶縁
膜に形成されたコンタクトホールを介して複数の箇所で
接続されていることを特徴とする薄膜トランジスタ素子
アレイ。 - 【請求項４】 請求項２または３に記載の薄膜トラン
ジスタ素子アレイの前記ゲートバスラインの走査信号を
前記薄膜トランジスタ素子アレイの前記ゲートバスライ
ンの両側から同時に入力することを特徴とする薄膜トラ
ンジスタ素子アレイの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043113A JPH04280226A (ja) | 1991-03-08 | 1991-03-08 | 薄膜トランジスタ素子アレイおよびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043113A JPH04280226A (ja) | 1991-03-08 | 1991-03-08 | 薄膜トランジスタ素子アレイおよびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280226A true JPH04280226A (ja) | 1992-10-06 |
Family
ID=12654778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043113A Pending JPH04280226A (ja) | 1991-03-08 | 1991-03-08 | 薄膜トランジスタ素子アレイおよびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280226A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
| JP2002530719A (ja) * | 1998-11-20 | 2002-09-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 能動マトリックス液晶ディスプレイデバイス |
| KR100330096B1 (ko) * | 1998-11-27 | 2002-10-25 | 삼성전자 주식회사 | 액정표시장치 |
| KR100507280B1 (ko) * | 2001-08-29 | 2005-08-09 | 비오이 하이디스 테크놀로지 주식회사 | 프린지 필드 구동 액정 표시 장치 |
| KR100798316B1 (ko) * | 2001-12-31 | 2008-01-28 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| JP2011258907A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Mobile Display Co Ltd | 薄膜トランジスター、それを備えた表示装置およびその製造方法 |
| CN102736332A (zh) * | 2012-02-22 | 2012-10-17 | 京东方科技集团股份有限公司 | 一种阵列基板、液晶显示面板及液晶显示器 |
| JP2013530416A (ja) * | 2010-06-02 | 2013-07-25 | アップル インコーポレイテッド | 液晶ディスプレイのためのゲート遮蔽 |
| JP2018116227A (ja) * | 2017-01-20 | 2018-07-26 | 株式会社ジャパンディスプレイ | 表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595229A (ja) * | 1982-07-01 | 1984-01-12 | Asahi Glass Co Ltd | 画像表示装置 |
| JPS63208896A (ja) * | 1987-02-25 | 1988-08-30 | 日本電信電話株式会社 | 薄膜トランジスタアレイ |
| JPH02150822A (ja) * | 1988-12-01 | 1990-06-11 | Matsushita Electric Ind Co Ltd | マトリックス装置 |
| JPH02214817A (ja) * | 1989-02-16 | 1990-08-27 | Hitachi Ltd | 液晶表示装置およびその駆動方法 |
-
1991
- 1991-03-08 JP JP3043113A patent/JPH04280226A/ja active Pending
Patent Citations (4)
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| US8906719B2 (en) | 2010-06-04 | 2014-12-09 | Samsung Display Co., Ltd. | Thin film transistor and display device using the same and method for manufacturing the same |
| CN102736332A (zh) * | 2012-02-22 | 2012-10-17 | 京东方科技集团股份有限公司 | 一种阵列基板、液晶显示面板及液晶显示器 |
| JP2018116227A (ja) * | 2017-01-20 | 2018-07-26 | 株式会社ジャパンディスプレイ | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980224 |