KR20160126991A - 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents
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Abstract
본 발명에서는, 트랜지스터를 포함하는 반도체 장치가 제공된다. 트랜지스터는 게이트 전극, 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 제 2 절연막, 제 2 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극, 소스 전극 위의 제 3 절연막, 및 드레인 전극 위의 제 4 절연막을 포함한다. 산소를 포함하는 제 5 절연막이 상기 트랜지스터 위에 제공된다. 제 3 절연막은 제 1 부분을 포함하고, 제 4 절연막은 제 2 부분을 포함하고, 제 5 절연막은 제 3 부분을 포함한다. 산소 분자의 양이 열탈착 분광법에 의하여 측정되면 제 1 부분 및 제 2 부분 각각으로부터 방출되는 산소 분자의 양은 제 3 부분으로부터 방출되는 산소 분자의 양보다 적다.
Description
본 발명의 일 형태는 산화물 반도체를 포함하는 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
본 명세서 등에서, 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 전력 생성 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(전계 효과 트랜지스터(FET) 또는 박막 트랜지스터(TFT)라고도 함)를 형성하는 기술이 주목되고 있다. 이런 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치) 등의 전자 기기에 광범위하게 응용된다. 실리콘으로 대표되는 반도체 재료는 트랜지스터에 사용될 수 있는 반도체 박막을 위한 재료로서 널리 알려져 있다. 또 다른 재료로서, 산화물 반도체는 주목을 모으고 있다(예컨대 특허문헌 1).
또한, 예컨대, 특허문헌 2는 산화물 반도체층에서의 산소 빈자리를 저감시키기 위하여, 가열에 의하여 산소를 방출하는 절연막이 채널이 형성된 산화물 반도체층의 베이스 절연층으로서 사용되는 반도체 장치를 개시한다.
산화물 반도체막을 채널 영역에 사용하여 트랜지스터가 제작되는 경우, 산화물 반도체막에 형성되는 산소 빈자리는 트랜지스터 특성에 악영향을 미치기 때문에, 산소 빈자리는 문제의 원인이 된다. 예를 들어, 산화물 반도체막에 형성된 산소 빈자리는 수소와 결합되어 캐리어 공급원으로서 기능한다. 산화물 반도체막에 생기는 캐리어 공급원은 산화물 반도체막을 포함하는 트랜지스터의 전기 특성을 변화, 대표적으로는 문턱 전압에서의 변동을 일으킨다. 또한, 트랜지스터들 사이에서의 전기 특성 변동의 문제가 있다. 그러므로, 산화물 반도체막의 채널 영역에서의 산소 빈자리의 양이 가능한 한 적은 것이 바람직하다.
상술한 문제를 고려하여, 본 발명의 일 형태의 목적은 산화물 반도체를 포함하는 트랜지스터를 사용하는 반도체 장치에서 전기 특성에서의 변화를 억제하고 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 또 다른 목적은 저소비 전력의 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 신규 표시 장치를 제공하는 것이다.
또한, 상술한 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 모든 목적을 달성할 필요는 없다. 상술한 목적 외의 목적은 명세서 등의 기재로부터 명백해질 것이고 명세서 등의 기재로부터 얻어질 수 있다.
본 발명의 일 형태는 트랜지스터를 포함하는 반도체 장치다. 트랜지스터는 게이트 전극, 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 제 2 절연막, 제 2 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속되는 소스 전극, 산화물 반도체막에 전기적으로 접속되는 드레인 전극, 소스 전극 위의 제 3 절연막, 및 드레인 전극 위의 제 4 절연막을 포함한다. 제 5 절연막이 트랜지스터 위에 제공된다. 제 5 절연막은 산소를 포함한다. 제 3 절연막은 제 1 부분을 포함하고, 제 4 절연막은 제 2 부분을 포함하고, 제 5 절연막은 제 3 부분을 포함한다. 산소 분자의 양이 열탈착 분광법(TDS)에 의하여 측정될 때, 제 1 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적고, 제 2 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적다.
본 발명의 또 다른 형태는 트랜지스터를 포함하는 반도체 장치다. 트랜지스터는 게이트 전극, 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 제 2 절연막, 제 2 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속되는 소스 전극, 산화물 반도체막에 전기적으로 접속되는 드레인 전극, 소스 전극 위의 제 3 절연막, 및 드레인 전극 위의 제 4 절연막을 포함한다. 제 5 절연막이 트랜지스터 위에 제공된다. 제 6 절연막이 제 5 절연막 위에 제공된다. 제 5 절연막은 산소를 포함한다. 제 6 절연막은 금속을 포함한다. 제 6 절연막은 산소 및 질소 중 적어도 하나를 포함한다. 제 3 절연막은 제 1 부분을 포함하고, 제 4 절연막은 제 2 부분을 포함하고, 제 5 절연막은 제 3 부분을 포함한다. 산소 분자의 양이 열탈착 분광법에 의하여 측정될 때, 제 1 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적고, 제 2 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적다.
본 발명의 또 다른 형태는 트랜지스터를 포함하는 반도체 장치다. 트랜지스터는 게이트 전극, 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 제 2 절연막, 제 2 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속되는 소스 전극, 산화물 반도체막에 전기적으로 접속되는 드레인 전극, 소스 전극 위의 제 3 절연막, 드레인 전극 위의 제 4 절연막, 및 산화물 반도체막 위의 제 5 절연막을 포함한다. 제 5 절연막은 산소를 포함한다. 제 3 절연막은 제 1 부분을 포함하고, 제 4 절연막은 제 2 부분을 포함하고, 제 5 절연막은 제 3 부분을 포함한다. 산소 분자의 양이 열탈착 분광법에 의하여 측정될 때, 제 1 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적고, 제 2 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적다.
본 발명의 또 다른 형태는 트랜지스터를 포함하는 반도체 장치다. 트랜지스터는 게이트 전극, 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 제 2 절연막, 제 2 절연막 위의 산화물 반도체막, 산화물 반도체막과 전기적으로 접속되는 소스 전극, 산화물 반도체막과 전기적으로 접속되는 드레인 전극, 소스 전극 위의 제 3 절연막, 드레인 전극 위의 제 4 절연막, 및 산화물 반도체막 위의 제 5 절연막을 포함한다. 제 6 절연막이 트랜지스터 위에 제공된다. 제 6 절연막은 금속을 포함한다. 제 6 절연막은 산소 및 질소 중 적어도 하나를 포함한다. 제 5 절연막은 산소를 포함한다. 제 3 절연막은 제 1 부분을 포함하고, 제 4 절연막은 제 2 부분을 포함하고, 제 5 절연막은 제 3 부분을 포함한다. 산소 분자의 양이 열탈착 분광법에 의하여 측정될 때, 제 1 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적고, 제 2 부분으로부터 방출된 산소 분자의 양은 제 3 부분으로부터 방출된 산소 분자의 양보다 적다.
본 발명의 또 다른 형태는 트랜지스터를 포함하는 반도체 장치다. 트랜지스터는 게이트 전극, 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 제 2 절연막, 제 2 절연막 위의 산화물 반도체막, 산화물 반도체막과 전기적으로 접속되는 소스 전극, 산화물 반도체막과 전기적으로 접속되는 드레인 전극, 소스 전극 위의 제 3 절연막, 및 드레인 전극 위의 제 4 절연막을 포함한다. 제 5 절연막이 트랜지스터 위에 제공된다. 제 5 절연막은 산소를 포함한다. 가열에 의하여 제 3 절연막의 영역으로부터 방출되는 산소의 양은 가열에 의하여 제 5 절연막의 영역으로부터 방출되는 산소의 양보다 적다. 가열에 의하여 제 4 절연막의 영역으로부터 방출되는 산소의 양은 가열에 의하여 제 5 절연막의 영역으로부터 방출되는 산소의 양보다 적다.
상술한 구조 중 어느 것에서, 제 3 절연막의 단부가 소스 전극의 단부와 일치하는 영역이 제공되고, 제 4 절연막의 단부가 드레인 전극의 단부와 일치하는 영역이 제공된다.
상술한 구조 중 어느 것에서, 열탈착 분광법에 의하여 측정된 제 1 부분으로부터 방출된 산소 분자의 양은 1×1019/cm3 미만이고, 열탈착 분광법에 의하여 측정된 제 2 부분으로부터 방출된 산소 분자의 양은 1×1019/cm3 미만이고, 열탈착 분광법에 의하여 측정된 제 3 부분으로부터 방출된 산소 분자의 양은 1×1019/cm3 이상이다.
상술한 구조 중 어느 것에서, 제 5 절연막은 산소, 질소, 및 실리콘을 포함하는 것이 바람직하다. 상술한 구조 중 어느 것에서, 제 3 절연막 및 제 4 절연막은 질소 및 실리콘을 포함하는 것이 바람직하다.
상술한 구조 중 어느 것에서, 제 6 절연막에 포함되는 금속은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나를 포함하는 것이 바람직하다.
상술한 구조 중 어느 것에서, 산화물 반도체막은 O, In, Zn, 및 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하는 것이 바람직하다. 상술한 구조 중 어느 것에서, 산화물 반도체막은 결정부를 포함하고, 상기 결정부는 c축이 산화물 반도체막이 형성되는 면의 법선 벡터에 평행한 부분을 포함하는 것이 바람직하다.
본 발명의 또 다른 형태는 상술한 구조 중 어느 것에 따른 반도체 장치 및 표시 소자를 포함하는 표시 장치다. 본 발명의 또 다른 형태는 상기 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 또 다른 형태는 상술한 구조 중 어느 것에 따른 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈, 및 조작키 또는 배터리를 포함하는 가전이다.
본 발명의 일 형태의 하나의 목적에 따르면, 산화물 반도체를 포함하는 트랜지스터를 사용하는 반도체 장치에서 전기 특성에서의 변화를 억제할 수 있고 신뢰성을 향상시킬 수 있다. 또는 본 발명의 일 형태에 따르면 저소비 전력의 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 반드시 상술한 모든 효과를 달성할 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명백해질 것이고 명세서, 도면, 청구항 등의 기재로부터 얻어질 수 있다.
도 1의 (A)~(C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 2의 (A)~(C)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 3의 (A)~(D)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 4의 (A)~(C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 5의 (A) 및 (B)는 반도체 장치의 일 형태를 도시한 단면도.
도 6의 (A)~(C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 7의 (A) 및 (B)는 반도체 장치의 일 형태를 도시한 단면도.
도 8의 (A)~(C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 9의 (A)~(D)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 10의 (A)~(D)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 11의 (A) 및 (B)는 밴드도.
도 12의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 13의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 14의 (A)~(C)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 15의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 16의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 17의 (A)~(C)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 18의 (A)~(C)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 19의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 20의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 21의 (A)~(D)는 CAAC-OS의 단면의 Cs보정 고해상도 TEM 이미지 및 CAAC-OS의 단면 개략도.
도 22의 (A)~(D)는 CAAC-OS의 평면의 Cs보정 고해상도 TEM 이미지.
도 23의 (A)~(C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것.
도 24는 In-Ga-Zn 산화물의 산소의 이동 경로를 도시한 도면.
도 25는 계산의 모델을 도시한 것.
도 26의 (A) 및 (B)는 각각 초기 상태 및 최종 상태를 도시한 것.
도 27은 활성화 장벽을 나타낸 것.
도 28의 (A) 및 (B)는 각각 초기 상태 및 최종 상태를 도시한 것.
도 29는 활성화 장벽을 나타낸 것.
도 30은 VOH의 천이 레벨을 나타낸 것.
도 31은 표시 장치의 일 형태를 도시한 상면도.
도 32는 표시 장치의 일 형태를 도시한 단면도.
도 33은 표시 장치의 일 형태를 도시한 단면도.
도 34의 (A)~(C)는 표시 장치를 도시한 블록도 및 회로도.
도 35는 표시 모듈을 도시한 것.
도 36의 (A)~(H)는 가전을 도시한 것.
도 37은 반도체 장치의 일 형태를 도시한 단면도.
도 38의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 39의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 40의 (A)~(C)는 CAAC-OS 및 펠릿의 퇴적 모델을 도시한 개략도 및 CAAC-OS의 단면도.
도 41은 nc-OS 및 펠릿의 퇴적 모델을 도시한 개략도.
도 42는 펠릿을 도시한 것.
도 43은 형성 표면 상의 펠릿에 가해지는 힘을 도시한 것.
도 44의 (A) 및 (B)는 형성 표면 상의 펠릿의 이동을 도시한 것.
도 45의 (A) 및 (B)는 InGaZnO4 결정을 도시한 것.
도 46의 (A) 및 (B)는 원자가 충돌하기 전의 InGaZnO4의 구조 등을 나타낸 것.
도 47의 (A) 및 (B)는 원자가 충돌한 후의 InGaZnO4의 구조 등을 나타낸 것.
도 48의 (A) 및 (B)는 원자가 충돌한 후의 원자의 궤적을 나타낸 것.
도 49의 (A) 및 (B)는 CAAC-OS 및 타깃의 단면 HAADF-STEM 이미지.
도 50은 TDS 측정 결과를 나타낸 것.
도 51의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 52는 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 2의 (A)~(C)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 3의 (A)~(D)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 4의 (A)~(C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 5의 (A) 및 (B)는 반도체 장치의 일 형태를 도시한 단면도.
도 6의 (A)~(C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 7의 (A) 및 (B)는 반도체 장치의 일 형태를 도시한 단면도.
도 8의 (A)~(C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 9의 (A)~(D)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 10의 (A)~(D)는 각각 반도체 장치의 일 형태를 도시한 단면도.
도 11의 (A) 및 (B)는 밴드도.
도 12의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 13의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 14의 (A)~(C)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 15의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 16의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 17의 (A)~(C)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 18의 (A)~(C)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 19의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 20의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 21의 (A)~(D)는 CAAC-OS의 단면의 Cs보정 고해상도 TEM 이미지 및 CAAC-OS의 단면 개략도.
도 22의 (A)~(D)는 CAAC-OS의 평면의 Cs보정 고해상도 TEM 이미지.
도 23의 (A)~(C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것.
도 24는 In-Ga-Zn 산화물의 산소의 이동 경로를 도시한 도면.
도 25는 계산의 모델을 도시한 것.
도 26의 (A) 및 (B)는 각각 초기 상태 및 최종 상태를 도시한 것.
도 27은 활성화 장벽을 나타낸 것.
도 28의 (A) 및 (B)는 각각 초기 상태 및 최종 상태를 도시한 것.
도 29는 활성화 장벽을 나타낸 것.
도 30은 VOH의 천이 레벨을 나타낸 것.
도 31은 표시 장치의 일 형태를 도시한 상면도.
도 32는 표시 장치의 일 형태를 도시한 단면도.
도 33은 표시 장치의 일 형태를 도시한 단면도.
도 34의 (A)~(C)는 표시 장치를 도시한 블록도 및 회로도.
도 35는 표시 모듈을 도시한 것.
도 36의 (A)~(H)는 가전을 도시한 것.
도 37은 반도체 장치의 일 형태를 도시한 단면도.
도 38의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 39의 (A)~(D)는 반도체 장치의 제조 공정의 예를 도시한 단면도.
도 40의 (A)~(C)는 CAAC-OS 및 펠릿의 퇴적 모델을 도시한 개략도 및 CAAC-OS의 단면도.
도 41은 nc-OS 및 펠릿의 퇴적 모델을 도시한 개략도.
도 42는 펠릿을 도시한 것.
도 43은 형성 표면 상의 펠릿에 가해지는 힘을 도시한 것.
도 44의 (A) 및 (B)는 형성 표면 상의 펠릿의 이동을 도시한 것.
도 45의 (A) 및 (B)는 InGaZnO4 결정을 도시한 것.
도 46의 (A) 및 (B)는 원자가 충돌하기 전의 InGaZnO4의 구조 등을 나타낸 것.
도 47의 (A) 및 (B)는 원자가 충돌한 후의 InGaZnO4의 구조 등을 나타낸 것.
도 48의 (A) 및 (B)는 원자가 충돌한 후의 원자의 궤적을 나타낸 것.
도 49의 (A) 및 (B)는 CAAC-OS 및 타깃의 단면 HAADF-STEM 이미지.
도 50은 TDS 측정 결과를 나타낸 것.
도 51의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 52는 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
이하, 도면을 참조하여 실시형태를 설명하겠다. 그러나, 실시형태는 다양한 모드로 구현될 수 있다. 본 발명의 사상 및 범위로부터 벗어나지 않고 모드 및 상세를 다양한 방식으로 변경할 수 있다는 것은 당업자에 의하여 쉽게 해석될 것이다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
도면에서, 사이즈, 층 두께, 또는 영역은, 명료화를 위하여 과장되는 경우가 있다. 따라서, 본 발명의 실시형태는 이런 스케일에 한정되지 않는다. 또한, 도면들은 이상적인 예를 나타내는 개략도이며, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한 본 명세서에서, "제 1 ", "제 2 ", 및 "제 3 " 등의 서수는 구성요소들의 혼동을 피하기 위하여 사용되고, 이 용어는 구성요소를 수적으로 한정하지 않는다.
또한, 본 명세서에서, "상", "위", "하", 및 "아래" 등의 배치를 설명하는 용어는 도면을 참조하여 구성요소들 사이의 위치 관계를 설명하는 데 편리상 사용된다. 또한, 구성요소들 사이의 위치 관계는 각각 구성요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용하는 용어에 한정은 없고, 설명은 상황에 따라 적절히 할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자다. 또한, 상기 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 전류는 드레인 영역, 채널 영역, 및 소스 영역을 통하여 흐를 수 있다. 또한 본 명세서 등에서, 채널 영역은 주로 전류가 흐르는 영역을 말한다.
또한, 예컨대 상이한 극성을 갖는 트랜지스터가 채용되거나 또는 전류의 방향이 회로 동작에서 변화될 때, 소스 및 드레인의 기능은 전환될 수 있다. 따라서, "소스" 및 "드레인"이란 용어는 본 명세서 등에서 전환될 수 있다.
또한, 본 명세서 등에서 "전기적으로 접속된다"라는 표현에는 구성요소들이 "어떤 전기적 작용을 갖는 물체"를 통하여 접속되어 있는 경우가 포함된다. "어떤 전기적 작용을 갖는 물체"는 물체를 통하여 접속되는 구성요소들 사이에서 전기 신호가 송수신될 수 있는 한 특별한 한정은 없다. "어떤 전기적 작용을 갖는 물체"의 예는 전극 및 배선에 더하여 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 커패시터, 및 다양한 기능을 갖는 소자다.
또한 본 명세서 등에서, "산화질화 실리콘막"이란 산소를 질소보다 높은 비율로 포함하는 막을 말하고, "질화산화 실리콘막"이란 질소를 산소보다 높은 비율로 포함하는 막을 말한다.
본 명세서 등에서, "평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키고, 따라서 각도가 -5° 이상 5° 이하인 경우도 포함된다. "실질적으로 평행"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. 또한, "수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키고, 따라서 각도가 85° 이상 95° 이하인 경우가 포함된다. "실질적으로 수직"이라는 용어는, 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 도 1의 (A)~(C), 도 2의 (A)~(C), 도 3의 (A)~(D), 도 4의 (A)~(C), 도 5의 (A) 및 (B), 도 6의 (A)~(C), 도 7의 (A) 및 (B), 도 8의 (A)~(C), 도 9의 (A)~(D), 도 10의 (A)~(D), 도 11의 (A) 및 (B), 도 12의 (A)~(D), 도 13의 (A)~(D), 도 14의 (A)~(C), 도 15의 (A)~(D), 도 16의 (A)~(D), 도 17의 (A)~(C), 도 18의 (A)~(C), 도 19의 (A)~(D), 및 도 20의 (A)~(D)를 참조하여 설명한다.
<반도체 장치의 구조예 1>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도다. 도 1의 (B)는 도 1의 (A)에서의 일점쇄선 X1-X2를 따른 단면도이고, 도 1의 (C)는 도 1의 (A)에서의 일점쇄선 Y1-Y2를 따른 단면도다. 또한 도 1의 (A)에서, 트랜지스터(100)의 일부의 구성요소(예컨대 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시되지 않는다. 또한, 일점쇄선 X1-X2의 방향은 채널 길이 방향이라고 부를 수 있고, 일점쇄선 Y1-Y2의 방향은 채널 폭 방향이라고 부를 수 있다. 도 1의 (A)와 같이, 일부의 구성요소는 이하에서 설명하는 트랜지스터의 상면도에서 도시되지 않는 경우가 있다.
트랜지스터(100)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106)(제 1 절연막이라고도 함), 절연막(106) 위의 절연막(107)(제 2 절연막이라고도 함), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a)(제 3 절연막이라고도 함), 및 도전막(112b) 위의 절연막(113b)(제 4 절연막이라고도 함)을 포함한다. 또한 트랜지스터(100) 위, 구체적으로, 절연막(113a) 및 절연막(113b) 및 산화물 반도체막(108) 위에, 절연막(114) 및 절연막(116)(제 5 절연막이라고도 함) 및 절연막(118)이 제공된다. 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(100)를 위한 보호 절연막으로서 기능한다. 또한, 절연막(106) 및 절연막(107)은 트랜지스터(100)의 게이트 절연막으로서 기능한다.
트랜지스터(100)에 포함되는 산화물 반도체막(108)에 산소 빈자리가 형성되면, 캐리어로서 기능하는 전자가 생성되어, 결과적으로 트랜지스터(100)가 노멀리 온이 되기 쉽다. 그러므로, 안정된 트랜지스터 특성을 얻기 위하여, 산화물 반도체막(108)에서의 산소 빈자리를 저감하는 것이 중요하다. 본 발명의 일 형태의 트랜지스터의 구조에서, 과잉 산소가 산화물 반도체막(108) 위의 절연막(여기서는 산화물 반도체막(108) 위의 절연막(114))으로 도입됨으로써 산소가 절연막(114)으로부터 산화물 반도체막(108)으로 이동하여 산화물 반도체막(108)에서의 산소 빈자리를 채운다. 또는, 과잉 산소가 산화물 반도체막(108) 위의 절연막(116)으로 도입됨으로써, 산소가 절연막(116)으로부터 절연막(114)을 통하여 산화물 반도체막(108)으로 이동하여 산화물 반도체막(108)에서의 산소 빈자리를 채운다. 또는, 과잉 산소가 산화물 반도체막(108) 위의 절연막(114) 및 절연막(116)으로 도입됨으로써, 산소가 절연막(114) 및 절연막(116) 양쪽으로부터 산화물 반도체막(108)으로 이동하여 산화물 반도체막(108)에서의 산소 빈자리를 채운다.
그러므로, 절연막(114) 및 절연막(116)은 산소를 포함한다. 구체적으로, 절연막(114) 및 절연막(116)은 산화물 반도체막(108)으로 이동되기 쉬운 산소를 포함한다. 상기 산소의 예는 O 및 O2다. 절연막(114) 및 절연막(116)이 화학량론적조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(114) 및 절연막(116)은 산소를 방출할 수 있는 절연막이다. 또한 산소 과잉 영역은 예컨대 퇴적 후 산소를 절연막(114) 및 절연막(116)으로 도입함으로써 절연막(114) 및 절연막(116)에 형성된다. 산소를 도입하는 방법으로서, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등이 채용될 수 있다.
하지만, 산소를 절연막(114) 및 절연막(116)으로 도입할 때, 산소가 도전막(112a) 및 도전막(112b)에 도달될 수 있어, 도전막(112a) 및 도전막(112b)은 산화될 수 있다. 또한, 산소 과잉 영역이 절연막(114) 및 절연막(116)에 제공된 후, 산소가 산화물 반도체막(108)으로 이동할 때, 도전막(112a) 및 도전막(112b)이 산소를 흡착할 수 있어, 충분한 산소를 산화물 반도체막(108)으로 공급할 수 없는 경우가 있다.
그러므로, 본 발명의 일 형태의 반도체 장치의 구조에서, 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b) 위에 제공된다. 산소가 절연막(114) 및 절연막(116)으로 도입되면, 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b)을 위한 보호 절연막으로서 기능한다. 또한, 도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)이 같은 공정에 의하여 가공되면, 이들은 실질적으로 같은 상면 형상을 가질 수 있다.
도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)을 같은 공정에 의하여 가공함으로써, 마스크의 개수를 증가시키지 않고 트랜지스터(100)를 제조할 수 있어, 제조 비용을 낮게 할 수 있다.
또한 본 명세서 등에서, 도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)이 실질적으로 같은 상면 형상을 갖는 경우에는 절연막(113a) 및 절연막(113b)의 면적이 도전막(112a) 및 도전막(112b)의 면적의 80% 이상 120% 이하인 경우가 포함된다.
여기서, 도 1의 (B)에서의 트랜지스터(100)의 확대 도면을 도 2의 (A)~(C)에 도시하였다. 도 2의 (A)~(C) 각각은 도 1의 (B)에서의 트랜지스터(100)의 도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)의 근방의 단면도를 도시한 것이다.
도 2의 (A)의 단면도에서, 절연막(113a)의 단부가 도전막(112a)의 단부와 일치하는 영역, 절연막(113b)의 단부가 도전막(112b)의 단부와 일치하는 영역이 있다. 도 2의 (B)의 단면도에서, 절연막(113a)의 단부가 도전막(112a)의 단부보다 내측에 위치하는 영역, 및 절연막(113b)의 단부가 도전막(112b)의 단부보다 내측에 위치하는 영역이 있다. 도 2의 (C)의 단면도에서, 절연막(113a)의 단부가 도전막(112a)의 단부보다 외측에 위치하는 영역, 및 절연막(113b)의 단부가 도전막(112b)의 단부보다 외측에 위치하는 영역이 있다.
도 2의 (A)~(C)에 도시된 바와 같이, 도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)이 같은 공정에 의하여 가공되는 경우, 도전막(112a) 및 도전막(112b)의 면적은 절연막(113a) 및 절연막(113b)의 면적보다 이들 사이의 에칭 레이트 등의 차이로 인하여 작게 될 수 있다. 또는 도전막(112a) 및 도전막(112b)의 면적은 절연막(113a) 및 절연막(113b)의 면적보다 넓게 될 수 있다.
절연막(113a) 및 절연막(113b)은 산소의 침투를 억제할 수 있다. 또한, 절연막(113a) 및 절연막(113b)은 열탈착 분광법에서의 적은 양의 산소를 방출한다. 바꿔 말하면, 절연막(113a) 및 절연막(113b)은 각각 절연막(114) 및 절연막(116)의 영역보다 적은 양의 산소를 방출하는 영역을 갖는다. 절연막(113a) 및 절연막(113b)이 열탈착 분광법에 의하여 측정되면, 방출된 산소 분자의 양은 1×1019/cm3 미만이다. 또한 절연막(113a) 및 절연막(113b)은 적어도 절연막(114) 및 절연막(116)의 영역보다 적은 양의 산소를 방출하는 영역을 포함할 수 있다. 특히, 산화물 반도체막(108)의 채널 영역 근방에 위치하는 절연막(113a) 및 절연막(113b)의 영역으로부터 방출되는 산소 분자의 양은 산화물 반도체막(108)의 채널 영역 근방에 위치하는 절연막(114) 및 절연막(116)의 영역으로부터 방출되는 산소 분자의 양보다 적은 것이 바람직하다. 예를 들어, 적은 양의 산소를 방출하는 영역은 절연막(113a) 및 절연막(113b), 및 절연막(114) 및 절연막(116) 각각의 10mm2, 바람직하게는 5mm2, 및 바람직하게는 1mm2의 면적에 TDS 분석이 수행됨으로써 측정될 수 있다. 바꿔 말하면, 가열에 의하여 절연막(113a) 및 절연막(113b)의 일부로부터 방출되는 산소의 양은 가열에 의하여 절연막(114) 및 절연막(116)의 일부로부터 방출되는 산소의 양보다 적다.
TDS에 의하여 측정될 때 절연막(114) 및 절연막(116)으로부터 방출되는 산소 분자의 양은 1×1019/cm3 이상이다. 산소는 균일하게 또는 실질적으로 균일하게 절연막(114) 및 절연막(116)에서 격자들 사이에 존재할 수 있다. 절연막(114) 및 절연막(116)에서의 산소는 가열 처리에 의하여 산화물 반도체막(108)에 방출된다.
절연막(114) 및 절연막(116)이 산화물 반도체막(108) 위에 제공되면, 절연막(114) 및 절연막(116)에서의 산소가 산화물 반도체막(108)으로 이동할 수 있어 산화물 반도체막(108)에서의 산소 빈자리를 채운다. 산화물 반도체막(108)에서의 산소 빈자리가 채워짐으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 절연막(113a) 및 절연막(113b)이 도전막(112a) 및 도전막(112b) 위에 제공되면, 도전막(112a) 및 도전막(112b)의 산화를 방지할 수 있다.
본 실시형태의 반도체 장치의 다른 구성요소를 이하에서 자세히 설명한다.
<기판>
적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 재료인 한 기판(102)의 재료 등의 특성에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 실리콘, 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등이 기판(102)으로서 사용되어도 좋다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 것이 기판(102)으로서 사용되어도 좋다. 유리 기판이 기판(102)으로서 사용되는 경우, 이하의 사이즈 중 어느 것을 갖는 유리 기판이 사용될 수 있다: 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 및 제 10 세대(2950mm×3400mm). 따라서, 큰 사이즈의 표시 장치를 제조할 수 있다.
또는, 플렉시블 기판이 기판(102)으로서 사용되어도 좋고, 트랜지스터(100)가 플렉시블 기판에 직접 제공되어도 좋다. 또는, 분리층이 기판(102)과 트랜지스터(100) 사이에 제공되어도 좋다. 분리층은 분리층 위에 형성되는 반도체 장치의 일부 또는 전체가 기판(102)으로부터 분리되고 또 다른 기판으로 전치될 때 사용될 수 있다. 이런 경우, 트랜지스터(100)는 낮은 내열성을 갖는 기판 또는 플렉시블 기판에도 전치할 수도 있다.
<도전막>
게이트 전극으로서 기능하는 도전막(104) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b)은 각각 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)로부터 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 이들 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 형성될 수 있다.
또한, 도전막(104), 도전막(112a), 및 도전막(112b)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막이 알루미늄막 위에 적층되는 2층 구조, 타이타늄막이 질화 타이타늄막 위에 적층되는 2층 구조, 텅스텐막이 질화 타이타늄막 위에 적층되는 2층 구조, 텅스텐막이 질화 탄탈럼막 또는 질화 텅스텐막 위에 적층되는 2층 구조, 타이타늄막, 알루미늄막, 및 타이타늄막이 이 차례로 적층되는 3층 구조 등을 들 수 있다. 또는, 알루미늄 및 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소가 조합되는 합금막 또는 질화막이 사용되어도 좋다.
도전막(104), 도전막(112a), 및 도전막(112b)은 인듐주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐주석 산화물 등의 투광성 도전 재료를 사용하여 형성될 수 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)이 도전막(104), 도전막(112a), 및 도전막(112b)에 사용되어도 좋다. Cu-X 합금막을 사용함으로써 가공에 웨트 에칭 처리를 사용할 수 있기 때문에 제조 비용을 저감시킬 수 있다.
<게이트 절연막>
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107) 각각으로서, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법 등에 의하여 형성되는 이하의 막 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이다. 또한 절연막(106) 및 절연막(107)의 적층 구조 대신에, 상기로부터 선택된 재료를 사용하여 형성되는 단층의 절연막 또는 3층 이상의 절연막을 사용하여도 좋다.
절연막(106)은 산소의 침입을 억제하는 블로킹막으로서 기능한다. 예를 들어, 과잉 산소가 절연막(107), 절연막(114), 절연막(116), 및/또는 산화물 반도체막(108)에 공급되는 경우에는, 절연막(106)은 산소의 침입을 억제할 수 있다.
또한 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접촉되는 절연막(107)은 산화물 절연막인 것이 바람직하고 화학량론적조성을 초과하여 산소를 포함하는 영역(산소-과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 절연막(107)에 산소 과잉 영역을 제공하기 위하여, 절연막(107)은 예컨대 산소 분위기에 형성된다. 또는, 산소 과잉 영역은, 퇴적 후 절연막(107)으로의 산소의 도입으로 형성되어도 좋다. 산소를 도입하는 방법으로서, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등이 채용될 수 있다.
산화 하프늄이 절연막(107)에 사용되는 경우, 이하의 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 높은 유전율을 갖는다. 그러므로, 산화 하프늄 또는 산화 알루미늄을 사용함으로써, 물리적 두께를 등가 산화 두께보다 크게 할 수 있어; 등가 산화 두께는 10nm 이하 또는 5nm 이하인 경우이더라도, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 유전율을 갖는다. 그러므로, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위하여 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정계 구조 및 입방정계 구조가 포함된다. 또한 본 발명의 일 형태는 이에 한정되지 않는다.
본 실시형태에서, 질화 실리콘막은 절연막(106)으로서 형성되고, 산화 실리콘막은 절연막(107)으로서 형성된다. 질화 실리콘막은 산화 실리콘막보다 유전율이 높고 산화 실리콘막과 동등의 용량을 위하여 넓은 두께가 필요하다. 따라서, 질화 실리콘막이 트랜지스터(100)의 게이트 절연막에 포함되면, 절연막의 물리적인 두께를 증가시킬 수 있다. 이에 의하여 트랜지스터(100)의 내전압에서의 감소를 저감할 수 있고, 또한 내전압을 증가시킬 수 있기 때문에, 트랜지스터(100)에 대한 정전 파괴를 저감한다.
<산화물 반도체막>
산화물 반도체막(108)은 O, In, Zn, 및 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함한다. 대표적으로는 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물이 산화물 반도체막(108)에 사용될 수 있다. In-M-Zn 산화물을 반도체막(108)에 사용하는 것이 특히 바람직하다.
산화물 반도체막(108)이 In-M-Zn 산화물로 형성되는 경우, In-M-Zn 산화물을 형성하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자 비율이 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이런 스퍼터링 타깃의 금속 원소의 원자 비율로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2가 바람직하다. 또한, 형성된 산화물 반도체막(108)에서의 금속 원소의 원자 비율은 스퍼터링 타깃의 상술한 금속 원소의 원자 비율로부터 ±40%의 범위 내에서 오차(error)로서 변동된다.
또한 산화물 반도체막(108)이 In-M-Zn 산화물인 경우, Zn 및 O를 고려하지 않는, In의 비율 및 M의 비율은 각각 바람직하게는 25atomic% 이상 75atomic% 미만, 더 바람직하게는 각각 34atomic% 이상 66atomic% 미만이다.
산화물 반도체막(108)의 에너지갭이 2eV 이상, 바람직하게는, 2.5eV 이상, 더 바람직하게는, 3eV 이상이다. 이런 큰 에너지 갭을 갖는 산화물 반도체를 사용함으로써, 트랜지스터(150)의 오프 상태 전류를 저감시킬 수 있다.
산화물 반도체막(108)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하다.
낮은 캐리어 밀도를 갖는 산화물 반도체막이 산화물 반도체막(108)으로서 사용된다. 예를 들어, 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하인 산화물 반도체막을 산화물 반도체막(108)으로서 사용한다.
또한, 상술한 조성 및 재료에 한정되지 않고, 적절한 조성을 갖는 재료를, 트랜지스터의 요구된 반도체 특성 및 전기 특성(예컨대 전계 효과 이동도 및 문턱 전압)에 따라 사용될 수 있다. 또한 트랜지스터의 요구된 반도체 특성을 얻기 위하여, 산화물 반도체막(108)의 캐리어 밀도, 불순물 농도, 결함 밀도, 산소에 대한 금속 원소의 원자수비, 원자간 거리, 밀도 등이 적절히 설정되는 것이 바람직하다.
또한, 산화물 반도체막(108)으로서 불순물 농도가 낮으며 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하는 것이 바람직하고, 이 경우 트랜지스터는 더 우수한 전기 특성을 가질 수 있다. 여기서 불순물 농도가 낮고 결함 상태의 밀도가 낮은 상태(산소 빈자리 수가 적음)를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 음의 문턱 전압을 좀처럼 갖지 않는다(노멀리 온이 좀처럼 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 상태의 밀도가 낮기 때문에 캐리어 트랩이 적은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮고; 소자가 1×106μm의 채널 폭 및 10μm의 채널 길이(L)를 갖더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
따라서, 채널 영역이 상기 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막에서의 트랩 상태에 의하여 포획된 전하는 방출되기까지 걸리는 시간이 길고 고정 전하와 같이 작용할 수 있다. 따라서 고밀도의 트랩 상태를 갖는 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 불안정한 전기적 특성을 갖는 경우가 있다. 불순물의 예로서, 수소, 질소, 알칼리 금속, 및 알칼리 토금속 등을 들 수 있다.
산화물 반도체막에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리가 형성된다. 이 산소 빈자리에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 수소의 일부와, 금속 원소에 결합된 산소의 결합이, 캐리어로서 기능하는 전자를 발생시키는 경우가 있다. 따라서, 수소를 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(108)에서 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에서 SIMS(secondary mass spectrometry)에 의하여 측정되는 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막(108)에 포함되면, 산화물 반도체막(108)에서 산소 빈자리가 증가되고, 산화물 반도체막(108)은 n형의 막이 된다. 따라서, 산화물 반도체막(108)에서의 실리콘 또는 탄소의 농도(상기 농도는 SIMS에 의하여 측정됨) 또는 산화물 반도체막(108) 계면의 근방에서의 실리콘 또는 탄소의 농도(상기 농도는 SIMS에 의하여 측정됨)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 설정된다.
또한, SIMS에 의하여 측정되는, 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때 캐리어를 생성할 수 있고, 이 경우, 트랜지스터의 오프 상태 전류가 증가될 수 있다. 그러므로, 산화물 반도체막(108)에서 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 질소가 포함될 때, 캐리어로서 기능하는 전자의 발생 및 캐리어 밀도의 증가에 의하여 산화물 반도체막(108)은 n형화되기 쉽다. 따라서 질소를 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 이런 이유로, 상기 산화물 반도체막에서의 질소는 가능한 한 저감되는 것이 바람직하고, 예컨대 SIMS에 의하여 측정되는 질소의 농도를 5×1018atoms/cm3 이하로 설정하는 것이 바람직하다.
산화물 반도체막(108)은 예컨대 비단결정 구조를 가져도 좋다. 비단결정 구조는 예컨대 나중에 설명하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 나중에 설명하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태의 가장 높은 밀도를 가져, CAAC-OS는 결함 상태의 가장 낮은 밀도를 갖는다.
산화물 반도체막(108)은 예컨대 비정질 구조를 가져도 좋다. 비정질 구조를 갖는 산화물 반도체막은 예컨대 각각 무질서한 원자 배향을 갖고 결정 구조를 갖지 않는다. 또는, 비정질 구조를 갖는 산화막은 예컨대, 완전한 비정질 구조를 갖고 결정부를 갖지 않는다.
또한 산화물 반도체막(108)은 이하 중 2개 이상을 포함하는 혼합막이어도 좋다: 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS의 영역, 및 단결정 구조를 갖는 영역. 혼합막은, 예컨대 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 단층 구조를 갖는 경우가 있다. 또한, 혼합막은 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상의 적층 구조를 갖는 경우가 있다.
<보호 절연막>
절연막(113a), 절연막(113b), 절연막(114), 절연막(116), 및 절연막(118) 각각은 보호 절연막으로서 기능한다.
절연막(113a) 및 절연막(113b)은 질소를 포함한다. 또는, 절연막(113a) 및 절연막(113b)은 질소 및 실리콘을 포함한다. 절연막(113a) 및 절연막(113b) 각각은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단하는 기능을 갖는다. 절연막(113a) 및 절연막(113b)으로서, 예컨대 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하여 형성된다. 질소를 포함하는 절연막 외에, 예컨대, 산화 알루미늄을 절연막(113a) 및 절연막(113b)에 사용하여도 좋다.
절연막(113a) 및 절연막(113b)의 각각으로서, 5nm 이상 500nm 이하, 바람직하게는 5nm 이상 200nm 이하의 두께를 갖는 질화 실리콘막, 질화산화 실리콘막 등을 사용할 수 있다.
절연막(114) 및 절연막(116)은 산소를 포함한다. 또한, 절연막(114)은 산소를 투과할 수 있는 절연막이다. 또한 절연막(114)은 나중의 스텝에서 절연막(116)을 형성할 때에 산화물 반도체막(108)으로의 대미지를 완화시키는 막으로서도 기능한다.
5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 두께를 갖는 산화 실리콘막, 산화질화 실리콘막 등이 절연막(114)으로서 사용될 수 있다.
또한, 절연막(114)에서의 결함 수를 적게, 대표적으로는, ESR(electron spin resonance) 측정에 의하여 실리콘의 댕글링 본드(dangling bond)로 인한 g=2.001에서 나타나는 신호에 따른 스핀 밀도가 3×1017spins/cm3 이하로 하는 것이 바람직하다. 이것은 절연막(114)에서의 결함의 밀도가 높으면 산소가 결합되고 절연막(114)을 투과하는 산소의 양이 저감되기 때문이다.
또한 외부로부터 절연막(114)으로 들어오는 모든 산소는 절연막(114)의 외부로 이동하지 않고 일부의 산소가 절연막(114)에 남는다. 또한, 산소의 이동은 산소가 절연막(114)에 들어가고 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써 절연막(114)에 생기는 경우가 있다. 산소를 투과할 수 있는 산화물 절연막이 절연막(114)으로서 형성되면, 절연막(114) 위에 제공되는 절연막(116)으로부터 방출된 산소는 절연막(114)을 통하여 산화물 반도체막(108)으로 이동할 수 있다.
절연막(114) 및 절연막(116)은 각각 화학량론적조성을 초과하는 산소를 포함하는 산화물 절연막을 사용하여 형성된다. 산소의 일부는 화학량론적조성을 초과하는 산소를 포함하는 산화물 절연막으로부터 가열에 의하여 방출된다. 화학량론적조성을 초과하는 산소를 포함하는 산화물 절연막은 TDS 분석에서의 산소 분자로 환산된 방출된 산소의 양이 1.0×1019/cm3 이상, 바람직하게는 3.0×1020/cm3 이상의 산화물 절연막이다. 또한 상기 TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하가 바람직하다.
절연막(116)으로서, 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 두께를 갖는 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
절연막(116)에서의 결함 수를 적게 하는 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드로 인한 g=2.001에서 나타나는 신호에 따른 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 이하다. 또한 절연막(116)은 절연막(114)보다 산화물 반도체막(108)으로부터 더 떨어져서 제공되기 때문에 절연막(116)은 절연막(114)보다 결함의 밀도가 높아도 좋다.
절연막(114)은 질소 산화물로 인한 상태의 밀도가 낮은 산화물 절연막을 사용하여 형성될 수 있다. 또한 질소 산화물로 인한 상태의 밀도는 산화물 반도체막의 가전자대 최상위의 에너지(Ev _os)와 전도대 최하위(Ec _os)의 에너지 사이에 형성될 수 있다. 적은 양의 질소 산화물을 방출하는 산화질화 실리콘막, 적은 양의 질소 산화물을 방출하는 산화질화 알루미늄막 등은 Ev _os와 Ec _os 사이에서 질소 산화물로 인한 상태의 밀도가 낮은 산화물 절연막으로서 사용될 수 있다.
또한 적은 양의 질소 산화물을 방출하는 산화질화 실리콘막은 열탈착 분광법 분석에서의 방출된 암모니아의 양이 방출된 질소 산화물의 양보다 큰 막이고, 방출된 암모니아의 양은 대표적으로는 1×1018/cm3 이상 5×1019/cm3 이하다. 또한, 방출된 암모니아의 양은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의하여 방출된 암모니아의 양이다.
예를 들어, 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로 NO2 또는 NO는 절연막(114)에 준위를 형성한다. 이 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108) 사이의 계면으로 확산되면, 전자는 절연막(114) 측에서 상기 준위에 의하여 포획된다. 결과적으로 포획된 전자가 절연막(114)과 산화물 반도체막(108) 사이의 계면의 근방에 남아, 트랜지스터의 문턱 전압은 양 방향으로 변동된다.
가열 처리에서 질소 산화물은 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물이 절연막(116)에 포함되는 암모니아와 가열 처리에서 반응하기 때문에 절연막(114)에 포함되는 질소 산화물이 저감된다. 그러므로 전자가 절연막(114)과 산화물 반도체막(108) 사이의 계면에서 포획되기 어렵다.
Ev _os와 Ec _os 사이의 질소 산화물로 인한 상태의 낮은 밀도를 갖는 산화물 절연막을 절연막(114)에 사용함으로써, 트랜지스터의 문턱 전압에서의 변동을 저감할 수 있어, 트랜지스터의 전기 특성에서의 변동을 작게 한다.
또한 절연막(114)의 100K 이하에서의 ESR 스펙트럼에서, 트랜지스터의 제조 공정의 가열 처리, 대표적으로는 300℃ 이상 기판의 변형점 미만의 온도에서의 가열 처리에 의하여 2.037 이상 2.039 이하의 g인자에서 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에서 나타나는 제 2 신호, 1.964 이상 1.966 이하의 g인자에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 신호와 제 2 신호의 스플리트 폭 및 제 2 신호와 제 3 신호의 스플리트 폭은 각각 약 5mT다. 2.037 이상 2.039 이하의 g인자에서 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에서 나타나는 제 2 신호, 및 1.964 이상 1.966 이하의 g인자에서 나타나는 제 3 신호의 스핀 밀도의 합계가 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, 2.037 이상 2.039 이하의 g인자에서 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에서 나타나는 제 2 신호, 및 1.964 이상 1.966 이하의 g인자에서 나타나는 제 3 신호는 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호에 상당한다. 질소 산화물의 대표적인 예에는, 일산화 질소 및 이산화 질소가 포함된다. 바꿔 말하면, 2.037 이상 2.039 이하의 g인자에서 나타나는 제 1 신호, 2.001 이상 2.003 이하의 g인자에서 나타나는 제 2 신호, 및 1.964 이상 1.966 이하의 g인자에서 나타나는 제 3 신호의 총 스핀 밀도가 낮을수록, 산화물 절연막 내의 질소 산화물의 함유량이 적게 된다.
SIMS에 의하여 측정되는 Ev _os와 Ec _os 사이의 질소 산화물로 인한 상태의 밀도가 낮은 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하다.
Ev _os와 Ec _os 사이의 질소 산화물로 인한 상태의 밀도가 낮은 산화물 절연막을 220℃ 이상, 280℃ 이상, 또는 350℃ 이상의 기판 온도로 실레인 및 질소 산화물을 사용하여 PECVD법으로 형성되어, 치밀하고 경도가 높은 막을 형성할 수 있다.
또한, 절연막(114) 및 절연막(116)은 같은 종류의 재료로 형성된 절연막을 사용하여 형성될 수 있어, 절연막(114)과 절연막(116) 사이의 경계는 명확히 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서 절연막(114)과 절연막(116) 사이의 경계는 파선으로 나타냈다. 절연막(114) 및 절연막(116)의 2층 구조는 본 실시형태에서 설명되지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연막(114)의 단층 구조가 사용되어도 좋다.
절연막(118)은 질소를 포함한다. 또는, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단하는 기능을 갖는다. 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114) 및 절연막(116)에 포함되는 산소의 외부 확산, 및 외부로부터 산화물 반도체막(108)으로의 수소, 물 등의 진입은 절연막(118)을 제공함으로써 방지할 수 있다. 절연막(118)으로서, 예컨대 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하여 형성된다. 또한 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 차단 효과를 갖는 질화물 절연막 대신에 산소, 수소, 물 등에 대한 차단 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등에 대한 차단 효과를 갖는 산화물 절연막으로서 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막을 들 수 있다.
또는 절연막(118)은 적은 양의 산소를 방출하고 및/또는 산소의 투과를 억제할 수 있는 차단막인 것이 바람직하다. 절연막(118)이 절연막(114) 및 절연막(116) 위에 제공되면, 절연막(114) 및/또는 절연막(116)에 포함되는 과잉 산소의 외부 확산을 억제할 수 있다.
상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 스퍼터링법 또는 PECVD법에 의하여 형성될 수 있지만, 이런 막은 또 다른 방법, 예컨대 ALD(atomic layer deposition)법 또는 열CVD법에 의하여 형성되어도 좋다. 열CVD법의 예로서, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
막을 형성하기 위하여 플라스마를 이용하지 않기 때문에 열CVD법은 플라스마 대미지로 인한 결함이 생기지 않는 이점을 갖는다.
열CVD법에 의한 퇴적은 원료 가스 및 산화제가 동시에 체임버로 공급되어 체임버 내의 압력을 대기압 또는 감압하로 설정하고 기판의 근방 또는 기판 위에서 서로 반응시킴으로써 수행되어도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압하로 설정하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고 나서, 그 가스 도입의 순서를 반복함으로써 수행되어도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 원료 가스들이 혼합되지 않도록 제 1 가스와 동시 또는 제 1 가스의 도입 후에 불활성 가스(예컨대 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스로서 기능하고, 또한, 제 2 원료 가스의 도입과 동시에 불활성 가스를 도입하여도 좋다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층을 형성하고 나서 제 2 원료 가스를 도입하여 제 1 층과 반응시켜, 결과적으로 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에, ALD법에 의하여 막 두께를 정밀하게 조절할 수 있어, 미세한 FET를 제작하기에 적합하다.
본 실시형태에서의 도전막, 절연막, 산화물 반도체막, 및 금속 산화막 등의 다양한 막은 MOCVD법 등의 열CVD법에 의하여 형성될 수 있다. 예를 들어, In-Ga-Zn-O막이 형성되는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연 이 사용된다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2다. 상술한 조합에 한정되지 않고, 트라이에틸갈륨(화학식: Ga(C2H5)3)을 트라이메틸갈륨 대신에 사용할 수 있고 다이에틸아연(화학식: Zn(C2H5)2)을 다이메틸아연 대신에 사용할 수 있다.
예를 들어, 산화 하프늄막이 ALD법을 사용하는 퇴적 장치에 의하여 형성되는 경우, 2종의 가스, 즉 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 용액, 대표적으로는 테트라키스(다이메틸아마이드)하프늄(TDMAH))를 증발시킴으로써 얻어진 원료 가스가 사용된다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4다. 또 다른 재료 액체의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 증착 장치에 의하여 산화 알루미늄막을 형성하는 경우, 2종류의 가스, 예컨대 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 포함하는 액체(예컨대 트라이메틸알루미늄(TMA))를 기화시킴으로써 얻어진 원료 가스가 사용된다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료액의 예에는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, 산화 실리콘막이 ALD법을 사용한 증착 장치에 의하여 형성되는 경우, 헥사클로로다이실레인을 막이 형성되는 면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예컨대 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, 텅스텐막이 ALD를 채용한 증착 장치를 사용하여 형성되는 경우, WF6가스 및 B2H6가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성하고 나서, WF6가스 및 H2가스를 동시에 도입하여, 텅스텐막을 형성한다. 또한 SiH4가스가 B2H6가스 대신에 사용되어도 좋다.
예를 들어, 산화물 반도체막, 예컨대 In-Ga-Zn-O막이 ALD를 채용하는 증착 장치를 사용하여 형성되는 경우, In(CH3)3가스 및 O3가스를 순차적으로 복수회 도입하여 InO2층을 형성하고, Ga(CH3)3가스 및 O3가스를 동시에 도입하여 GaO층을 형성하고 나서, Zn(CH3)2가스 및 O3가스를 동시에 도입하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층은 이들 가스를 혼합하여 형성되어도 좋다. 또한 Ar 등의 불활성 가스와 버블링함으로써 얻어진 H2O가스를 O3가스 대신에 사용하여도 좋지만, H를 포함하지 않는 O3가스를 사용하는 것이 바람직하다. 또한, In(CH3)3가스 대신에, In(C2H5)3가스를 사용하여도 좋다. Ga(CH3)3가스 대신에, Ga(C2H5)3가스를 사용하여도 좋다. 또한, Zn(CH3)2가스를 사용하여도 좋다.
도 1의 (A)~(C)에서의 트랜지스터(100)와 상이한 구조예는 도 3의 (A)~(D)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 가리키지 않는 경우가 있다.
<반도체 장치의 구조예 2>
도 3의 (A)는 트랜지스터(100A)의 채널 길이 방향에서의 단면도이고 도 3의 (B)는 트랜지스터(100A)의 채널 폭 방향에서의 단면도다. 도 3의 (C)는 트랜지스터(100B)의 채널 길이 방향에서의 단면도이고 도 3의 (D)는 트랜지스터(100B)의 채널 폭 방향에서의 단면도다. 또한 트랜지스터(100A) 및 트랜지스터(100B)의 상면도는 도 1의 (A)의 상면도와 비슷하기 때문에 여기서는 생략하였다.
도 3의 (A) 및 (B)에서의 트랜지스터(100A)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 포함한다. 또한 트랜지스터(100A) 위, 구체적으로, 절연막(113a) 및 절연막(113b) 및 산화물 반도체막(108) 위에, 절연막(131)(제 6 절연막이라고도 함) 및 절연막(114), 절연막(116), 및 절연막(118)이 제공된다. 절연막(114), 절연막(116), 절연막(118), 및 절연막(131)은 트랜지스터(100A)를 위한 보호 절연막으로서 기능한다.
트랜지스터(100A)는, 절연막(131)이 제공되는 점에서 도 1의 (B) 및 (C)에서의 트랜지스터(100)와 상이하다. 구체적으로, 절연막(131)은 산화물 반도체막(108), 절연막(113a), 및 절연막(113b) 위에 제공된다.
도 3의 (C) 및 (D)에서의 트랜지스터(100B)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 포함한다. 또한 트랜지스터(100B) 위, 구체적으로, 절연막(113a) 및 절연막(113b) 및 산화물 반도체막(108) 위에, 절연막(114), 절연막(116), 절연막(118), 및 절연막(131)이 제공된다. 절연막(114), 절연막(116), 절연막(118), 및 절연막(131)은 트랜지스터(100B)를 위한 보호 절연막으로서 기능한다.
트랜지스터(100B)는, 절연막(131)이 제공되는 점에서 도 1의 (B) 및 (C)에서의 트랜지스터(100)와 상이하다. 구체적으로, 절연막(131)은 절연막(116)과 절연막(118) 사이에 제공된다.
절연막(131)은 산소를 투과할 수 있고, 및/또는 산소의 방출을 억제할 수 있다. 절연막(131)은 금속의 산화물, 금속의 질화물, 금속의 질화 산화물, 또는 금속의 산화 질화물로 형성되고, 이 금속은 적어도 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘으로부터 선택된 적어도 하나를 포함한다.
절연막(131)을 제공함으로써 절연막(114) 및/또는 절연막(116)에 포함되는 산소가 산화물 반도체막(108)으로 바람직하게 이동할 수 있다. 따라서, 산화물 반도체막(108)에서의 산소 빈자리가 채워짐으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1의 (A)~(C)에서의 트랜지스터(100)와 상이한 구조예는 도 4의 (A)~(C)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 3>
도 4의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(150)의 상면도다. 도 4의 (B)는 도 4의 (A)에 도시된 일점쇄선 X1-X2를 따른 단면도이고, 도 4의 (C)는 도 4의 (A)에 도시된 일점쇄선 Y1-Y2를 따른 단면도다.
트랜지스터(150)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(114) 및 절연막(116)에 제공되는 개구(141a) 및 개구(141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 포함한다. 트랜지스터(150) 위, 구체적으로, 절연막(113a) 및 절연막(113b) 및 절연막(116) 위에, 절연막(118)이 제공된다. 절연막(113a) 및 절연막(113b)은 도전막(112b) 및 도전막(112a)을 위한 보호 절연막으로서 기능한다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)을 위한 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(150)를 위한 보호 절연막으로서 기능한다.
트랜지스터(100), 트랜지스터(100A), 및 트랜지스터(100B) 각각은 채널 에치 구조를 갖지만, 도 4의 (A)~(C)에서의 트랜지스터(150)는 채널 보호 구조를 갖는다. 따라서, 채널 에치 구조 또는 채널 보호 구조를 본 발명의 일 형태의 반도체 장치에 적용할 수 있다.
트랜지스터(100)와 같이, 트랜지스터(150)에는 산화물 반도체막(108) 위에 형성되는 절연막(114) 및 절연막(116)이 제공된다; 그러므로, 절연막(114) 및 절연막(116)에 포함되는 산소가 산화물 반도체막(108)에서의 산소 빈자리를 채울 수 있다. 또한, 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b) 위에 제공되기 때문에, 산소 과잉 영역이 절연막(114) 및 절연막(116)에 형성되면 도전막(112a) 및 도전막(112b)의 산화를 방지할 수 있다.
도 4의 (A)~(C)에서의 트랜지스터(150)와 상이한 구조예는 도 5의 (A) 및 (B)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 4>
도 5의 (A)는 트랜지스터(150A)의 채널 길이 방향에서의 단면도이고 도 5의 (B)는 트랜지스터(150A)의 채널 폭 방향에서의 단면도다. 또한 트랜지스터(150A)의 상면도는 도 4의 (A)의 상면도와 비슷하기 때문에 여기서는 생략하였다.
도 5의 (A) 및 (B)에서의 트랜지스터(150A)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(114) 및 절연막(116)에 제공되는 개구(141a) 및 개구(141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 포함한다. 트랜지스터(150A) 위, 구체적으로, 절연막(113a) 및 절연막(113b) 및 절연막(116) 위에, 절연막(131) 및 절연막(131) 위의 절연막(118)이 제공된다. 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b)을 위한 보호 절연막으로서 기능한다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)을 위한 보호 절연막으로서 기능한다. 절연막(118) 및 절연막(131)은 트랜지스터(150A)를 위한 보호 절연막으로서 기능한다.
트랜지스터(150A)는, 절연막(131)이 제공되는 점에서 도 4의 (B) 및 (C)에서의 트랜지스터(150)와 상이하다. 구체적으로, 절연막(131)은 절연막(116)과 절연막(118) 사이에 제공된다. 다른 구성요소는 트랜지스터(150)와 같고, 트랜지스터(150)의 경우와 비슷한 효과가 얻어진다.
도 4의 (A)~(C)에서의 트랜지스터(150)와 상이한 구조예는 도 6의 (A)~(C)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 5>
도 6의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(160)의 상면도다. 도 6의 (B)는 도 6의 (A)에서의 일점쇄선 X1-X2를 따른 단면도이고, 도 6의 (C)는 도 6의 (A)에서의 일점쇄선 Y1-Y2를 따른 단면도다.
트랜지스터(160)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 포함한다. 트랜지스터(160) 위, 구체적으로, 절연막(113a) 및 절연막(113b) 및 절연막(116) 위에, 절연막(118)이 제공된다. 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b)을 위한 보호 절연막으로서 기능한다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)을 위한 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(160)를 위한 보호 절연막으로서 기능한다.
트랜지스터(160)는, 절연막(114) 및 절연막(116)의 형상에서 도 4의 (A)~(C)에서의 트랜지스터(150)와 상이하다. 구체적으로, 트랜지스터(160)의 절연막(114) 및 절연막(116)은 섬 형상을 갖고 산화물 반도체막(108)의 채널 영역 위에 제공된다. 다른 구성요소는 트랜지스터(150)와 같고, 트랜지스터(150)의 경우와 비슷한 효과가 얻어진다.
도 6의 (A)~(C)에서의 트랜지스터(160)와 상이한 구조예를 도 7의 (A) 및 (B)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 6>
도 7의 (A)는 트랜지스터(160A)의 채널 길이 방향에서의 단면도이고 도 7의 (B)는 트랜지스터(160A)의 채널 폭 방향에서의 단면도다. 또한 트랜지스터(160A)의 상면도는 도 6의 (A)의 상면도와 비슷하기 때문에 여기서는 생략하였다.
트랜지스터(160A)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 절연막(131), 및 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 포함한다. 트랜지스터(160A) 위, 구체적으로, 절연막(113a) 및 절연막(113b) 및 절연막(116) 위에, 절연막(131)이 제공된다. 또한, 절연막(118)이 절연막(131) 위에 제공된다. 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b)을 위한 보호 절연막으로서 기능한다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)을 위한 보호 절연막으로서 기능한다. 절연막(118) 및 절연막(131)은 트랜지스터(160A)를 위한 보호 절연막으로서 기능한다.
트랜지스터(160A)는, 절연막(131)이 제공되는 점에서 도 6의 (B) 및 (C)에서의 트랜지스터(160)와 상이하다. 구체적으로, 트랜지스터(160A)의 절연막(131)은 절연막(116)과 절연막(118) 사이에 제공된다. 다른 구성요소는 트랜지스터(160)와 같고, 트랜지스터(160)의 경우와 비슷한 효과가 얻어진다.
도 1의 (A)~(C)에서의 트랜지스터(100)와 상이한 구조예는 도 8의 (A)~(C)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 7>
도 8의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(170)의 상면도다. 도 8의 (B)는 도 8의 (A)에서의 일점쇄선 X1-X2를 따른 단면도이고, 도 8의 (C)는 도 8의 (A)에서의 일점쇄선 Y1-Y2를 따른 단면도다.
트랜지스터(170)는 기판(102) 위에 있고 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 포함한다. 트랜지스터(170) 위에, 구체적으로, 절연막(113a) 및 절연막(113b) 및 산화물 반도체막(108) 위에, 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 절연막(118), 및 절연막(118) 위의 도전막(120a) 및 도전막(120b)이 제공된다. 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b)을 위한 보호 절연막으로서 기능한다. 절연막(114), 절연막(116), 및 절연막(118)은 산화물 반도체막(108)을 위한 보호 절연막으로서 기능한다. 도전막(120a)은 절연막(113b), 절연막(114), 절연막(116), 및 절연막(118)에 제공된 개구(142c)를 통하여 도전막(112b)에 전기적으로 접속된다. 도전막(120b)은 산화물 반도체막(108)과 중첩되도록 형성된다.
트랜지스터(170)에서의 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(170)의 제 2 게이트 절연막으로서 기능한다. 트랜지스터(170)에서의 도전막(120a)은, 예컨대, 표시 장치에 사용되는 화소 전극으로서 기능한다. 트랜지스터(170)에서의 도전막(120b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
도 8의 (C)에 도시된 바와 같이, 도전막(120b)은 절연막(106), 절연막(107), 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구(142a) 및 개구(142b)를 통하여 게이트 전극으로서 기능하는 도전막(104)과 접속된다. 따라서, 도전막(120b) 및 도전막(104)에는 같은 전위가 공급된다.
또한 본 실시형태에서 도전막(120b)과 도전막(104)이 서로 접속되도록 개구(142a) 및 개구(142b)가 제공되는 구조를 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전막(120b)과 도전막(104)이 서로 접속되도록 개구(142a) 및 개구(142b) 중 하나만이 제공되는 구조, 또는 개구(142a) 및 개구(142b)를 제공하지 않고 도전막(120b)과 도전막(104)이 서로 접속되지 않는 구조가 채용되어도 좋다. 또한 도전막(120b)과 도전막(104)이 서로 접속되지 않는 경우, 도전막(120b) 및 도전막(104)에 대하여 상이한 전위가 인가될 수 있다.
도 8의 (B)에 도시된 바와 같이, 산화물 반도체막(108)은, 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)이 각각 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 도전막들 사이에 끼워진다. 제 2 게이트 전극으로서 기능하는 도전막(120b)의 채널 길이 방향 및 채널 폭 방향에서의 길이는 산화물 반도체막(108)의 채널 길이 방향 및 채널 폭 방향에서의 길이보다 길다. 산화물 반도체막(108)의 전체는 절연막(114), 절연막(116), 및 절연막(118)을 사이에 두고 도전막(120b)으로 덮인다. 제 2 게이트 전극으로서 기능하는 도전막(120b)이 절연막(106), 절연막(107), 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구(142a) 및 개구(142b)를 통하여 게이트 전극으로서 기능하는 도전막(104)에 접속되기 때문에, 채널 폭 방향에서의 산화물 반도체막(108)의 측면은 제 2 게이트 전극으로서 기능하는 도전막(120b)과 절연막(114), 절연막(116), 및 절연막(118)을 사이에 두고 대향한다.
바꿔 말하면, 트랜지스터(170)의 채널 폭 방향에서, 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 도전막(120b)은, 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구를 통하여 서로 접속되고, 또한 도전막(104) 및 도전막(120b)은 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)을 사이에 두고 산화물 반도체막(108)을 둘러싼다.
이런 구조에 의하여, 트랜지스터(170)에 포함되는 산화물 반도체막(108)을 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(170)와 같은, 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 s채널(surrounded channel) 구조라고 할 수 있다.
트랜지스터(170)가 s채널 구조를 갖기 때문에, 게이트 전극으로서 기능하는 도전막(104)에 의하여 산화물 반도체막(108)에 채널을 유발시키기 위한 전계를 효과적으로 인가할 수 있어, 트랜지스터(170)의 전류 구동 능력을 향상시킬 수 있고 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 증가시킬 수 있기 때문에, 트랜지스터(170)의 사이즈를 저감할 수 있다. 또한, 트랜지스터(170)는 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 의하여 둘러싸이기 때문에, 트랜지스터(170)의 기계적 힘을 증가시킬 수 있다.
도 8의 (A)~(C)에서의 트랜지스터(170)와 상이한 구조예를 도 9의 (A)~(D)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 8>
도 9의 (A)는 트랜지스터(170A)의 채널 길이 방향에서의 단면도이고, 도 9의 (B)는 트랜지스터(170A)의 채널 폭 방향에서의 단면도다. 도 9의 (C)는 트랜지스터(170B)의 채널 길이 방향에서의 단면도이고 도 9의 (D)는 트랜지스터(170B)의 채널 폭 방향에서의 단면도다. 또한 트랜지스터(170A) 및 트랜지스터(170B)의 상면도는 도 8의 (A)의 상면도와 비슷하기 때문에 여기서는 생략하였다.
트랜지스터(170A)는, 절연막(131)이 제공되는 점에서 도 8의 (B) 및 (C)에서의 트랜지스터(170)와 상이하다. 구체적으로, 트랜지스터(170A)의 절연막(131)은 절연막(114)과, 절연막(113a) 및 절연막(113b) 및 산화물 반도체막(108) 각각과의 사이에 제공된다. 다른 구조는 트랜지스터(170)와 같고, 트랜지스터(170)의 경우와 비슷한 효과를 얻을 수 있다.
트랜지스터(170B)는, 절연막(131)이 제공되는 점에서 도 8의 (B) 및 (C)에서의 트랜지스터(170)와 상이하다. 구체적으로, 트랜지스터(170B)의 절연막(131)은 절연막(116)과 절연막(118) 사이에 제공된다. 다른 구조는 트랜지스터(170)와 같고, 트랜지스터(170)의 경우와 비슷한 효과를 얻을 수 있다.
도 1의 (A)~(C)에서의 트랜지스터(100)와 상이한 구조예는 도 10의 (A)~(D)를 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 9 >
도 10의 (A) 및 (B)는 각각 도 1의 (B) 및 (C)에서의 트랜지스터(100)의 변형예의 단면도를 도시한 것이다. 도 10의 (C) 및 (D)는 각각 도 1의 (B) 및 (C)에서의 트랜지스터(100)의 또 다른 변형예의 단면도를 도시한 것이다.
도 10의 (A) 및 (B)에서의 트랜지스터(100C)는 산화물 반도체막(108)이 3층 구조를 갖는 점을 빼면 도 1의 (B) 및 (C)에서의 트랜지스터(100)와 같은 구조를 갖는다. 구체적으로, 트랜지스터(100C)의 산화물 반도체막(108)은 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)을 포함한다.
도 10의 (C) 및 (D)에서의 트랜지스터(100D)는 산화물 반도체막(108)이 2층 구조를 갖는 점을 빼면 도 1의 (B) 및 (C)에서의 트랜지스터(100)와 같은 구조를 갖는다. 구체적으로, 트랜지스터(100D)의 산화물 반도체막(108)은 산화물 반도체막(108a) 및 산화물 반도체막(108b)을 포함한다.
여기서, 산화물 반도체막(108) 및 산화물 반도체막(108)과 접촉되는 절연막을 포함하는 밴드도를 도 11의 (A) 및 (B)를 참조하여 설명한다.
도 11의 (A)는 절연막(107), 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c), 및 절연막(114)을 포함하는 스텍의 두께 방향에서의 밴드도의 예를 나타낸 것이다. 도 11의 (B)는 절연막(107), 산화물 반도체막(108a) 및 산화물 반도체막(108b), 및 절연막(114)을 포함하는 스텍의 두께 방향에서의 밴드도의 예를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 절연막(107), 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c), 및 절연막(114) 각각의 전도대 최하위(Ec)를 밴드도에 나타낸다.
도 11의 (A)에서, 산화 실리콘막을 절연막(107) 및 절연막(114)의 각각으로서 사용하고, In:Ga:Zn=1:1:1의 금속 원소의 원자 비율을 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 산화물 반도체막(108a)으로서 사용하고, In:Ga:Zn=1:4:5의 금속 원소의 원자 비율을 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 산화물 반도체막(108b)으로서 사용하고, In:Ga:Zn=1:3:6의 금속 원소의 원자 비율을 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 산화물 반도체막(108c)으로서 사용한다.
도 11의 (B)의 밴드도에서, 산화 실리콘막을 절연막(107) 및 절연막(114)의 각각으로서 사용하고, In:Ga:Zn=1:1:1의 금속 원소의 원자 비율을 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 산화물 반도체막(108a)으로서 사용하고, In:Ga:Zn=1:3:6의 금속 원소의 원자 비율을 갖는 금속 산화물 타깃을 사용하여 형성되는 금속 산화물막을 산화물 반도체막(108b)으로서 사용한다.
도 11의 (A) 및 (B)에 도시된 바와 같이, 전도대 최하위는 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이에서 원활하게 변동한다. 바꿔 말하면, 전도대 최하위는 연속적으로 변동되거나 또는 연속적으로 접속된다. 이런 밴드도를 얻기 위하여, 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이의 계면에서 트랩 중심 또는 재결합 중심 등의 결함 상태를 형성하는 불순물이 산화물 반도체막에 존재하지 않는 것이 바람직하다.
산화물 반도체막(108a)과 산화물 반도체막(108b) 사이의 연속 접합을 형성하기 위하여, 로드록실이 제공된 멀티 체임버 성막 장치(스퍼터링 장치)를 사용하여 대기에 노출되지 않고 연속적으로 막을 형성할 필요가 있다.
도 11의 (A) 또는 (B)의 밴드도에 의하여, 산화물 반도체막(108a)은 웰로서 기능하고, 상기 적층 구조를 갖는 트랜지스터에서 채널 영역이 산화물 반도체막(108a)에 형성된다.
산화물 반도체막(108b) 및/또는 산화물 반도체막(108c)을 제공함으로써, 산화물 반도체막(108a)을 트랩 상태로부터 멀리할 수 있다.
또한, 트랩 상태는 채널 영역으로서 기능하는 산화물 반도체막(108a)의 전도대 최하위(Ec)보다 진공 준위로부터 더 멀리 떨어질 수 있어, 전자가 트랩 상태에 축적되기 쉽게 된다. 전자가 트랩 상태에 축적되면, 전자는 음의 고정 전하가 되어, 트랜지스터의 문턱 전압은 양 방향으로 시프트된다. 그러므로, 트랩 상태가 산화물 반도체막(108a)의 전도대 최하위(Ec)보다 진공 준위에 가깝게 되는 것이 바람직하다. 이런 구조는 트랩 상태에서의 전자의 축적을 억제한다. 결과적으로, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 증가시킬 수 있다.
도 11의 (A) 및 (B)에서, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각의 전도대 최하위는 산화물 반도체막(108a)보다 진공 준위에 가깝다. 대표적으로, 산화물 반도체막(108a)의 전도대 최하위와 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각의 전도대 최하위 사이의 에너지 차이는 0.15eV 이상 또는 0.5eV 이상, 및 2eV 이하 또는 1eV 이하다. 즉, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각의 전자 친화력과 산화물 반도체막(108a)의 전자 친화력 사이의 차이는 0.15eV 이상 또는 0.5eV 이상, 및 2eV 이하 또는 1eV 이하다.
이런 구조에서, 산화물 반도체막(108a)은 전류의 주요 경로로서 기능하고 채널 영역으로서 기능한다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각은 채널 영역이 형성되는 산화물 반도체막(108a)에 포함되는 하나 이상의 금속 원소를 포함하기 때문에, 계면 산란이 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이의 계면에 일어나기 어렵다. 따라서, 캐리어의 이동이 상기 계면에서 저해되지 않기 때문에 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)의 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위하여, 전도율이 충분히 낮은 재료가 산화물 반도체막(108b) 및 산화물 반도체막(108c)에 사용된다. 또는, 산화물 반도체막(108a)보다 전자 친화력(진공 준위와 전도대 최하위 사이의 에너지 준위 차이)이 작고 산화물 반도체막(108a)으로부터 전도대 최하위에서의 차이(밴드 오프셋)를 갖는 재료가 산화물 반도체막(108b) 및 산화물 반도체막(108c)에 사용된다. 또한, 드레인 전압의 값으로 인한 문턱 전압들 사이의 차이의 생성을 억제하기 위하여, 전도대 최하위가 산화물 반도체막(108a)보다 진공 준위에 0.2eV보다 크고, 바람직하게는 0.5eV 이상 가까운 재료를 사용하여 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 형성하는 것이 바람직하다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)이 스피넬 결정 구조를 갖지 않는 것이 바람직하다. 이것은 산화물 반도체막(108b) 및 산화물 반도체막(108c)이 스피넬 결정 구조를 가지면, 상기 스피넬 결정 구조와 또 다른 영역 사이의 계면에서 산화물 반도체막(108a)으로 도전막(112a) 및 도전막(112b)의 구성 원소가 확산될 수 있기 때문이다. 또한 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각이 나중에 설명하는 CAAC-OS인 것이 바람직하고, 이 경우 도전막(112a) 및 도전막(112b)의 구성 원소, 예컨대 구리 원소에 대하여 높은 블로킹성이 얻어진다.
산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각의 두께는, 도전막(112a) 및 도전막(112b)의 구성 원소의 산화물 반도체막(108a)으로의 확산을 억제할 수 있는 두께 이상, 및 절연막(114)으로부터 산화물 반도체막(108a)으로의 산소의 공급을 억제하는 두께 미만이다. 예를 들어, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각의 두께가 10nm 이상일 때, 도전막(112a) 및 도전막(112b)의 구성 원소는 산화물 반도체막(108a)으로 확산되는 것을 방지할 수 있다. 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각의 두께가 100nm 이하일 때, 산소를 절연막(114) 및 절연막(116)으로부터 산화물 반도체막(108a)으로 효과적으로 공급할 수 있다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)은 각각 원소 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)의 원자 비율이 In보다 높은 In-M-Zn 산화물이면, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각의 에너지 갭을 크게 할 수 있고 이들의 전자 친화력을 작게 할 수 있다. 그러므로, 산화물 반도체막(108a)과 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각 사이의 전자 친화력에서의 차이는 원소 M의 비율에 의하여 제어될 수 있다. 또한, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 및 Hf 각각은 산소에 강하게 결합되는 금속 원소이기 때문에 산소 빈자리는 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf의 원자 비율이 In보다 높은 산화물 반도체막에 생성되기 어렵다.
In-M-Zn 산화물이 산화물 반도체막(108b) 및 산화물 반도체막(108c)에 사용되면, Zn 및 O를 고려하지 않는, In 및 M의 비율은 바람직하게는 이하와 같다: In의 원자 비율은 50atomic% 미만이고, M의 원자 비율은 50atomic% 이상, 더 바람직하게는, In의 원자 비율은 25atomic% 미만이고, M의 원자 비율은 75atomic% 이상이다. 또는, 산화 갈륨막이 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각으로서 사용되어도 좋다.
또한, 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)의 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각에서의 M 원자의 비율은 산화물 반도체막(108a)보다 높다. 대표적으로, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각에서의 M의 비율은 산화물 반도체막(108a)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다.
또한, 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)의 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막(108a)이 In:M:Zn=x 1:y 1:z 1의 원자 비율을 갖고, 산화물 반도체막(108b) 및 산화물 반도체막(108c) 각각이 In:M:Zn=x 2:y 2:z 2의 원자 비율을 가질 때, y 2/x 2는 y 1/x 1보다 크고, 바람직하게는 y 2/x 2는 y 1/x 1의 1.5배 이상, 더 바람직하게는 y 2/x 2는 y 1/x 1의 2배 이상, 더욱 바람직하게는 y 2/x 2는 y 1/x 1의 3배 또는 4배 이상이다. 이때, 트랜지스터의 안정된 전기 특성을 달성할 수 있기 때문에 산화물 반도체막(108a)에서 y 1은 x 1 이상인 것이 바람직하다. 하지만, y 1이 x 1의 3배 이상이면, 산화물 반도체막(108a)을 포함하는 트랜지스터의 전계 효과 이동도는 저감된다. 따라서, y 1은 x 1의 3배 미만인 것이 바람직하다.
산화물 반도체막(108a)이 In-M-Zn 산화물이고 In:M:Zn=x 1:y 1:z 1의 금속 원소의 원자 비율을 갖는 타깃이 산화물 반도체막(108a)을 퇴적하기 위하여 사용되는 경우, x 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하다. 또한 z 1/y 1이 1 이상 6 이하일 때, 나중에 설명되는 CAAC-OS는 산화물 반도체막(108a)으로서 쉽게 형성된다. 타깃의 금속 원소의 원자 비율의 대표적인 예는 In:M:Zn=1:1:1 및 In:M:Zn=3:1:2다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)이 각각 In-M-Zn 산화물이고 In:M:Zn=x 2:y 2:z 2의 금속 원소의 원자 비율을 갖는 타깃이 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 퇴적하기 위하여 사용되는 경우, x 2/y 2는 바람직하게는 x 1/y 1 미만이고 z 2/y 2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하다. 인듐에 대한 M의 원자 비율이 높으면, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 에너지 갭이 크게 될 수 있고 이들의 전자 친화력은 작게 될 수 있어, y 2/x 2는 바람직하게는 3 이상 또는 4 이상이다. 타깃의 금속 원소의 원자 비율의 대표적인 예에는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, 및 In:M:Zn=1:5:5가 포함된다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)이 각각 In-M 산화물인 경우, 2가의 금속 원소(예컨대 아연)가 M으로서 포함되지 않으면, 스피넬 결정 구조를 포함하지 않는 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 형성할 수 있다. 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로서, 예컨대, In-Ga 산화물막을 사용할 수 있다. 예를 들어, In-Ga 산화물막을 In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하는 스퍼터링법으로 형성할 수 있다. DC 방전을 사용한 스퍼터링법으로 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 퇴적하기 위하여, In:M의 원자 비율을 x:y로 가정하면 y/(x+y)는 0.96 이하, 더 바람직하게는 0.95 이하, 예컨대, 0.93인 것이 바람직하다.
산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c) 각각에서, 상술한 원자 비율에서의 원자의 비율은 오차로서 ±40%의 범위 내에서 변동한다.
도 1의 (A)~(C)에서의 트랜지스터(100)와 상이한 구조예는 도 37을 참조하여 설명한다. 또한 일부가 상술한 것과 비슷한 기능을 갖는 경우, 같은 해치 패턴을 이 부분에 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
<반도체 장치의 구조예 10>
도 37은 도 1의 (B)에서의 트랜지스터(100)의 변형예의 단면도다.
도 37에서의 트랜지스터(100E)는 도 1의 (B)에서의 절연막(113a) 및 절연막(113b)의 형상에서 트랜지스터(100)와 상이하다. 구체적으로, 트랜지스터(100E)의 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b)의 상면 및 측면을 덮는다.
트랜지스터(100)에서의 절연막(113a) 및 절연막(113b)이 도전막(112a) 및 도전막(112b)과 같은 공정에 의하여 형성되기 때문에, 이들은 마스크 개수를 증가시키지 않고 형성된다. 트랜지스터(100E)에서의 절연막(113a) 및 절연막(113b)은 도전막(112a) 및 도전막(112b)과 상이한 공정에 의하여 형성되기 때문에 마스크 개수가 증가된다. 하지만, 도전막(112a) 및 도전막(112b)의 상면 및 측면을 절연막(113a) 및 절연막(113b)에 의하여 덮을 수 있어, 도전막(112a) 및 도전막(112b)에 흡착되는 산소를 더 저감시킬 수 있다.
본 실시형태의 트랜지스터의 구조는 서로 자유로이 조합될 수 있다.
<반도체 장치를 제조하기 위한 방법 1>
다음에, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)를 제조하기 위한 방법을 도 12의 (A)~(D), 도 13의 (A)~(D), 및 도 14의 (A)~(C)를 참조하여 이하에서 설명한다.
또한, 트랜지스터(100)에 포함되는 막(즉, 절연막, 산화물 반도체막, 도전막 등)은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, 및 PLD(pulsed laser deposition)법 중 어느 것에 의하여 형성될 수 있다. 또는, 코팅법 또는 인쇄법이 사용되어도 좋다. 스퍼터링법 및 PECVD법이 막 형성법의 대표적인 예이지만, 열CVD법이 사용되어도 좋다. 열CVD법으로서, 예컨대 MOCVD법 또는 ALD법이 사용되어도 좋다.
열CVD법에 의한 퇴적은 체임버 내의 압력을 대기압 또는 감압으로 설정하고 원료 가스와 산화제를 동시에 체임버에 공급하여 기판 근방 또는 기판 위에서 서로 반응시킴으로써 수행될 수 있다. 따라서, 퇴적에서 플라스마가 생성되지 않기 때문에, 열CVD법은 플라스마 대미지로 인한 결함이 생기지 않다는 이점을 갖는다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고 나서, 그 가스 도입의 순서를 반복함으로써 수행되어도 좋다. 예를 들어, 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 이 경우, 제 1 원료 가스를 도입하고, 원료 가스들이 혼합되지 않도록 제 1 가스의 도입과 동시 또는 도입 후에 불활성 가스(예컨대 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스로서 기능하고, 또한 제 2 원료 가스의 도입과 동시에 불활성 가스를 도입하여도 좋다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 형성하고 나서 제 2 원료 가스를 도입하여 제 1 단원자층과 반응시켜, 결과적으로 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다.
이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, ALD법에 의하여 두께를 정밀하게 조절할 수 있어, 미세한 트랜지스터를 제작하기에 적합하다.
먼저, 도전막을 기판(102) 위에 형성하고 리소그래피 공정 및 에칭 공정을 거쳐 가공함으로써 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그 후, 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107)을 도전막(104) 위에 형성한다(도 12의 (A) 참조).
게이트 전극으로서 기능하는 도전막(104)은 스퍼터링법, CVD법, 진공 증착법, 또는 PLD법에 의하여 형성될 수 있다. 또는, 코팅법 또는 인쇄법을 사용할 수 있다. 대표적인 증착법은 스퍼터링법 및 PECVD법이지만, 상술한 MOCVD법 등의 열CVD법, 또는 ALD법을 사용하여도 좋다.
본 실시형태에서, 유리 기판을 기판(102)으로서 사용하고, 게이트 전극으로서 기능하는 도전막(104)으로서, 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성한다.
게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107)은 스퍼터링법, PECVD법, 열CVD법, 진공 증착법, PLD법 등에 의하여 형성될 수 있다. 본 실시형태에서, 절연막(106)으로서의 두께 400nm의 질화 실리콘막 및 절연막(107)으로서의 두께 50nm의 산화질화 실리콘막은 PECVD법에 의하여 형성된다.
또한 절연막(106)은 질화 실리콘막들의 적층 구조를 가질 수 있다. 구체적으로, 절연막(106)은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 적층 구조를 가질 수 있다. 3층 적층 구조의 예는 이하와 같다.
예를 들어, 제 1 질화 실리콘막을, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 PECVD 장치의 반응 체임버에 원료 가스로서 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 2000W의 전력을 27.12MHz의 고주파전원을 사용하여 공급하는 조건하에서 50nm의 두께를 갖도록 형성할 수 있다.
제 2 질화 실리콘막을, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 PECVD 장치의 반응 체임버에 원료 가스로서 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 2000W의 전력을 27.12MHz의 고주파전원을 사용하여 공급하는 조건하에서 300nm의 두께를 갖도록 형성할 수 있다.
제 3 질화 실리콘막을, 유량 200sccm의 실레인, 유량 5000sccm의 질소를 PECVD 장치의 반응 체임버에 원료 가스로서 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 2000W의 전력을 27.12MHz의 고주파전원을 사용하여 공급하는 조건하에서 50nm의 두께를 갖도록 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막을 각각 350℃의 기판 온도로 형성할 수 있다.
절연막(106)이 질화 실리콘막의 3층 적층 구조를 가질 때, 예컨대, Cu를 포함하는 도전막이 도전막(104)으로서 사용되는 경우, 이하의 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 갖고 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 적은 양의 수소를 방출하고 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(107)은 나중에 형성되는 산화물 반도체막(108)과의 계면의 특성을 향상시키기 위하여 산소를 포함하는 절연막인 것이 바람직하다.
다음에 산화물 반도체막(108)을 절연막(107) 위에 형성한다(도 12의 (B) 참조).
본 실시형태에서, 산화물 반도체막은 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2의 원자 비율을 가짐)을 사용하는 스퍼터링법에 의하여 형성되고, 마스크는 리소그래피 공정을 거쳐 상기 산화물 반도체막 위에 형성되고, 상기 산화물 반도체막을 원하는 영역으로 가공하여, 섬 형상을 갖는 산화물 반도체막(108)을 형성한다.
산화물 반도체막(108)을 형성한 후, 가열 처리를 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하의 온도로 수행하여도 좋다. 여기서 수행된 가열 처리는 산화물 반도체막의 순도를 증가시키기 위한 처리 중 한 종으로서 기능하고 산화물 반도체막(108)에 포함되는 수소, 물 등을 저감할 수 있다. 또한 수소, 물 등을 저감하는 목적을 위한 가열 처리는 산화물 반도체막(108)이 섬 형상으로 가공되기 전에 수행되어도 좋다.
전기로, RTA 장치 등을 산화물 반도체막(108)에 수행되는 가열 처리에 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧으면 가열 처리를 기판의 변형점 이상의 온도로 수행할 수 있다. 그러므로, 가열 처리 시간을 짧게 할 수 있다.
또한 산화물 반도체막(108)에 수행되는 가열 처리를 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는, 1ppm 이하, 더 바람직하게는, 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨, 등)의 분위기로 수행할 수 있다. 질소, 산소, 초건조 공기, 또는 희가스의 분위기는 수소, 물 등을 포함하지 않는 것이 바람직하다. 또한, 질소 분위기 또는 희가스 분위기에서 가열 처리를 수행한 후, 가열 처리를 산소 분위기 또는 초건조 공기 분위기에서 추가로 수행하여도 좋다. 결과적으로, 수소, 물 등을 산화물 반도체막으로부터 방출할 수 있음과 동시에 산화물 반도체막에 산소를 공급할 수 있다. 결과적으로, 산화물 반도체막에서의 산소 빈자리의 양을 저감할 수 있다.
산화물 반도체막(108)이 스퍼터링법에 의하여 형성되는 경우, 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 증가시키는 것이 바람직하다. 또한, 스퍼터링 가스의 순도를 증가시킬 필요가 있다. 예를 들어, 스퍼터링 가스에 사용되는 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하의 이슬점을 갖기까지 고순도화된 가스를 사용함으로써, 수분 등의 산화물 반도체막(108)으로의 진입을 최저한으로 할 수 있다.
산화물 반도체막(108)이 스퍼터링법에 의하여 형성되는 경우, 산화물 반도체막(108)에 대하여 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프 등의 흡착 진공 배기 펌프에 의하여 스퍼터링 장치에서의 체임버는 고진공 상태가 되기까지(5×10-7Pa~1×10-4Pa 정도까지) 배기되는 것이 바람직하다. 또는, 타보 분자 펌프 및 콜드 트랩을 조합하여 배기계로부터 체임버 내에 가스, 특히 탄소 또는 수소를 포함하는 가스의 역류를 방지하는 것이 바람직하다.
다음에, 도전막(112)을 절연막(107) 및 산화물 반도체막(108) 위에 형성한다. 그 후, 절연막(113)을 도전막(112) 위에 형성한다(도 12의 (C) 참조).
도전막(112)은 상술한 도전막(112a) 및 도전막(112b)에 사용될 수 있는 재료 중 어느 것을 사용하여 형성될 수 있다. 또한, 절연막(113)은 상술한 절연막(113a) 및 절연막(113b)에 사용될 수 있는 재료 중 어느 것을 사용하여 형성될 수 있다. 본 실시형태에서, 도전막(112)으로서, 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막의 3층 적층 구조를 스퍼터링 장치에 의하여 형성한다. 또한, 절연막(113)으로서, 두께 100nm의 질화 실리콘막을 PECVD장치에 의하여 형성한다.
다음에 마스크(140a) 및 마스크(140b)를 절연막(113) 위에 형성한다(도 12의 (D) 참조).
마스크(140a) 및 마스크(140b)는 감광성 수지를 스핀 코터 장치로 도포하고 노광 및 현상을 리소그래피 공정을 거쳐 원하는 영역에 수행함으로써 형성된다. 또한 감광성 수지는 네거티브형 또는 포지티브형 감광성 수지이라도 좋다. 또는, 마스크(140a) 및 마스크(140b)를 잉크제트법에 의하여 형성하여도 좋다. 마스크(140a) 및 마스크(140b)가 잉크제트법에 의하여 형성되면, 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
다음에, 도전막(112) 및 절연막(113)을 마스크(140a) 및 마스크(140b) 위로부터 에칭 가스(141)를 사용하여 에칭한다(도 13의 (A) 참조).
또한 본 실시형태에서, 에칭 가스(141)를 생성하고 도전막(112) 및 절연막(113)을 드라이 에칭에 의하여 에칭한다. 또한 도전막(112) 및 절연막(113)을 에칭하는 방법은 이에 한정되지 않는다. 예를 들어, 도전막(112) 및 절연막(113)을 에칭 가스(141) 대신에 화학 용액을 사용하여 웨트 에칭에 의하여 에칭하여도 좋다. 또는, 도전막(112) 및 절연막(113)을 드라이 에칭 및 웨트 에칭의 조합에 의하여 에칭하여도 좋다.
다음에, 마스크(140a) 및 마스크(140b)를 제거하여 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 형성한다(도 13의 (B) 참조).
도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)이 형성된 후, 산화물 반도체막(108)의 표면(백 채널 측)을 세정하여도 좋다. 예를 들어, 인산 등의 화학 용액을 사용하여 세정을 수행하여도 좋다. 인산 등의 화학 용액을 사용하는 세정은 산화물 반도체막(108)의 표면에 부착되는 불순물(예컨대, 도전막(112a) 및 도전막(112b)에 포함되는 원소 등)을 제거할 수 있다.
또한 오목부를, 도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)을 형성하는 스텝 및/또는 세정 상기 스텝에서 산화물 반도체막(108)의 일부에 형성할 수 있다.
상술한 스텝을 거쳐, 트랜지스터(100)를 형성한다.
다음에, 트랜지스터(100) 위에, 구체적으로는 트랜지스터(100)의 산화물 반도체막(108) 및 절연막(113a) 및 절연막(113b) 위에, 산소의 방출을 억제하는 막(130)을 형성한다(도 13의 (C) 참조).
산소의 방출을 억제하는 막(130)은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나를 포함한다. 예를 들어, 상기 금속 원소 중 어느 것을 포함하는 합금, 상기 금속 원소 중 어느 것을 조합하여 포함하는 합금, 상기 금속 원소 중 어느 것을 포함하는 금속 산화물, 상기 금속 원소 중 어느 것을 포함하는 금속 질화물, 또는 상기 금속 원소 중 어느 것을 포함하는 금속 질화산화물 등의 도전 재료가 사용된다.
산소의 방출을 억제하는 막(130)은 예컨대, 질화 탄탈럼막, 타이타늄막, 인듐주석 산화물(ITO)막, 알루미늄막, 또는 산화물 반도체막(예컨대 In:Ga:Zn=1:4:5의 원자 비율을 갖는 IGZO막)을 사용하여 형성될 수 있다.
산소의 방출을 억제하는 막(130)의 두께는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하일 수 있다. 본 실시형태에서, 두께 5nm의 질화 탄탈럼막을 막(130)으로서 사용한다.
다음에, 막(130)을 통하여 산소(142)를 산화물 반도체막(108)으로 첨가한다 (도 13의 (D) 참조).
막(130)을 통하여 산소(142)를 산화물 반도체막(108)으로 첨가하는 방법으로서, 이온 도핑법, 이온 주입법, 플라스마 처리 등을 들 수 있다. 예를 들어, 드라이 에칭 장치 또는 애싱 장치에서의 평행 평판 캐소드 측에 기판을 설치하고, RF 전력을 공급하여 바이어스를 기판 측에 인가함으로써 플라스마 처리를 수행할 수 있다. 기판 측에 바이어스를 인가하는 것은, 산화물 반도체막(108)으로 효과적으로 산소(142)를 도입할 수 있기 때문에 바람직하다. 막(130)을 산화물 반도체막(108) 위에 제공하기 때문에, 산소(142)를 첨가할 때의 산화물 반도체막(108)에 대한 대미지를 완화시킬 수 있다. 또한, 막(130)은 산소가 산화물 반도체막(108)으로부터 방출되는 것을 방지하기 위한 보호막으로서 기능한다. 따라서, 더 많은 양의 산소를 산화물 반도체막(108)에 첨가할 수 있다. 또한, 산소를 산화물 반도체막(108)과 막(130) 사이의 계면의 근방에 첨가할 수 있다.
산소가 플라스마 처리에 의하여 도입되는 경우, 마이크로파에 의하여 산소를 들뜨게 하여 고밀도 산소 플라스마를 생성함으로써, 산화물 반도체막(108)으로 도입되는 산소의 양을 증가시킬 수 있다.
또한 산소(142)의 첨가에 의하여, 막(130)은 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 또는 몰리브데넘)의 산화물 또는 질화물로 형성된 절연막(131)이 된다(도 14의 (A) 참조).
또한, 산소(142)를 첨가하는 처리가 충분히 수행되지 않는 경우 또는 막(130)에 사용되는 금속 재료에 따라 절연막(131)은 절연체가 아니라 전도체 또는 반도체인 경우가 있다. 또한 절연막(131)이 트랜지스터(100)의 백 채널 측에 위치하기 때문에, 캐리어로서 기능하는 전자가 절연막(131)에 포획되지 않기 위하여 절연막(131)은 전도체 또는 반도체보다 오히려 절연체가 바람직하다.
이 후, 절연막(131)을 제거한다(도 14의 (B) 참조).
다음에, 산화물 반도체막(108) 및 절연막(113a) 및 절연막(113b) 위에, 트랜지스터(100)의 보호 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)을 형성한다(도 14의 (C) 참조).
또한 절연막(114)이 형성된 후, 절연막(116)은 대기에 노출되지 않고 연속적으로 형성되는 것이 바람직하다. 절연막(114)이 형성된 후, 절연막(116)은 대기에 노출되지 않고 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절함으로써 연속적으로 형성되어, 절연막(114)과 절연막(116) 사이의 계면에서 대기 성분에서 유래하는 불순물의 농도를 저감할 수 있고, 절연막(114) 및 절연막(116)에서의 산소를 산화물 반도체막(108)으로 이동할 수 있다; 따라서, 산화물 반도체막(108)에서의 산소 빈자리의 양을 저감할 수 있다.
예를 들어, 절연막(114)으로서, 산화질화 실리콘막을 PECVD법에 의하여 형성할 수 있다. 이 경우, 실리콘을 포함하는 퇴적 가스 및 산화성 가스가 원료 가스로서 사용되는 것이 바람직하다. 실리콘을 포함하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 불화 실레인이 포함된다. 산화성 가스의 예에는 일산화이질소 및 이산화질소가 포함된다. 질소를 포함하고 결함수가 적은 절연막은, 퇴적 가스에 대한 산화성 가스의 비율이 20배보다 높고 100배 미만, 바람직하게는 40배 이상 80배 이하이고, 처리 체임버에서의 압력이 100Pa 미만, 바람직하게는 50Pa 이하의 조건하에서 PECVD법에 의하여 절연막(114)으로서 형성될 수 있다.
본 실시형태에서, 절연막(114)으로서, 220℃의 온도로 기판(102)을 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력이 20Pa이고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건하에서 PECVD법에 의하여 산화질화 실리콘막을 형성한다.
절연막(116)으로서, 진공 배기된 PECVD 장치의 처리 체임버 내에 놓인 기판을 180℃ 이상 280℃ 이하, 바람직하게는, 200℃ 이상 240℃ 이하로 유지하고, 처리 체임버에 원료 가스를 도입하여 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건하에서 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
절연막(116)의 퇴적 조건으로서, 상술한 파워 밀도를 갖는 고주파 전력을 상술한 압력을 갖는 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 증가시키고, 산소 라디칼을 증가시키고, 원료 가스의 산화를 촉진시킴으로써 절연막(116)에서의 산소 함유량이 화학량론적조성보다 높게 된다. 한편, 상술한 온도 범위 내의 기판 온도로 형성된 막에서, 실리콘과 산소의 결합이 약하기 때문에 상기 막에서의 산소의 일부가 나중의 스텝에서 가열 처리에 의하여 방출된다. 따라서, 화학량론적조성을 초과하여 산소를 포함하고 산소의 일부를 가열에 의하여 방출하는 산화물 절연막을 형성할 수 있다.
또한 절연막(116)을 형성하는 스텝에서 절연막(114)은 산화물 반도체막(108)을 위한 보호막으로서 기능한다. 그러므로 절연막(116)을 산화물 반도체막(108)에 대한 대미지를 저감하면서 파워 밀도가 높은 고주파 전력을 사용하여 형성할 수 있다.
또한 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 포함하는 퇴적 가스의 유량이 증가되면, 절연막(116)에서의 결함수를 저감할 수 있다. 대표적으로, 결함수가 적은, 즉 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화 절연층을 형성할 수 있다. 결과적으로, 트랜지스터의 신뢰성을 향상시킬 수 있다.
가열 처리를 절연막(114) 및 절연막(116)을 형성한 후에 수행하여도 좋다. 상기 가열 처리는 절연막(114) 및 절연막(116)에 포함되는 질소 산화물을 저감할 수 있다. 또는 절연막(114) 및 절연막(116)에 포함되는 산소의 일부는 산화물 반도체막(108)으로 이동할 수 있어, 산화물 반도체막(108)에 포함되는 산소 빈자리의 양를 저감할 수 있다.
절연막(114) 및 절연막(116)에 수행되는 가열 처리의 온도는 대표적으로는 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하다. 가열 처리를 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기로 수행할 수 있다. 또한 전기로, RTA 장치 등을 상기 가열 처리에 사용할 수 있어 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등을 포함하지 않는 것이 바람직하다.
본 실시형태에서, 가열 처리는 질소 및 산소의 분위기에서 1시간 350℃로 수행된다.
절연막(118)이 PECVD법에 의하여 형성되는 경우, 기판 온도는 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하로 설정되어, 치밀한 막을 형성할 수 있다.
예를 들어, 절연막(118)으로서 질화 실리콘막이 PECVD법에 의하여 형성되는 경우, 실리콘을 포함하는 퇴적 가스, 질소, 및 암모니아가 원료 가스로서 사용되는 것이 바람직하다. 질소량에 비하여 적은 양의 암모니아가 사용됨으로써 암모니아는 플라스마에서 분리되고 활성종이 생성된다. 상기 활성종은 실리콘을 포함하는 퇴적 가스에 포함되는 실리콘과 수소의 결합 및 질소 분자들 사이의 3중 결합을 쪼갠다. 결과적으로, 실리콘과 질소 사이의 결합이 촉진되고 실리콘과 수소 사이의 결합이 적은, 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적 가스의 분해 및 질소의 분해가 촉진되지 않아 실리콘과 수소 사이의 결합이 남고 결함이 증가된 희박한 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 설정한다.
본 실시형태에서, PECVD 장치를 사용함으로써, 두께 50nm의 질화 실리콘막을, 원료 가스로서 실레인, 질소, 및 암모니아를 사용하여 절연막(118)으로서 형성한다. 실레인의 유량비는 50sccm이고, 질소의 유량비는 5000sccm이고, 암모니아의 유량비는 100sccm이다. 처리 체임버의 압력은 100Pa이고, 기판 온도는 350℃이고, 1000W의 고주파 전력이 27.12 MHz의 고주파 전원에 의하여 평행 평판 전극에 공급된다. 또한 PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력이 변환된 유닛 면적당 전력(전력 밀도)은 1.7×10-1W/cm2다.
가열 처리를 절연막(118)을 형성한 후에 수행하여도 좋다. 상기 가열 처리는 대표적으로 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하의 온도로 수행된다. 상기 가열 처리가 수행되면, 절연막(114) 및 절연막(116)에서의 수소 및 물의 양이 저감되어 상술한 산화물 반도체막(108)에서의 결함의 생성을 억제한다.
상술한 공정을 거쳐, 도 1의 (A)~(C)에 도시된 반도체 장치를 제조할 수 있다.
또한 도 3의 (A) 및 (B)에서의 트랜지스터(100A)를 제조하기 위한 공정에서, 절연막(131)을 제거하지 않고 절연막(114)을 형성할 수 있다.
<반도체 장치를 제조하기 위한 방법 2>
다음에, <반도체 장치를 제조하기 위한 방법 1>에서 설명한 방법과 상이한 트랜지스터(100)를 제조하기 위한 방법을 도 15의 (A)~(D)를 참조하여 이하에서 설명한다.
먼저, 도 13의 (B)에서의 스텝까지의 스텝을 수행하고 나서, 절연막(114) 및 절연막(116)을 산화물 반도체막(108) 및 절연막(113a) 및 절연막(113b) 위에 형성한다. 이 후, 산소의 투과를 억제하는 막(130)을 절연막(116) 위에 형성한다(도 15의 (A) 참조).
다음에, 막(130)을 통하여 산소(142)를 절연막(114) 및 절연막(116) 및 산화물 반도체막(108)으로 첨가한다(도 15의 (B) 참조).
또한 산소(142)의 첨가에 의하여, 막(130)은 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 또는 몰리브데넘)의 산화물 또는 질화물로 형성된 절연막(131)이 된다(도 15의 (C) 참조).
이 후, 절연막(131)을 제거하고, 절연막(118)을 절연막(116) 위에 형성한다 (도 15의 (D) 참조).
상술한 공정을 거쳐, 도 1의 (A)~(C)에 도시된 반도체 장치를 제조할 수 있다.
또한 도 3의 (C) 및 (D)에서의 트랜지스터(100B)를 제조하기 위한 공정에서, 절연막(131)을 제거하지 않고 절연막(118)을 형성할 수 있다.
<반도체 장치를 제조하기 위한 방법 3>
다음에, 본 발명의 일 형태의 반도체 장치인, 도 4의 (A)~(C)에서의 트랜지스터(150)를 제조하기 위한 방법을 도 16의 (A)~(D), 도 17의 (A)~(C), 및 도 18의 (A)~(C)를 참조하여 이하에서 자세히 설명한다.
먼저, 도 12의 (B)에서의 스텝까지의 스텝을 수행하고 나서, 절연막(114) 및 절연막(116)을 산화물 반도체막(108) 위에 형성한다(도 16의 (A) 참조).
다음에, 마스크를 리소그래피 공정을 거쳐 절연막(116) 위에 형성하고, 개구(141a) 및 개구(141b)를 절연막(114) 및 절연막(116)의 원하는 영역에 형성한다. 개구(141a) 및 개구(141b)는 산화물 반도체막(108)에 도달한다(도 16의 (B) 참조).
이 후, 개구(141a) 및 개구(141b)를 덮도록 산화물 반도체막(108) 및 절연막(116) 위에 도전막(112)을 형성한다. 이 후, 절연막(113)을 도전막(112) 위에 형성한다(도 16의 (C) 참조).
다음에 마스크(140a) 및 마스크(140b)를 절연막(113) 위에 형성한다(도 16의 (D) 참조).
다음에, 도전막(112) 및 절연막(113)을 상술한 마스크(140a) 및 마스크(140b)로부터 에칭 가스(141)를 사용하여 에칭한다(도 17의 (A) 참조).
다음에, 마스크(140a) 및 마스크(140b)를 제거하여 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 형성한다(도 17의 (B) 참조).
다음에, 절연막(113a), 절연막(113b), 및 절연막(116) 위에, 산소의 방출을 억제하는 막(130)을 형성한다(도 17의 (C) 참조).
다음에, 막(130)을 통하여 산소(142)를 절연막(114) 및 절연막(116) 및 산화물 반도체막(108)에 첨가한다(도 18의 (A) 참조).
또한 산소(142)의 첨가에 의하여, 막(130)은 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 또는 몰리브데넘)의 산화물 또는 질화물로 형성된 절연막(131)이 된다(도 18의 (B) 참조).
다음에, 절연막(131)이 제거된 후, 절연막(118)을 절연막(113a), 절연막(113b), 및 절연막(116) 위에 형성한다(도 18의 (C) 참조).
상술한 공정을 거쳐, 도 4의 (A)~(C)에 도시된 반도체 장치를 제조할 수 있다.
또한 도 5의 (A) 및 (B)에서의 트랜지스터(150A)를 제조하기 위한 공정에서, 절연막(131)을 제거하지 않고 절연막(118)을 형성할 수 있다.
<반도체 장치를 제조하기 위한 방법 4>
다음에, 본 발명의 일 형태의 반도체 장치인 트랜지스터(170)를 제조하기 위한 방법을 도 19의 (A)~(D) 및 도 20의 (A)~(D)를 참조하여 이하에서 자세히 설명한다.
도 19의 (A) 및 (C) 및 도 20의 (A) 및 (C)는 각각 트랜지스터(170)의 채널 길이 방향에서의 단면도이고, 도 19의 (B) 및 (D) 및 도 20의 (B) 및 (D)는 각각 트랜지스터(170)의 채널 폭 방향에서의 단면도다.
먼저, 도 14의 (C)에서의 스텝까지의 스텝을 수행한다(도 19의 (A) 및 (B) 참조).
다음에, 마스크를 리소그래피 공정을 거쳐 절연막(118) 위에 형성하고, 개구(142c)를 절연막(114), 절연막(116), 및 절연막(118)의 원하는 영역에 형성한다. 또한, 마스크를 리소그래피 공정을 거쳐 절연막(118) 위에 형성하고, 개구(142a) 및 개구(142b)를 절연막(106), 절연막(107), 절연막(114), 절연막(116), 및 절연막(118)의 원하는 영역에 형성한다. 또한 개구(142c)는 도전막(112b)에 도달된다. 개구(142a) 및 개구(142b)는 도전막(104)에 도달된다(도 19의 (C) 및 (D) 참조).
또한 개구(142a) 및 개구(142b) 및 개구(142c)를 동시에 형성하여도 좋고 또는 상이한 스텝으로 형성하여도 좋다. 개구(142a) 및 개구(142b) 및 개구(142c)가 동시에 형성되는 경우, 예컨대, 그레이 톤 마스크 또는 하프톤 마스크를 사용하여도 좋다.
다음에, 도전막(120)을 절연막(118) 위에 형성하여 개구(142a), 개구(142b), 및 개구(142c)를 덮는다(도 20의 (A) 및 (B) 참조).
도전막(120)에, 예컨대, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를 사용할 수 있다. 특히, 도전막(120)에, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(ITO), 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐주석 산화물(ITSO) 등의 투광성 도전 재료를 사용할 수 있다. 도전막(120)은 예컨대 스퍼터링법에 의하여 형성될 수 있다. 본 실시형태에서, 두께 110nm의 ITSO막을 스퍼터링법에 의하여 형성한다.
다음에, 리소그래피 공정을 거쳐 도전막(120) 위에 마스크를 형성하고, 도전막(120)을 원하는 영역으로 가공하여 도전막(120a) 및 도전막(120b)을 형성한다(도 20의 (C) 및 (D) 참조).
상술한 공정을 거쳐, 도 8의 (A)~(C)에 도시된 트랜지스터(170)를 제조할 수 있다.
<반도체 장치를 제조하기 위한 방법 5>
다음에, 본 발명의 일 형태의 반도체 장치인 도 10의 (C) 및 (D)에서의 트랜지스터(100D)를 제조하기 위한 방법을 도 38의 (A)~(D) 및 도 39의 (A)~(D)를 참조하여 이하에서 설명한다.
먼저, 도 12의 (A)에서의 스텝까지의 스텝을 수행한다.
다음에 산화물 반도체막(108a) 및 산화물 반도체막(108b)을 절연막(107) 위에 형성한다(도 38의 (A) 참조).
본 실시형태에서, 산화물 반도체막을 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2의 원자 비율을 가짐)을 사용하는 스퍼터링법에 의하여 퇴적한다. 이 후, 또 다른 산화물 반도체막을 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:4:5의 원자 비율을 가짐)을 사용하여 진공에서 연속적으로 퇴적함으로써, 산화물 적층막을 형성한다. 다음에, 리소그래피 공정을 거쳐 상기 산화물 적층막 위에 마스크를 형성하고, 상기 산화물 적층막을 원하는 영역으로 가공하여 섬 형상의 산화물 반도체막(108a) 및 산화물 반도체막(108b)을 형성한다.
산화물 반도체막(108a) 및 산화물 반도체막(108b)을 형성한 후, 가열 처리를 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하의 온도로 수행하여도 좋다. 여기서 수행된 가열 처리는 산화물 반도체막(108a) 및 산화물 반도체막(108b)의 순도를 증가시키기 위한 처리 중 한 종으로서 기능하고 산화물 반도체막(108a) 및 산화물 반도체막(108b)에 포함되는 수소, 물 등을 저감할 수 있다. 또한 수소, 물 등을 저감하는 목적을 위한 가열 처리는, 산화물 반도체막(108a) 및 산화물 반도체막(108b)이 섬 형상으로 가공되기 전에 수행되어도 좋다.
다음에, 도전막(112)을 절연막(107) 및 산화물 반도체막(108b) 위에 형성한다. 그 후, 절연막(113)을 도전막(112) 위에 형성한다(도 38의 (B) 참조).
이어서, 마스크(140a) 및 마스크(140b)를 절연막(113) 위에 형성한다(도 38의 (C) 참조).
다음에, 상술한 마스크(140a) 및 마스크(140b)로부터 에칭 가스(141)를 사용하여 도전막(112) 및 절연막(113)을 에칭한다(도 38의 (D) 참조).
또한 도전막(112) 및 절연막(113)이 에칭될 때, 산화물 반도체막(108b)도 산화물 반도체막(108a)을 위한 보호 절연막으로서 기능한다.
다음에, 마스크(140a) 및 마스크(140b)를 제거함으로써 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b), 도전막(112a) 위의 절연막(113a), 및 도전막(112b) 위의 절연막(113b)을 형성한다(도 39의 (A) 참조).
도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)이 형성된 후, 산화물 반도체막(108b)의 표면을 세정하여도 좋다. 예를 들어, 인산 등의 화학 용액을 사용하여 세정을 수행하여도 좋다. 인산 등의 화학 용액을 사용하는 세정은 산화물 반도체막(108b)의 표면에 부착되는 불순물(예컨대 도전막(112a) 및 도전막(112b)에 포함되는 원소 등)을 제거할 수 있다.
또한 오목부를, 도전막(112a) 및 도전막(112b) 및 절연막(113a) 및 절연막(113b)을 형성하는 스텝 및/또는 상기 세정 스텝에서 산화물 반도체막(108b)의 일부에 형성될 수 있다.
상술한 공정을 거쳐, 트랜지스터(100D)를 형성한다.
이 후, 트랜지스터(100D) 위에, 구체적으로 트랜지스터(100D)의 산화물 반도체막(108b) 및 절연막(113a) 및 절연막(113b) 위에, 트랜지스터(100D)를 위한 보호 절연막으로서 기능하는 절연막(114) 및 절연막(116)을 형성한다(도 39의 (B) 참조).
또한, 절연막(114) 및 절연막(116)을 형성한 후에 가열 처리를 수행하여도 좋다. 상기 가열 처리는 절연막(114) 및 절연막(116)에 포함되는 질소 산화물을 저감할 수 있다. 또는 절연막(114) 및 절연막(116)에 포함되는 산소의 일부는 산화물 반도체막(108)으로 이동할 수 있어, 산화물 반도체막(108)에서의 산소 빈자리의 양을 저감할 수 있다. 본 실시형태에서, 가열 처리는 질소 및 산소의 분위기에서 350℃로 1시간 수행된다.
다음에, 산소(142)를 절연막(114) 및 절연막(116) 및 산화물 반도체막(108b)을 통하여 산화물 반도체막(108a)에 첨가한다(도 39의 (C) 참조).
산화물 반도체막(108b)은 상술한 산소의 방출을 억제하는 막(130)과 같은 기능을 갖는다. 또한, 산화물 반도체막(108b)이 형성되면, 산소를 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이의 계면의 근방에 도입할 수 있다.
다음에, 트랜지스터(100D)를 위한 보호 절연막으로서 기능하는 절연막(118)을 절연막(116) 위에 형성한다(도 39의 (D) 참조).
상술한 공정을 거쳐, 도 10의 (C) 및 (D)에 도시된 반도체 장치를 제조할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명한 다른 구조 및 방법 중 어느 것과 적절히 조합됨으로써 실시될 수 있다.
(실시형태 2)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체의 구조를 이하에서 자세히 설명한다.
먼저, 산화물 반도체에 포함될 수 있는 구조를 이하에서 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점으로는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 또한, 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이고 고정되어 있지 않고, 등방성이고 불균일 구조를 갖지 않다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 갖지만 장거리 질서를 갖지 않는다.
이것은 본질적으로 안정된 산화물 반도체는 완전한 비정질 산화물 반도체라고 할 수 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예컨대 미소한 영역에서의 주기 구조를 갖는 산화물 반도체막)를 완전한 비정질 산화물 반도체라고 할 수 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 갖지만, 동시에 보이드를 갖고 불안정한 구조를 갖는다. 이 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
<CAAC-OS>
먼저, CAAC-OS를 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나다.
TEM(transmission electron microscope)을 사용하여 얻어지는, CAAC-OS의 명시야상 및 회절 패턴의 결합된 분석 이미지(고해상 TEM 이미지라고도 함)에서, 복수의 펠릿이 관찰될 수 있다. 하지만 고해상 TEM 이미지에서, 펠릿들 사이의 경계, 즉 그레인 바운더리는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서, 그레인 바운더리로 인한 전자 이동도에서의 감소는 일어나기 어렵다.
TEM에 의하여 관찰된 CAAC-OS를 이하에서 설명한다. 도 21의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰되는 CAAC-OS의 단면의 고해상 TEM 이미지를 나타낸 것이다. 고해상 TEM 이미지는 구면 수차 보정(Spherical Aberration Corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고해상 TEM 이미지는 특히 Cs보정 고해상 TEM 이미지라고 한다. Cs보정 고해상 TEM 이미지는 예컨대 JEOL Ltd.제의 원자 분해능 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 21의 (B)는 도 21의 (A)에서의 영역 (1)의 확대된 Cs보정 고해상 TEM 이미지다. 도 21의 (B)는 펠릿에서, 금속 원자가 층상으로 배열된 것을 나타낸 것이다. 금속 원자의 각 층은, 위에 CAAC-OS막이 형성되는 면(이하, 이 면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 구성을 갖고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 21의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 상기 특징적인 원자 배열은 도 21의 (C)에서의 보조선에 의하여 나타내어진다. 도 21의 (B) 및 (C)는 펠릿의 사이즈가 1nm~3nm 정도이고, 펠릿들의 기울기로 인한 공간의 사이즈가 0.8nm 정도인 것을 입증한다. 그러므로 펠릿은 나노결정(nc)이라고도 할 수 있다. 또한 CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수 있다.
여기서, Cs보정 고해상 TEM 이미지에 따라, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열은 벽돌 또는 블록이 적층된 구조에 의하여 도시되었다(도 21의 (D) 참조). 도 21의 (C)에 관찰된 바와 같이, 펠릿들이 기운 부분은 도 21의 (D)에 나타낸 영역(5161)에 상당한다.
도 22의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs보정 고해상 TEM 이미지를 나타낸 것이다. 도 22의 (B), (C), 및 (D)는 각각 도 22의 (A)에서의 영역(1), 영역(2), 및 영역(3)의 확대된 Cs보정 고해상 TEM 이미지다. 도 22의 (B), (C), 및 (D)는, 금속 원자들이 펠릿에서 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 가리킨 것이다. 하지만, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석된 CAAC-OS를 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 23의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 부근에서 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 31° 부근의 2θ의 피크에 더하여 2θ가 36° 부근일 때에 또 하나의 피크가 나타날 수 있다. 36° 부근의 2θ의 피크는 CAAC-OS의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나고 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 대하여 X선이 입사되는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 부근에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 수행하면, 도 23의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하여 φ 스캔을 수행하면, 도 23의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 나타낸다.
다음에, 전자 회절에 의하여 분석된 CAAC-OS를 설명한다. 예를 들어, 프로브 직경이 300nm인 전자빔이 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사되면, 도 51의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 가리킨다. 한편, 도 51의 (B)는, 프로브 직경이 300nm인 전자빔을 샘플 표면에 수직인 방향으로 같은 샘플에 대하여 입사함으로써 얻어지는 회절 패턴을 나타낸 것이다. 도 51의 (B)에 나타낸 바와 같이 고리형의 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는 것도 가리킨다. 도 51의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면, (100)면 등에서 유래하는 것으로 생각된다. 또한, 도 51의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 높은 결정성을 갖는 산화물 반도체다. 불순물의 진입, 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이것은 CAAC-OS는 불순물의 양 및 결함(예컨대 산소 빈자리)의 양이 적은 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(구체적으로, 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 어지러워지고 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광, 열 등에 의하여 변화될 수 있다. 산화물 반도체에 포함되는 불순물은, 예컨대 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체에서의 산소 빈자리는, 캐리어 트랩으로서 기능하거나 또는 수소가 포획되면 또는 캐리어 발생원으로서 기능한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만, 및 1×10-9/cm3 이상) 산화물 반도체막이다. 이런 산화물 반도체는 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 따라서 CAAC-OS는 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS를 설명한다.
nc-OS는 고해상 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 사이즈는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하다. 또한, 10nm보다 크고 100nm 이하의 사이즈의 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS의 고해상 TEM 이미지에서, 예컨대 그레인 바운더리가 명확히 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서 미소한 영역(예컨대 1nm 이상 10nm 이하의 사이즈를 갖는 영역, 특히 1nm 이상 3nm 이하의 사이즈를 갖는 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라, nc-OS를 a-like OS 및 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 사이즈보다 큰 직경을 갖는 X선을 사용하여 out-of-plane법에 의하여 nc-OS가 분석되면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 사이즈보다 큰 프로브 직경(예컨대, 50nm 이상)을 갖는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 사이즈와 가깝거나 펠릿의 사이즈보다 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 휘도가 높은 원(고리)형 패턴을 갖는 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<a-like OS >
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 중간의 구조를 갖는다.
a-like OS의 고해상 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고해상 TEM 이미지에서, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화를 이하에서 설명한다.
전자 조사를 수행할 샘플로서 a-like OS(샘플 A), nc-OS(샘플 B), 및 CAAC-OS(샘플 C)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고해상 단면 TEM 이미지를 얻는다. 고해상 단면 TEM 이미지는, 모든 샘플이 결정부를 갖는 것을 나타낸다.
또한, 어느 부분이 결정부로 생각되는지를 이하에서 설명한다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자 간격(d값이라고도 함)과 동등하다. 이 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe)들 사이의 격자 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
도 52는 각 샘플의 결정부(22지점~45지점)의 평균 사이즈의 변화를 나타낸 것이다. 또한, 결정부 사이즈는 격자 줄무늬의 길이에 상당한다. 도 52는, a-like OS에서의 결정부 사이즈가 누적 전자 선량의 증가에 따라 증대되는 것을 가리킨 것이다. 구체적으로는 도 52에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서의 1.2nm 정도의 결정부(이 결정부를 초기 핵이라고도 함)는, 누적 전자 선량이 4.2×108e-/nm2에서 2.6nm 정도의 사이즈로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부 사이즈는 전자 조사의 시작으로부터 누적 전자 선량이 4.2×108e-/nm2까지의 변화가 거의 없는 것을 나타낸다. 구체적으로는, 도 52에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 선량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 사이즈는 각각 1.4nm 정도 및 2.1nm 정도다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서, 결정부의 성장은 전자 조사에 의하여 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적되기 어렵다.
예를 들어, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 갖는 산화물 반도체가 단결정 구조에 존재할 수 없을 가능성이 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예컨대, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
<퇴적 모델>
CAAC-OS막 및 nc-OS막의 퇴적 모델의 예를 이하에서 설명한다.
도 40의 (A)는 스퍼터링법에 의하여 CAAC-OS막을 형성하는 상태를 도시한 퇴적 체임버의 개략도다.
타깃(1130)은 백킹 플레이트(backing plate)에 부착된다. 타깃(1130)과 백킹 플레이트 아래에 복수의 마그넷이 제공된다. 상기 복수의 마그넷은 타깃(1130) 위에서 자기장을 생성한다. 마그넷의 자기장을 이용하여 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
타깃(1130)은 적어도 하나의 결정립에 벽개(劈開)면이 존재하는 다결정 구조를 갖는다. 또한 벽개면의 상세는 나중에 설명한다.
기판(1120)은 타깃(1130)에 면하도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하다. 퇴적 체임버는 대부분이 퇴적 가스(예컨대 산소 가스, 아르곤 가스, 또는 산소를 50vol% 이상으로 함유하는 혼합 가스)로 채워져 있고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(1130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작하고, 플라스마가 관찰된다. 또한, 타깃(1130) 위의 자기장은 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서, 퇴적 가스가 이온화되어, 이온(1101)이 발생된다. 이온(1101)의 예에는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)이 포함된다.
이온(1101)은, 전계에 의하여 타깃(1130) 측으로 가속되어, 결국 타깃(1130)에 충돌한다. 이때, 벽개면으로부터 평판상 또는 펠릿상의 스퍼터링 입자인 펠릿(1100a) 및 펠릿(1100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(1100a) 및 펠릿(1100b)의 구조는 이온(1101)의 충돌의 충격에 의하여 비뚤어질 수 있다.
펠릿(1100a)은 삼각형의 평면, 예컨대 정삼각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터링 입자다. 펠릿(1100b)은 육각형의 평면, 예컨대 정육각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터링 입자다. 또한, 펠릿(1100a) 및 펠릿(1100b) 등의 평판상 또는 펠릿상의 스퍼터링 입자를 통틀어 펠릿(1100)이라고 부른다. 펠릿(1100)의 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평면이 2개 이상 6개 이하의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(정삼각형)이 조합되어 사각형(마름모)이 형성되는 경우가 있다.
펠릿(1100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(1100)의 두께는 균일한 것이 바람직하고, 이 이유는 나중에 설명된다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상에 비하여 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다.
펠릿(1100)은, 플라스마를 통과할 때에 전하를 받아, 펠릿(1100)의 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(1100)은, 그 측면에 산소 원자를 포함하고, 이 산소 원자는 음으로 대전될 수 있다. 예를 들어, 펠릿(1100a)이 이 측면에 음으로 대전된 산소 원자를 포함하는 경우를 도 42에 도시하였다. 이 관점과 같이, 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿은 평판 형상을 유지할 수 있다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한, 인듐 원자, 갈륨 원자, 및 아연 원자에 결합된 산소 원자가 음으로 대전될 또 다른 가능성이 있다.
도 40의 (A)에 나타낸 바와 같이, 펠릿(1100)은 플라스마에서 연과 같이 날아, 기판(1120)까지 훨훨 날아오른다. 펠릿(1100)은 대전되어 있기 때문에, 펠릿(1100)이 다른 펠릿(1100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(1120) 위에서 기판(1120)의 상면에 평행한 방향에 자기장이 발생된다. 기판(1120)과 타깃(1130) 사이에 전위차가 주어지고, 이에 따라 기판(1120)으로부터 타깃(1130)을 향하여 전류가 흐른다. 따라서, 펠릿(1100)은 기판(1120) 상면에서 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))이 주어진다(도 43 참조). 이것은, 플레밍의 왼손 법칙에 의하여 설명할 수 있다. 펠릿(1100)에 주어진 힘을 증가시키기 위해서는, 기판(1120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 이 상면에, 기판의 상면에 평행한 방향의 자기장이 기판(1120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
또한, 기판(1120)이 가열되고, 펠릿(1100)과 기판(1120) 사이에서의 마찰 등의 저항이 낮다. 결과적으로, 도 44의 (A)에 도시된 바와 같이, 펠릿(1100)은 기판(1120)의 표면 위를 활공한다. 펠릿(1100)의 활공은 평면이 기판(1120)에 면하는 상태에서 일어난다. 그리고 도 44의 (B)에 도시된 바와 같이, 펠릿(1100)이, 이미 퇴적되어 있는 또 다른 펠릿(1100)의 측면에 도달하면, 펠릿(1100)의 측면들이 결합한다. 이때, 펠릿(1100)의 측면 상의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS의 산소 빈자리가 채워질 수 있기 때문에, CAAC-OS는 낮은 결함 상태의 밀도를 갖는다.
또한, 기판(1120) 상에서 펠릿(1100)이 가열됨으로써 원자가 재배열되어, 이온(1101)의 충돌에 의하여 발생된 구조 변형이 감소될 수 있다. 구조 변형이 감소된 펠릿(1100)은, 실질적으로 단결정이다. 결합한 후에 펠릿(1100)들이 가열되더라도, 펠릿(1100)이 실질적으로 단결정이 됨으로써 일어나는, 펠릿(1100) 자체의 팽창 및 축소는 거의 일어나지 않는다. 따라서 펠릿(1100)들 사이의 틈의 팽창으로 인한 그레인 바운더리 등의 결함의 형성을 방지할 수 있어 벽개의 생성을 방지할 수 있다. 또한, 틈에는 탄성 금속 원자 등이 채워져 탄성 금속 원자는 고속도로와 같이, 서로 배열되지 않는 펠릿(1100)들의 측면을 접합하는 기능을 갖는다.
이러한 모델에 나타낸 바와 같이 펠릿(1100)이 기판(1120) 위에 퇴적되는 것으로 생각된다. 따라서, 막이 형성되는 면(막 형성면)이 결정 구조를 갖지 않더라도 CAAC-OS막을 퇴적할 수 있어, 에피택셜 성장에 의한 성막과는 상이하다. 예를 들어, 기판(1120)의 표면(막 형성면)이 비정질 구조를 갖더라도, CAAC-OS막을 형성할 수 있다.
또한 CAAC-OS의 형성에서, 평탄한 면 외에 형성면이 요철을 갖더라도, 펠릿(1100)은 막 형성면인 기판(1120)의 표면 형상에 따라 배열되는 것을 알았다. 예를 들어, 기판(1120) 표면이 원자 레벨로 평탄한 경우, 펠릿(1100)은 a-b면에 평행한 평면이 아래를 향하도록 배열되어, 균일한 두께를 가지고, 평탄하고, 결정성이 높은 층이 형성된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다(도 40의 (B) 참조).
기판(1120) 상면이 요철을 갖는 경우, 펠릿(1100)이 요철을 따라 배열된 n개의 각층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(1120)이 요철을 갖기 때문에, CAAC-OS에서 펠릿(1100)들 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 분자간 힘에 의하여, 펠릿(1100)들은 요철 표면에도 펠릿들 사이의 틈이 가능한 한 작게 되도록 배열된다. 그러므로, 형성면이 요철을 갖더라도 결정성이 높은 CAAC-OS를 형성할 수 있다(도 40의 (C) 참조).
결과적으로, CAAC-OS의 형성에 레이저 결정화가 필요 없고, 큰 사이즈의 유리 기판 위에도 균일한 막을 형성할 수 있다.
이러한 모델에 따라 CAAC-OS막이 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 갖는 경우, 기판(1120)에 면하는 평면이 균일하지 않기 때문에 두께 및 결정의 배향이 균일하지 못하는 경우가 있다.
상술한 퇴적 모델에 따라, 비정질 구조를 갖는 막 형성 표면에도 높은 결정성을 갖는 CAAC-OS를 형성할 수 있다.
또한, CAAC-OS의 형성은 펠릿(1100) 외에 산화 아연 입자를 포함하는 퇴적 모델에 의하여 설명할 수 있다.
산화 아연 입자의 질량이 펠릿(1100)보다 작기 때문에, 산화 아연 입자는 펠릿(1100) 이전에 기판(1120)에 도달한다. 기판(1120)의 표면에, 산화 아연 입자의 결정 성장이 수평 방향으로 우선적으로 일어나서, 얇은 산화 아연층을 형성한다. 상기 산화 아연층은 c축 배향을 갖는다. 또한 상기 산화 아연층에서의 결정의 c축은 기판(1120)의 법선 벡터에 평행 방향으로 배향한다. 상기 산화 아연층은 CAAC-OS를 성장시키는 시드층으로서 기능하여 CAAC-OS의 결정성을 증가시키는 기능을 갖는다. 상기 산화 아연층의 두께는 0.1nm 이상 5nm 이하, 대부분 1nm 이상 3nm 이하다. 상기 산화 아연층은 충분히 얇기 때문에, 그레인 바운더리가 거의 관찰되지 않는다.
따라서, 결정성이 높은 CAAC-OS를 퇴적시키기 위하여, 화학량론적조성보다 높은 비율로 아연을 포함하는 타깃을 사용하는 것이 바람직하다.
nc-OS는 도 41에 도시된 퇴적 모델에 의하여 이해될 수 있다. 또한 도 41과 도 40의 (A) 사이의 차이는 기판(1120)이 가열되는지 여부에만 있다.
따라서 기판(1120)이 가열되지 않고, 펠릿(1100)과 기판(1120) 사이에서의 마찰 등의 저항이 높다. 결과적으로 펠릿(1100)은 기판(1120)의 표면에서 활공할 수 없고 무질서하게 적층되어, nc-OS를 형성한다.
<벽개면>
CAAC-OS의 퇴적 모델에서 언급되어 있는 벽개면을 이하에서 설명한다.
먼저, 타깃의 벽개면을 도 45의 (A) 및 (B)를 참조하여 설명한다. 도 45의 (A) 및 (B)는 InGaZnO4의 결정 구조를 나타낸 것이다. 또한 도 45의 (A)는, c축이 위쪽 방향에 있을 때 b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다. 또한 도 45의 (B)는, c축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다.
InGaZnO4 결정의 각 결정면에서의 벽개에 필요한 에너지를 제 1 원리 계산에 의하여 계산하였다. 또한, 계산에는 유사 퍼텐셜(pseudopotential) 및 평면파 기저를 사용한 밀도 범함수 이론 프로그램(CASTEP)을 사용하였다. 또한, 유사 퍼텐셜로서는 울트라소프트형 유사 퍼텐셜을 사용한다. 또한 범함수로서 GGA/PBE를 사용한다. 컷오프 에너지는 400eV다.
초기 상태에서의 구조의 에너지는 셀 사이즈를 포함하는 구조 최적화를 수행한 후에 얻어진다. 또한, 각 면에서의 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서 원자 배열의 구조 최적화를 수행한 후에 얻어진다.
도 45의 (A) 및 (B)에서의 InGaZnO4 결정의 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 및 제 4 면 중 어느 하나에서 벽개된 구조를 형성하고, 셀 사이즈를 고정한 구조 최적화 계산을 수행하였다. 여기서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이며 (001)면(또는 a-b면)에 평행하다(도 45의 (A) 참조). 제 2 면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며 (001)면(또는 a-b면)에 평행하다(도 45의 (A) 참조). 제 3 면은 (110)면에 평행한 결정면이다(도 45의 (B) 참조). 제 4 면은 (100)면(또는 b-c면)에 평행한 결정면이다(도 45의 (B) 참조).
상술한 조건하에서, 각 면에서의 벽개 후의 구조의 에너지를 계산한다. 다음에, 벽개 후의 구조의 에너지와 초기 상태에서의 구조의 에너지 사이의 차이를 벽개면의 면적으로 나눔으로써, 각 면에서의 벽개의 쉬움의 척도로서 기능하는 벽개 에너지를 계산한다. 또한, 구조의 에너지는, 구조에 포함되는 전자의 전자 운동 에너지와, 구조에 포함되는 원자들 간, 원자와 전자 간, 및 전자들 간의 상호 작용을 고려하여 얻어진 에너지를 가리킨다.
계산 결과로서, 제 1 면의 벽개 에너지는 2.60J/m2, 제 2 면의 벽개 에너지는 0.68J/m2, 제 3 면의 벽개 에너지는 2.18J/m2, 그리고 제 4 면의 벽개 에너지는 2.12J/m2이었다(표 1 참조).
| 벽개 에너지[J/m2] | |
| 제 1 면 | 2.60 |
| 제 2 면 | 0.68 |
| 제 3 면 | 2.18 |
| 제 4 면 | 2.12 |
상기 계산으로부터, 도 45의 (A) 및 (B)에서의 InGaZnO4 결정의 구조에서, 제 2 면의 벽개 에너지가 가장 낮다. 바꿔 말하면, Ga-Zn-O층과 Ga-Zn-O층 사이의 면이 가장 쉽게 벽개된다(벽개면). 그러므로, 본 명세서에서, 벽개면은 벽개가 가장 쉽게 수행되는 면인 제 2 면을 가리킨다.
벽개면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 제 2 면이기 때문에, 도 45의 (A)에서의 InGaZnO4 결정은 2개의 제 2 면과 등가인 면에서 분리될 수 있다. 그러므로, 이온 등을 타깃에 충돌시키는 경우, 벽개 에너지가 가장 낮은 면에서 벽개되는 웨이퍼스 형상 유닛(우리는 이것을 펠릿이라고 부름)이 최소 단위로서 발사된다고 생각한다. 이 경우, InGaZnO4의 펠릿은 3층, 즉 Ga-Zn-O층, In-O층 및 Ga-Zn-O층을 포함한다.
제 3 면((110)면에 평행한 결정면) 및 제 4 면((100)면(또는 b-c면)에 평행한 결정면)의 벽개 에너지는 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면 및 (001)면(또는 a-b면)에 평행한 면)보다 낮기 때문에, 펠릿의 평면의 대부분이 삼각형 또는 육각형을 갖는 것이 시사된다.
다음에, 고전 분자 동역학 계산을 거쳐, 타깃으로서 호몰로가스(homologous) 구조를 갖는 InGaZnO4 결정을 가정하고, 이 타깃을 아르곤(Ar) 또는 산소(O)를 사용하여 스퍼터링한 경우의 벽개면을 조사한다. 도 46의 (A)는, 계산에 사용된 InGaZnO4 결정(2688원자)의 단면 구조를 나타낸 것이고, 도 46의 (B)는 이의 상면 구조를 나타낸 것이다. 또한, 도 46의 (A)에서의 고정층은 원자의 위치가 이동하는 것을 방지한다. 도 46의 (A)에서의 온도 제어층은 온도가 항상 고정된 온도(300K)로 설정되는 층이다.
고전 분자 동역학 계산에는, Fujitsu Limited. 제조의 Materials Explorer 5.0을 사용한다. 또한, 초기 온도, 셀 사이즈, 시간 단계 크기, 스텝 수는 각각, 300K, 일정 사이즈, 0.01fs, 1000만(ten million)으로 설정한다. 계산에서는, 300eV의 에너지가 인가된 원자를, 상기 조건에서 InGaZnO4 결정의 a-b면에 수직인 방향으로부터 셀에 입사시켰다.
도 47의 (A)는, 도 46의 (A) 및 (B)에서의 InGaZnO4 결정을 포함하는 셀에 아르곤이 들어가고 나서 99.9피코초(picoseconds)가 지났을 때의 원자 배열을 나타낸 것이다. 도 47의 (B)는, 산소가 셀에 들어가고 나서 99.9피코초가 지났을 때의 원자 배열을 나타낸 것이다. 또한, 도 47의 (A) 및 (B)에서, 도 46의 (A)에서의 고정층의 일부를 생략하였다.
도 47의 (A)에 따르면, 아르곤이 셀에 들어갔을 때부터 99.9피코초가 지났을 때까지의 기간에, 도 45의 (A)에서의 제 2 면에 상당하는 벽개면으로부터 균열이 형성되었다. 따라서, InGaZnO4 결정에 아르곤이 충돌하고 최상면이 제 2 면(제 0 번)인 경우, 큰 균열이 제 2 면(제 2 번)에 형성되는 것을 알았다.
한편, 도 47의 (B)에 따르면, 산소가 셀에 들어갔을 때부터 99.9피코초가 지났을 때까지의 기간에, 도 45의 (A)에서의 제 2 면에 상당하는 벽개면으로부터 균열이 형성되는 것을 알았다. 다만, 산소가 셀과 충돌하는 경우에는, InGaZnO4 결정의 제 2 면(제 1 번)에서 큰 균열이 형성되는 것을 알았다.
따라서, 원자(이온)가, 호몰로가스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃과 이 타깃의 상면으로부터 충돌하고, 제 2 면을 따라 InGaZnO4 결정이 벽개되어, 평판 형상 스퍼터링 입자(펠릿)가 분리되는 것을 알았다. 산소가 셀과 충돌한 경우에 형성되는 펠릿은 아르곤이 셀과 충돌한 경우에 형성되는 펠릿보다 작은 것도 알았다.
상술한 계산은, 분리된 펠릿이 손상 영역을 포함하는 것을 시사한다. 펠릿에 포함되는 손상 영역은 손상으로 생긴 결함이 산소와 반응함으로써 수복(repair)될 수 있는 경우가 있다.
여기서, 충돌시키는 원자에 따른 펠릿의 사이즈의 차이를 조사한다.
도 48의 (A)는, 도 46의 (A) 및 (B)에서의 InGaZnO4 결정을 포함하는 셀에 아르곤이 들어가고 나서 0피코초부터 0.3피코초의 원자의 궤적을 나타낸 것이다. 따라서, 도 48의 (A)는 도 46의 (A) 및 (B)로부터 도 47의 (A)까지의 기간에 상당한다.
도 48의 (A)에 따르면, 아르곤이 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 갈륨은 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 아연이 제 6 층(Ga-Zn-O층)의 근방에 도달한다. 또한, 갈륨과 충돌한 아르곤은 외부로 튀어나간다(sputtered). 따라서, InGaZnO4 결정을 포함하는 타깃에 아르곤이 충돌하는 경우, 도 46의 (A)에서의 제 2 면(제 2 번)에 균열이 형성된다고 생각된다.
도 48의 (B)는, 도 46의 (A) 및 (B)에서의 InGaZnO4 결정을 포함하는 셀에 산소가 들어가고 나서 0피코초~0.3피코초의 원자의 궤적을 나타낸 것이다. 따라서, 도 48의 (B)는 도 46의 (A) 및 (B)~도 47의 (A)의 기간에 상당한다.
한편, 도 48의 (B)에 따르면, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 아연은 제 5 층(In-O층)에 도달하지 않는다. 또한, 갈륨과 충돌한 산소는 외부로 튀어나간다. 따라서, InGaZnO4 결정을 포함하는 타깃에 산소가 충돌하는 경우, 도 46의 (A)에서의 제 2 면(제 1 번)에 균열이 형성된다고 생각된다.
이 계산은, 원자(이온)가 충돌하는 InGaZnO4 결정은 벽개면으로부터 분리되는 것도 나타낸다.
또한, 균열의 깊이에서의 차이를 보존 법칙의 관점에서 조사한다. 에너지 보존 법칙 및 운동량 보존 법칙은 이하의 식 1 및 식 2로 나타낼 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소의 에너지(300eV)를 나타내고, m A 는 아르곤 또는 산소의 질량을 나타내고, v A 는 충돌 전의 아르곤 또는 산소의 속도를 나타내고, v' A 는 충돌 후의 아르곤 또는 산소의 속도를 나타내고, m Ga 는 갈륨의 질량을 나타내고, v Ga 는 충돌 전의 갈륨의 속도를 나타내고, v' Ga 는 충돌 후의 갈륨의 속도를 나타낸다.
[식 1]
[식 2]
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, v A , v' A , v Ga 및 v' Ga 사이의 관계는 이하의 식(3)으로 나타내어질 수 있다.
[식 3]
식(1), 식(2), 식(3)으로부터, v Ga를 0으로 가정하면, 아르곤 또는 산소의 충돌 후의 갈륨의 속도 v' Ga 는 이하의 식(4)으로 나타내어질 수 있다.
[식 4]
식(4)에서, m A 에 아르곤 또는 산소의 질량을 대입함으로써, 이들 원자가 충돌한 후의 속도를 비교한다. 충돌 전에 아르곤 및 산소가 같은 에너지를 갖는 경우, 아르곤이 갈륨과 충돌한 경우의 갈륨의 속도는 산소가 갈륨과 충돌한 경우의 1.24배인 것을 알았다. 따라서, 아르곤이 갈륨과 충돌한 경우의 갈륨의 에너지는, 산소가 갈륨과 충돌한 경우보다 속도의 제곱만큼 높다.
아르곤이 갈륨과 충돌한 경우의 충돌 후의 갈륨의 속도(에너지)는 산소가 갈륨과 충돌한 경우보다 높은 것을 알았다. 따라서, 산소가 갈륨과 충돌한 경우보다 아르곤이 갈륨과 충돌한 경우에 더 깊은 위치에 균열이 형성된다고 생각된다.
상술한 계산은, 호몰로가스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃을 사용하여 스퍼터링을 수행하였을 때, 분리가 벽개면으로부터 일어나서 펠릿을 형성하는 경우를 나타낸 것이다. 한편, 벽개면이 없는 타깃의 또 다른 구조를 갖는 영역에 스퍼터링이 수행되더라도 펠릿은 형성되지 않고, 펠릿보다 미세한 원자 레벨 사이즈를 갖는 스퍼터링 입자를 형성한다. 상기 스퍼터링 입자는 펠릿보다 작기 때문에, 상기 스퍼터링 입자는 스퍼터링 장치에 접속되는 진공 펌프를 통하여 제거된다고 생각된다. 그러므로, 호몰로가스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃을 사용하여 스퍼터링이 수행되는 경우에는 다양한 사이즈 및 형상을 갖는 입자가 기판까지 날아가고 퇴적되는 모델은 적용되기 어렵다. 튀어나온 펠릿이 퇴적되어 CAAC-OS를 형성하는 도 40의 (A)에 도시된 모델은 사리에 맞는 모델이다.
이와 같이 퇴적된 CAAC-OS는 단결정 OS와 실질적으로 등가인 밀도를 갖는다. 예를 들어, InGaZnO4의 호몰로가스 구조를 갖는 단결정 OS막의 밀도는 6.36g/cm3이고, 실질적으로 같은 원자 비율을 갖는 CAAC-OS막의 밀도는 6.3g/cm3 정도다.
도 49의 (A) 및 (B)는 스퍼터링에 의하여 퇴적된 CAAC-OS인 In-Ga-Zn 산화물(도 49의 (A) 참조) 및 이의 타깃(도 49의 (B) 참조)의 단면의 원자 배열을 나타낸 것이다. 원자 배향을 관찰하기 위하여, HAADF-STEM(High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)이 사용된다. HAADF-STEM에 의하여 관찰되는 경우, 원자 각각의 이미지의 강도는 이들 원자번호의 제곱에 비례한다. 그러므로, 원자번호가 서로 가까운, Zn(원자번호: 30) 및 Ga(원자번호: 31)은 서로 구별하기 어렵다. HAADF-STEM에는 히타치 주사 투과 전자 현미경 HD-2700이 사용된다.
도 49의 (A) 및 (B)를 비교하면, CAAC-OS 및 타깃 각각이 호몰로가스 구조를 갖고, CAAC-OS에서의 원자 배열은 타깃에서의 원자 배열과 상당하는 것을 알았다. 따라서, 도 40의 (A)에서의 퇴적 모델에 도시된 바와 같이, 타깃의 결정 구조가 이동하여 CAAC-OS가 형성된다.
다음에, 산화물 반도체막이 In-Ga-Zn 산화물인 경우에서의 결정성 및 산소 투과성 사이의 관계를 이하에서 설명한다.
In-Ga-Zn 산화물의 결정에서의 과잉 산소(산소)의 이동으로 인한 에너지 장벽을 계산에 의하여 얻는다. 계산에서, 밀도 범함수 이론에 기초하는 평면파 기저 제 1 원리 계산 소프트웨어 VASP(Vienna ab-initio simulation package)를 사용한다. GGA-PBE를 함수로서 사용한다. 평면파의 컷오프 에너지는 400eV다. 안쪽 껍질 전자의 효과는 PAW(projector augmented wave)법에 의하여 포함된다.
여기서, 도 24에 도시된 In-Ga-Zn 산화물의 결정에서의 이동경로 1~4를 통한 과잉 산소(산소)의 이동 용이성을 계산한다.
이동경로 1은 3개의 인듐 원자 및 하나의 아연 원자와 결합된 산소에 결합된 과잉 산소(산소)가, 3개의 인듐 원자 및 하나의 아연 원자와 결합된 인접된 산소에 결합되는 경로다. 이동경로 2는 3개의 인듐 원자 및 하나의 갈륨 원자와 결합된 산소에 결합된 과잉 산소(산소)가, 인듐 및 산소를 포함하는 층을 걸쳐 3개의 인듐 원자 및 하나의 아연 원자와 결합된 인접된 산소에 결합되는 경로다. 이동경로 3은 2개의 갈륨 원자 및 하나의 아연 원자와 결합된 산소에 결합된 과잉 산소(산소)가, 2개의 아연 원자 및 하나의 갈륨 원자와 결합된 인접된 산소에 결합되는 경로다. 이동경로 4는 2개의 갈륨 원자 및 하나의 아연 원자와 결합된 산소에 결합된 과잉 산소(산소)가, 갈륨, 아연, 및 산소를 포함하는 층을 걸쳐 3개의 인듐 원자 및 하나의 갈륨 원자와 결합된 인접된 산소에 결합되는 경로다.
단위 시간당 에너지 장벽 E a 를 넘는 빈도를 확산 빈도 R로 하면, R는 이하의 식으로 나타내어질 수 있다.
[식 5]
R=ν·exp[-Ea/(kBT)]
또한 ν는 확산 원자의 열 진동의 수를 나타내고, kB는 볼츠만 상수를 나타내고, T는 절대 온도를 나타낸다. 데바이 진동수로서 ν에 1013[1/sec]이 부여될 때의, 350℃ 및 450℃로의 확산 빈도 R을 표 2에 나타낸다.
|
|
에너지 장벽 [eV] |
확산 빈도R[1/sec] | |
| 350℃ | 450℃ | ||
| 이동경로 1 | 0.50 | 9.0×108 | 3.3×109 |
| 이동경로 2 | 1.97 | 1.2×10-3 | 1.9×10-1 |
| 이동경로 3 | 0.53 | 5.2×108 | 2.0×109 |
| 이동경로 4 | 0.56 | 3.0×108 | 1.3×109 |
표 2에 나타낸 바와 같이, 인듐 및 산소를 포함하는 층을 걸친 이동경로 2는 다른 이동경로보다 높은 에너지 장벽을 갖는다. 이것은 c축 방향에서의 과잉 산소(산소)의 이동이 In-Ga-Zn 산화물의 결정에 일어나기 어렵다는 것을 가리킨다. 바꿔 말하면, 결정이 c축 배향을 갖고 c축이 형성면 또는 상면에 실질적으로 수직의 방향으로 배향되는 경우, CAAC-OS와 같이, 과잉 산소(산소)의 이동이 형성면 또는 상면에 실질적으로 수직의 방향으로 일어나기 어렵다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명한 다른 구조 및 방법 중 어느 것과 적절히 조합됨으로써 실시될 수 있다.
(실시형태 3)
본 실시형태에서, 산화물 반도체막의 산소 빈자리를 이하에서 자세히 설명한다.
<(1) VoH의 형성 용이성 및 안정성>
산화물 반도체막(이하 IGZO라고 함)이 완전한 결정인 경우, H는 실온에서 a-b면을 따라 우선적으로 확산된다. 450℃로의 가열 처리에서, H는 a-b면 및 c축 방향을 따라 확산된다. 여기서, 산소 빈자리 Vo가 IGZO에 존재하면, H는 산소 빈자리 Vo에 들어가기 쉬운지에 대하여 설명한다. H가 산소 빈자리 Vo에 있는 상태를 VoH라고 한다.
도 25에 나타낸 InGaZnO4 결정 모델을 계산에 사용하였다. VoH에서의 H가 Vo로부터 방출되고 산소에 결합되는 반응 경로를 따른 활성화 장벽(E a)을 NEB(nudged elastic band)법으로 계산하였다. 계산 조건을 표 3에 나타낸다.
| 소프트웨어 | VASP |
| 계산 방법 | NEB법 |
| 함수 | GGA-PBE |
| 유사 퍼텐셜 | PAW |
| 컷오프 에너지 | 500eV |
| k점 | 2×2×3 |
도 25에 나타낸 바와 같이 산소 사이트 1~4에는 InGaZnO4 결정 모델에서, 산소에 결합되는 금속 원소 및 결합된 금속 원소의 개수에 서로 차이가 있다. 여기서, 산소 빈자리 Vo가 형성되기 쉬운 산소 사이트 1 및 2에 대하여 계산을 수행하였다.
먼저, 산소 빈자리 Vo가 형성되기 쉬운 산소 사이트, 즉 3개의 In 원자 및 하나의 Zn 원자에 결합된 산소 사이트 1에 대하여 계산을 수행하였다.
도 26의 (A)는 초기 상태에서의 모델을 나타낸 것이고 도 26의 (B)는 최종 상태에서의 모델을 나타낸 것이다. 도 27은 초기 상태 및 최종 상태에서의 계산된 활성화 장벽(E a)을 나타낸 것이다. 또한 여기서, 초기 상태란, H가 산소 빈자리 Vo에 존재하는 상태(VoH)를 말하고 최종 상태란 산소 빈자리 Vo를 포함하고, 하나의 Ga 원자 및 2개의 Zn 원자가 결합된 산소에 H가 결합된 상태(H-O)의 구조를 말한다.
계산 결과로부터, 산소 빈자리 Vo에서의 H와 또 다른 산소 원자의 결합에는 1.52eV 정도의 에너지가 필요한 한편, O에 결합된 H의 산소 빈자리 Vo로의 진입은 0.46eV 정도의 에너지가 필요하다.
반응 빈도(Γ)는 계산에 의하여 얻어진 활성 장벽(E a) 및 식 6을 사용하여 계산되었다. 식 6에서, k B 는 볼츠만 상수를 나타내며 T는 절대 온도를 나타낸다.
[식 6]
350℃에서의 반응 빈도는 빈도 인자 ν=1013[1/sec]으로 가정하여 계산하였다. 도 26의 (A)에 나타낸 모델로부터 도 26의 (B)에 나타낸 모델까지의 H 이동의 빈도는 5.52×100[1/sec]이었고, 한편 도 26의 (B)에 나타낸 모델로부터 도 26의 (A)에 나타낸 모델까지의 H 이동의 빈도는 1.82×109[1/sec]이었다. 이것은 IGZO에서 확산되는 H는 산소 빈자리 Vo가 근처에 존재하면 VoH를 형성하기 쉽고, 일단 VoH를 형성하면 산소 빈자리 Vo로부터 H를 방출하기 어려운 것을 시사한다.
다음에, 산소 빈자리 Vo가 형성되기 쉬운 산소 사이트, 즉 하나의 Ga 원자 및 2개의 Zn 원자에 결합된 산소 사이트 2에 대하여 계산을 수행하였다.
도 28의 (A)는 초기 상태에서의 모델을 나타낸 것이고 도 28의 (B)는 최종 상태에서의 모델을 나타낸 것이다. 도 29는 초기 상태 및 최종 상태에서의 계산된 활성화 장벽(E a)을 나타낸 것이다. 또한 여기서, 초기 상태란, H가 산소 빈자리 Vo에 존재하는 상태(VoH)를 말하고 최종 상태란 산소 빈자리 Vo를 포함하고, 하나의 Ga 원자 및 2개의 Zn 원자가 결합된 산소에 H가 결합된 상태(H-O)의 구조를 말한다.
계산 결과로부터, 산소 빈자리 Vo에서의 H와 또 다른 산소 원자의 결합에는 1.75eV 정도의 에너지가 필요한 한편, O에 결합된 H의 산소 빈자리 Vo로의 진입은 0.35eV 정도의 에너지가 필요하다.
반응 빈도(Γ)는 계산에 의하여 얻어진 활성 장벽(E a) 및 식 6을 사용하여 계산되었다.
350℃에서의 반응 빈도는 빈도 인자 ν=1013[1/sec]으로 가정하여 계산하였다. 도 28의 (A)에 나타낸 모델로부터 도 28의 (B)에 나타낸 모델까지의 H 이동의 빈도는 7.53×10-2[1/sec]이었고, 한편 도 28의 (B)에 나타낸 모델로부터 도 28의 (A)에 나타낸 모델까지의 H 이동의 빈도는 1.44×1010[1/sec]이었다. 이것은 일단 VoH를 형성하면 산소 빈자리 Vo로부터 H를 방출하기 어려운 것을 시사한다.
상술한 결과로부터, 산소 빈자리 Vo가 존재하면 어닐에서 IGZO에서의 H가 확산되기 쉽고, H는 산소 빈자리 Vo에 들어가서 VoH가 되기 쉽다는 것을 알았다.
<(2) VoH의 천이 레벨>
<(1) VoH의 형성 용이성 및 안정성>에서 설명한 NEB법에 의한 계산은 산소 빈자리 Vo 및 H가 IGZO에 존재하는 경우에서, 산소 빈자리 Vo 및 H는 VoH를 형성하기 쉽고 VoH는 안정된 것을 가리킨다. VoH가 캐리어 트랩에 관련되는지를 결정하기 위하여, VoH의 천이 레벨을 계산하였다.
계산에 사용되는 모델은 InGaZnO4 결정 모델(112 원자)이다. 도 25에 나타낸 산소 사이트 1 및 2의 VoH 모델은 천이 레벨을 계산하기 위하여 만들어졌다. 계산 조건을 표 4에 나타낸다.
| 소프트웨어 | VASP |
| 모델 | InGaZnO4 결정 모델(112원자) |
| 함수 | HSE06 |
| 교환 항의 혼합 비율 | 0.25 |
| 유사 퍼텐셜 | GGA-PBE |
| 컷오프 에너지 | 800eV |
| k점 | 1×1×1 |
교환 항의 혼합 비율은 실험 값에 가까운 밴드 갭을 갖도록 조절되었다. 결과적으로, 결함이 없는 InGaZnO4 결정 모델의 밴드갭은 실험 값, 즉 3.15eV에 가까운 3.08eV이었다.
결함 D를 갖는 모델의 천이 레벨(ε(q/q'))은 이하의 식 7에 의하여 계산할 수 있다. 또한 △E(D q )는 전하 q에서의 결함 D의 형성 에너지를 나타내고, 이것은 식 8에 의하여 계산된다.
[식 7]
[식 8]
식 7 및 8에서, E tot (D q )는 전하 q에서의 결함 D를 갖는 모델의 총 에너지를 나타내고, E tot (bulk)는 결함이 없는 모델(완전 결정)에서의 총 에너지를 나타내고, △n i 는 결함에 기여하는 원자 i의 개수에서의 변화를 나타내고, μ i 는 원자 i의 화학 퍼텐셜을 나타내고, ε VBM 은 결함이 없는 모델에서의 가전자대 최상위의 에너지를 나타내고, △V q 는 정전 퍼텐셜에 관한 보정항을 나타내고, E F 는 페르미 에너지를 나타낸다.
도 30은 상술한 식으로부터 얻어진 VoH의 천이 레벨을 나타낸 것이다. 도 30에서의 숫자는 전도대 최하위로부터의 깊이를 나타낸 것이다. 도 30에서, 산소 사이트 1에서의 VoH의 천이 레벨은 전도대 최하위로부터 0.05eV에 있고, 산소 사이트 2에서의 VoH의 천이 레벨은 전도대 최하위로부터 0.11eV에 있다. 그러므로, 이들 VoH는 전자 트랩에 관련될 수 있고, 즉, VoH는 도너로서 적용되는 것을 알았다. VoH를 포함하는 IGZO가 전도성을 갖는 것도 알았다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명한 구조 중 어느 것과 적절히 조합하여 사용됨으로써 실시될 수 있다.
(실시형태 4)
본 실시형태에서, 상술한 실시형태에서 설명한 트랜지스터들 중 어느 것을 포함하는 표시 장치의 예를 도 31, 도 32, 및 도 33을 참조하여 이하에서 설명한다.
도 31은 표시 장치의 예의 상면도다. 도 31에 도시된 표시 장치(700)는 제 1 기판(701) 위에 제공된 화소부(702); 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706); 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 밀봉재(712); 및 제 1 기판(701)과 대향하여 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)으로 밀봉된다. 도 31에 도시되지 않았지만, 표시 소자는 제 1 기판(701)과 제 2 기판(705) 사이에 제공된다.
표시 장치(700)에서, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)는 제 1 기판(701) 위에 위치하고 밀봉재(712)에 의하여 둘러싸이는 영역과 상이한 영역에 제공된다. 또한, FPC(716)는 FPC 단자부(708)에 접속되고, 다양한 신호 등이 FPC(716)를 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 제공된다. 또한, 신호선(710)은 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 접속된다. 다양한 신호 등이 FPC(716)로부터 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 주어진다.
복수의 게이트 드라이버 회로부(706)는 표시 장치(700)에 제공되어도 좋다. 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가 화소부(702)도 형성되는 제 1 기판(701) 위에 형성되는 표시 장치(700)의 예를 설명하지만, 이 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만이 제 1 기판(701) 위에 형성되어도 좋고 또는 소스 드라이버 회로부(704)만이 제 1 기판(701) 위에 형성되어도 좋다. 이 경우에서, 소스 드라이버 회로, 게이트 드라이버 회로 등이 형성되는 기판(예컨대 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성되는 드라이버 회로 기판)이 제 1 기판(701)에 실장되어도 좋다. 또한 별도 준비된 드라이버 회로 기판을 접속하는 방법에 특별한 한정은 없고, COG(Chip On Glass)법, 와이어 본딩법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터로서, 본 발명의 실시형태의 반도체 장치인 트랜지스터 중 어느 것을 사용할 수 있다.
표시 장치(700)는 다양한 소자 중 어느 것을 포함할 수 있다. 상기 소자는, 예컨대, 액정 소자, EL(electroluminescence) 소자(예컨대 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예컨대 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용하는 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator) 소자, MEMS셔터 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 포함하는 표시 소자 중 적어도 하나를 포함한다. 상기 외에, 전기적 또는 전자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체가 포함되어도 좋다. EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식의 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예컨대 투과형 액정 디스플레이, 반투과형(transflective) 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 페이퍼가 있다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두는 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄, 은 등을 포함하여 형성된다. 이런 경우, SRAM 등의 기억 회로는 반사 전극 아래에 제공될 수 있어, 소비 전력을 더 저감시킨다.
표시 장치(700)에서의 표시 방법으로서는, 프로그레시브 방식, 인터레이스 방식 등을 채용할 수 있다. 또한 컬러 표시와 동시에 화소에서 제어되는 컬러 소자는 3색, 즉 R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 상당함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4화소를 포함하여도 좋다. 또는 컬러 소자는 펜타일 배열과 같이 R, G, 및 B 중 2색으로 구성되어도 좋다. 상기 2색은 컬러 소자끼리 상이하여도 좋다. 또는 옐로우, 시안, 마젠타 등 중 하나 이상을 RGB에 추가하여도 좋다. 또한, 표시 영역의 사이즈는 색 요소의 각 도트에 따라 상이하여도 좋다. 개시된 발명의 실시형태는 컬러 표시를 위한 표시 장치에 한정되지 않고, 개시된 발명은 흑백 표시를 위한 표시 장치에 적용될 수도 있다.
착색층(컬러 필터라고도 함)은 백 라이트(예컨대 유기 EL소자, 무기 EL소자, LED, 또는 형광 램프)에 백색광(W)이 사용되는 풀 컬러 표시 장치를 얻기 위하여 사용되어도 좋다. 착색층으로서, 예컨대 적색(R), 녹색(G), 청색(B), 황색(Y) 등이 적절히 조합되어도 좋다. 착색층을 사용함으로써, 착색층이 없는 경우보다 높은 색 생산성을 얻을 수 있다. 이 경우, 착색층을 갖는 영역 및 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색광을 표시에 직접 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 화상이 밝게 표시될 때 착색층으로 인한 휘도의 저하를 억제할 수 있고, 소비 전력의 20%~30%를 저감할 수 있는 경우가 있다. 또한 풀 컬러 표시가 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 수행되는 경우, 소자는 R, G, B, Y, 및 W 각 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 소비 전력을 착색층을 사용하는 경우에 비하여 더 저감할 수 있는 경우가 있다.
본 실시형태에서, 표시 소자로서 액정 소자 및 EL소자를 포함하는 구조를 도 32 및 도 33을 참조하여 설명한다. 또한 도 32는 도 31에 나타낸 일점쇄선 Q-R을 따른 단면도이고 표시 소자로서 액정 소자를 포함하는 구조를 나타내는 한편, 도 33은 도 31에 나타낸 일점쇄선 Q-R을 따른 단면도이고 표시 소자로서 EL 소자를 포함하는 구조를 나타낸다.
도 32 및 도 33의 공통 부분을 먼저 설명하고 나서 상이한 부분을 설명한다.
<표시 장치에서의 공통 부분>
도 32 및 도 33에 도시된 표시 장치(700)는 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 또한 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 커패시터(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
상술한 트랜지스터 중 어느 것은 트랜지스터(750) 및 트랜지스터(752)로서 사용될 수 있다.
본 실시형태에서 사용되는 트랜지스터 각각은 고순도이고 산소 빈자리의 형성을 억제하는 산화물 반도체막을 포함한다. 상기 트랜지스터에서, 오프 상태에서의 전류(오프 상태 전류)를 작게 할 수 있다. 따라서 화상 신호 등의 전기 신호는 더 긴 기간 유지할 수 있고, 기록 간격을 온 상태에서 더 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감할 수 있어, 소비 전력을 억제하는 효과를 도출한다.
또한, 본 실시형태에서 사용되는 트랜지스터는 비교적 높은 전계 효과 이동도를 가질 수 있어, 고속 동작이 가능하다. 예를 들어, 액정 표시 장치에 사용되는, 고속으로 동작할 수 있는 이런 트랜지스터에 의하여, 화소부에서의 스위칭 트랜지스터 및 드라이버 회로부에서의 드라이버 트랜지스터를 한 기판 위에 형성할 수 있다. 즉, 실리콘웨이퍼 등을 사용하여 형성되는 반도체 장치를 드라이버 회로로서 추가할 필요는 없어, 반도체 장치의 부품수를 저감할 수 있다. 또한, 고속으로 동작할 수 있는 트랜지스터는 화소부에 사용될 수도 있어, 고화질 화상을 제공할 수 있다.
커패시터(790)는 한 쌍의 전극 사이에 유전체를 포함한다. 구체적으로, 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 같은 공정을 사용하여 형성되는 도전막은 커패시터(790)의 한쪽 전극으로서 사용되고, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막을 커패시터(790)의 다른 쪽 전극으로서 사용한다. 또한, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막은 한 쌍의 전극 사이에서 유전체로서 사용된다.
도 32 및 도 33에서, 절연막(764), 절연막(766), 및 절연막(768) 및 평탄화 절연막(770)은 트랜지스터(750), 트랜지스터(752), 및 커패시터(790) 위에 형성된다.
절연막(764), 절연막(766), 및 절연막(768)은 각각 상술한 실시형태에서 설명한 절연막(114), 절연막(116), 및 절연막(118)과 비슷한 재료 및 방법을 사용하여 형성될 수 있다. 평탄화 절연막(770)은 폴리이미드 수지, 아크릴 수지, 폴리이미드 아마이드 수지, 벤조사이클로부텐 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 내열성 유기 재료를 사용하여 형성될 수 있다. 또한 평탄화 절연막(770)은 이들 재료로부터 형성되는 복수의 절연막을 적층함으로써 형성되어도 좋다. 또는, 평탄화 절연막(770)이 없는 구조를 채용하여도 좋다.
신호선(710)이 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에서 형성된다. 또한 신호선(710)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 상이한 공정에서 형성되는 도전막, 예컨대 게이트 전극으로서 기능하는 도전막을 사용하여 형성되어도 좋다. 신호선(710)이 구리 원소를 포함하는 재료를 사용하여 형성되는 경우, 배선 저항으로 인한 신호 지연 등을 저감하여, 큰 화면에 표시할 수 있다.
FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한 접속 전극(760)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에서 형성된다. 접속 전극(760)은 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예를 들어, 유리 기판은 제 1 기판(701) 및 제 2 기판(705)으로서 사용될 수 있다. 플렉시블 기판은 제 1 기판(701) 및 제 2 기판(705)으로서 사용되어도 좋다. 플렉시블 기판의 예에는 플라스틱 기판을 포함한다.
구조체(778)가 제 1 기판(701)과 제 2 기판(705) 사이에 제공된다. 구조체(778)는 절연막의 선택적 에칭에 의하여 얻어지는 원주형 스페이서이고, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀갭)를 제어하여 제공된다. 또한 구면 스페이서를 구조체(778)로서 사용하여도 좋다. 본 실시형태에서 구조체(778)가 제 1 기판(701) 측에 제공되는 구조를 예로서 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 구조체(778)가 제 2 기판(705) 측에 제공되는 구조, 또는 제 1 기판(701) 및 제 2 기판(705) 양쪽에 구조체(778)가 제공되는 구조를 채용하여도 좋다.
또한, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)이 접촉되는 절연막(734)이 제 2 기판(705) 측에 제공된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구조예>
도 32에 도시된 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되고 카운터 전극으로서 기능한다. 도 32에서의 표시 장치(700)는 투과 또는 반투과가 도전막(772) 및 도전막(774)에 인가되는 전압에 따라 액정층(776)의 배향 상태에서의 변화에 의하여 제어됨으로써 화상을 표시할 수 있다.
도전막(772)은 트랜지스터(750)에 포함되는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 도전막(772)은 반사 전극의 기능을 갖는다. 도 32에서의 표시 장치(700)는, 도전막(772)에 의하여 외광이 반사되어 착색막(736)을 통하여 화상을 표시하는, 소위 반사 컬러 액정 표시 장치다.
가시광을 투과하는 도전막 또는 가시광을 반사하는 도전막을 도전막(772)에 사용할 수 있다. 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn)으로부터 선택된 한 종을 포함하는 재료는 가시광을 투과하는 도전막에 사용되는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료가 가시광을 반사하는 도전막에 사용되어도 좋다. 본 실시형태에서, 가시광을 반사하는 도전막은 도전막(772)에 사용된다.
가시광을 반사하는 도전막이 도전막(772)으로서 사용되는 경우, 도전막은 적층 구조를 가져도 좋다. 예를 들어, 두께 100nm의 알루미늄막이 보텀층으로서 형성되고, 두께 30nm의 은 합금막(예컨대 은, 팔라듐, 및 구리를 포함하는 합금막)이 상층으로서 형성된다. 이런 구조에 의하여 이하의 효과를 얻을 수 있다.
(1) 베이스막과 도전막(772) 사이의 접착성을 향상시킬 수 있다.
(2) 알루미늄막 및 은 합금막은 화학 용액에 따라 일괄하여 에칭될 수 있다.
(3) 도전막(772)은 바람직한 단면 형상(예컨대 테이퍼 형상)을 가질 수 있다.
(3)의 이유는 이하와 같다: 화학 용액에 의한 알루미늄막의 에칭 레이트는 은 합금막보다 낮고, 또는 보텀층인 알루미늄막이 상층인 은 합금막의 에칭 후에 노출될 때, 전자는 은 합금막보다 귀하지 않은 금속, 즉 높은 이온화 경향을 갖는 금속인 알루미늄으로부터 추출되어, 은 합금막의 에칭이 억제되기 때문에 보텀층인 알루미늄막의 에칭은 은 합금막보다 빨리 진행된다.
또한 요철이 도 32에서의 표시 장치(700)에서의 화소부(702)의 평탄화 절연막(770)의 일부에 제공된다. 평탄화 절연막(770)이 유기 수지막 등을 사용하여 형성됨으로써 요철을 형성할 수 있고, 요철은 상기 유기 수지막의 표면에 형성된다. 반사 전극으로서 기능하는 도전막(772)이 상기 요철을 따라 형성된다. 그러므로 외광이 도전막(772)에 입사되면, 이 광은 도전막(772)의 표면에서 난반사되어, 가시성을 향상시킬 수 있다.
또한 도 32에 도시된 표시 장치(700)는 예로서 든 반사 컬러 액정 표시 장치이지만 디스플레이 형태는 이에 한정되지 않는다. 예를 들어, 도전막(772)이 가시광을 투과하는 도전막인 투과 컬러 액정 표시 장치를 사용하여도 좋다. 투과 컬러 액정 표시 장치의 경우, 요철을 평탄화 절연막(770)에 반드시 제공할 필요는 없다.
도 32에 도시되지 않았지만, 배향막이 액정층(776)에 접촉되는 도전막(772) 측 및 액정층(776)에 접촉되는 도전막(774) 측에 제공되어도 좋다. 도 32에 도시되지 않았지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등이 적절히 제공되어도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써 원편광을 채용될 수 있다. 또한 백 라이트, 사이드라이트 등이 광원으로서 사용되어도 좋다.
액정 소자가 표시 소자로서 사용되는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이런 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또는, 수평 전계 모드를 채용하는 경우, 배향막이 필요하지 않은 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상들 중 하나이고, 이것은 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭상이 등방상으로 변하기 직전에 발생한다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여 수 중량% 이상의 키랄제가 혼합된 액정 조성물이 액정층에 사용된다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 짧은 응답 시간 및 광학적 등방성을 갖는다. 또한, 블루상을 나타내는 액정을 포함하는 액정 조성물은 배향 처리가 필요하지 않고 시야 각도 의존성이 작다. 배향막은 반드시 제공할 필요가 없기 때문에 러빙 처리는 필요 없고, 따라서, 러빙 처리에 의하여 일어나는 정전 파괴를 방지할 수 있고, 제조 공정에서의 액정 표시 장치의 결함 및 대미지를 저감할 수 있다.
액정 소자가 표시 소자로서 사용되는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한, VA(vertical alignment) 모드를 사용하는 투과 액정 표시 장치 등의 노멀리 블랙 액정 표시 장치를 사용하여도 좋다. VA 모드에는 몇 개의 예가 있고, 예컨대, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASV 모드 등을 채용할 수 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 33에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 포함한다. 도 33에 나타낸 표시 장치(700)는 발광 소자(782)에 포함되는 EL층(786)으로부터의 발광에 의하여 화상을 표시할 수 있다.
도전막(784)은 트랜지스터(750)에 포함되는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 가시광을 투과하는 도전막 또는 가시광을 반사하는 도전막을 도전막(784)에 사용할 수 있다. 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn)으로부터 선택된 한 종을 포함하는 재료를 사용하여 가시광을 투과하는 도전막을 형성할 수 있다. 예를 들어, 가시광을 반사하는 도전막은 알루미늄 또는 은을 포함하는 재료를 사용하여 형성될 수 있다.
도 33에 나타낸 표시 장치(700)에서, 절연막(730)은 평탄화 절연막(770) 및 도전막(784) 위에 제공된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한 발광 소자(782)는 톱 이미션 구조를 갖는다. 그러므로, 도전막(788)은 투광성을 갖고 EL층(786)으로부터 방출되는 광을 투과한다. 본 실시형태에서 톱 이미션 구조를 예로서 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전막(784) 측에 광이 방출되는 보텀 이미션 구조, 또는 도전막(784) 측 및 도전막(788) 측 양쪽으로 광이 방출되는 듀얼 이미션 구조를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되고 리드 배선부(711) 및 소스 드라이버 회로부(704)에 포함되도록 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)에 의하여 채워진다. 착색막(736)을 갖는 구조를 도 33에 나타낸 표시 장치(700)와 같이 설명하였지만, 상기 구조는 이에 한정되지 않는다. EL층(786)이 분할 컬러 방식에 의하여 형성되는 경우에서, 착색막(736)은 반드시 제공될 필요는 없다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명한 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치를 도 34의 (A)~(C)를 참조하여 설명한다.
도 34의 (A)에 도시된 표시 장치는 표시 소자의 화소를 포함하는 영역(이하 이 영역을 화소부(502)라고 함), 화소부(502) 외부에 제공되고 화소를 구동시키기 위한 회로를 포함하는 회로부(이하 이 부분을 드라이버 회로부(504)라고 함), 소자를 보호하는 기능을 각각 갖는 회로(이하 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한, 보호 회로(506)는 반드시 제공될 필요는 없다.
드라이버 회로부(504)의 일부 또는 전부는 화소부(502)가 위에 형성되는 기판 위에 형성되는 것이 바람직하고, 이 경우, 구성요소의 개수 및 단자 개수는 저감될 수 있다. 드라이버 회로부(504)의 일부 또는 전부가 위에 화소부(502)가 형성되는 기판 위에 형성되지 않을 때, 드라이버 회로부(504)의 일부 또는 전부는 COG 또는 TAB(tape automated bonding)에 의하여 실장될 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) 및 Y열(Y는 2 이상의 자연수)에 배치된 표시 소자를 구동시키기 위한 복수의 회로(이하 이런 회로를 화소 회로(501)라고 함)를 포함한다. 드라이버 회로부(504)는 화소를 선택하기 위한 신호(주사 신호)를 공급하기 위한 회로(이하 이 회로를 게이트 드라이버(504a)라고 함) 및 화소에서의 표시 소자를 구동시키기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하 이 회로를 소스 드라이버(504b)라고 함) 등의 드라이버 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 수신하고 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는 스타트 펄스 신호, 클럭 신호 등을 수신하고 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 공급된 배선(이하, 이런 배선을 주사 라인(GL_1~GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 주사 라인(GL_1~GL_X)을 각각 제어하기 위하여 복수의 게이트 드라이버(504a)가 제공되어도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고 게이트 드라이버(504a)는 또 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라 데이터 신호가 생기는 신호(비디오 신호)를 수신한다. 소스 드라이버(504b)는 비디오 신호에 기초된 화소 회로(501)에 기록된 데이터 신호를 발생시키는 기능을 갖는다. 또한, 소스 드라이버(504b)는 스타트 펄스 신호, 클록 신호 등의 입력에 의하여 생성된 펄스 신호에 따라 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급된 배선(이하, 이런 배선을 데이터 라인(DL_1~DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고 소스 드라이버(504b)는 또 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예컨대 복수의 아날로그 스위치 등을 포함한다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온으로 함으로써 비디오 신호를 시분할하여 얻어진 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
펄스 신호 및 데이터 신호는 각각, 주사 신호가 공급된 복수의 주사 라인(GL) 중 하나 및 데이터 신호가 공급된 복수의 데이터 라인(DL) 중 하나를 통하여 복수의 화소 회로(501) 각각에 입력된다. 복수의 화소 회로(501) 각각에서의 데이터 신호의 기록 및 유지는 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, 제 m 행 및 제 n 열(m은 X 이하의 자연수 및 n은 Y 이하의 자연수)에서의 화소 회로(501)에, 펄스 신호가 주사 라인(GL_m)을 통하여 게이트 드라이버(504a)로부터 입력되고, 주사 라인(GL_m)의 전위에 따라 데이터 신호가 데이터 라인(DL_n)을 통하여 소스 드라이버(504b)로부터 입력된다.
도 34의 (A)에 나타낸 보호 회로(506)는 예컨대 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사 라인(GL)에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터 라인(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한, 단자부(507)는 전원, 제어 신호, 및 비디오 신호를 외부 회로로부터 표시 장치에 입력하기 위한 단자를 갖는 부분을 의미한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 일정한 범위 외의 전위가 인가될 때, 보호 회로에 접속된 배선을 또 다른 배선에 전기적으로 접속하는 회로다.
도 34의 (A)에 도시된 바와 같이, 보호 회로(506)는, 화소부(502) 및 드라이버 회로부(504)에 제공되어, ESD(electrostatic discharge) 등에 의하여 생기는 과전류에 대한 표시 장치의 저항을 향상시킬 수 있다. 또한, 보호 회로(506)의 구성은 이에 한정되지 않고, 예컨대 보호 회로(506)는 게이트 드라이버(504a)에 접속되도록 구성되어도 좋고, 또는 보호 회로(506)는 소스 드라이버(504b)에 접속되도록 구성되어도 좋다. 또는 보호 회로(506)는 단자부(507)에 접속되도록 구성되어도 좋다.
도 34의 (A)에서, 드라이버 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 예를 나타냈지만 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만이 형성되어도 좋고, 소스 드라이버 회로가 형성되는 따로 준비된 기판(예컨대 단결정 반도체막 또는 다결정 반도체막이 형성된 드라이버 회로 기판)이 실장되어도 좋다.
도 34의 (A)에서의 복수의 화소 회로(501) 각각은 예컨대 도 34의 (B)에 도시된 구조를 가질 수 있다.
도 34의 (B)에 도시된 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 커패시터(560)를 포함한다. 트랜지스터(550)로서, 예컨대 상술한 실시형태에서 설명한 트랜지스터 중 어느 것을 사용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록된 데이터에 의존한다. 공통 전위는 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되어도 좋다. 또한, 하나의 행에서의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급된 전위가 또 다른 행에서의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급된 전위와 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예로서, 이하의 모드 중 어느 것을 들 수 있다: TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, TBA(Transverse Bend Alignment) 모드 등이다. 표시 장치의 구동 방법의 다른 예에는 ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드가 포함된다. 또한, 본 발명은 이들 예에 한정되지 않고 다양한 액정 소자 및 구동 방법이 액정 소자 및 이의 구동 방법에 적용될 수 있다.
제 m 행 및 제 n 열에서의 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 라인(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사 라인(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 또는 오프됨으로써 데이터 신호를 기록하는지 제어하는 기능을 갖는다.
커패시터(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급 라인(VL)이라고 함)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급 라인(VL)의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 커패시터(560)는 기록된 데이터를 저장하기 위한 저장 커패시터로서 기능한다.
예를 들어, 도 34의 (B)에서의 화소 회로(501)를 포함하는 표시 장치에서, 화소 회로(501)는 도 34의 (A)에 도시된 게이트 드라이버(504a)에 의하여 행마다 순차적으로 선택되어 트랜지스터(550)는 온되고 데이터 신호가 기록된다.
트랜지스터(550)가 오프될 때, 데이터가 기록되어 있는 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행하여 화상을 표시할 수 있다.
또는, 도 34의 (A)에서의 복수의 화소 회로(501) 각각은 예컨대 도 34의 (C)에 도시된 구조를 가질 수 있다.
도 34의 (C)에 도시된 화소 회로(501)는 트랜지스터(552) 및 트랜지스터(554), 커패시터(562), 및 발광 소자(572)를 포함한다. 상술한 실시형태에서 설명한 트랜지스터 중 어느 것은, 예컨대, 트랜지스터(552) 및 트랜지스터(554) 중 한쪽 또는 양쪽으로서 사용될 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하 신호 라인(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이하 주사 라인(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 또는 오프됨으로써 데이터 신호를 기록하는지 제어하는 기능을 갖는다.
커패시터(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하 전위 공급 라인(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
커패시터(562)는 기록된 데이터를 저장하기 위한 저장 커패시터로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급 라인(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은 전위 공급 라인(VL_b)에 전기적으로 접속되고, 다른 한쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서, 예컨대 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 또한 발광 소자(572)는 유기 EL 소자에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자가 사용되어도 좋다.
고전원 전위(VDD)가 전위 공급 라인(VL_a) 및 전위 공급 라인(VL_b) 중 한쪽에 공급되고, 저전원 전위(VSS)가 다른 쪽에 공급된다.
예를 들어, 도 34의 (C)에서의 화소 회로(501)를 포함하는 표시 장치에서, 화소 회로(501)는 도 34의 (A)에 도시된 게이트 드라이버(504a)에 의하여 행마다 순차적으로 선택되어 트랜지스터(552)는 온되고 데이터 신호가 기록된다.
트랜지스터(552)가 오프될 때, 데이터가 기록되어 있는 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극 및 드레인 전극 사이를 흐르는 전류의 양은 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 상당하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행하여 화상을 표시할 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태 중 어느 것에서 설명한 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 6)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 모듈 및 가전을 도 35 및 도 36의 (A)~(H)를 참조하여 설명한다.
도 35에 도시된 표시 모듈(8000)에서, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)가 상부 커버(8001)와 하부 커버(8002) 사이에 제공된다.
본 발명의 일 형태의 반도체 장치는 예컨대 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 사이즈는, 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 따라 적절히 바꿀 수 있다.
터치 패널(8004)은, 저항 터치 패널 또는 정전식 터치 패널일 수 있고, 표시 패널(8006)과 중첩되어 형성될 수 있다. 표시 패널(8006)의 카운터 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 광학식 터치 패널을 형성하기 위하여 광 센서를 표시 패널(8006)의 각 화소에 제공하여도 좋다.
백 라이트 유닛(8007)은 광원(8008)을 포함한다. 또한 광원(8008)이 백 라이트 유닛(8007) 위에 제공되는 구조를 도 35에 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 광원(8008)이 백 라이트 유닛(8007)의 단부에 제공되고 광확산판이 추가로 제공되는 구조를 채용하여도 좋다. 또한 유기 EL소자 등의 자기 발광 발광 소자가 사용되는 경우 또는 반사 패널 등이 채용되는 경우에는 백 라이트 유닛(8007)은 반드시 제공될 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 프린트 기판(8010)의 동작에 의하여 생기는 전자기파를 차단하기 위한 전자기 실드로서도 기능한다. 프레임(8009)은 방열판으로서 기능하여도 좋다.
프린트 기판(8010)에는 전원 회로, 및 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로가 제공된다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도 제공된 배터리(8011)를 사용하는 전원이 사용되어도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우 생략될 수 있다.
표시 모듈(8000)은, 편광판, 위상차판, 또는 프리즘 시트 등의 부재가 추가로 제공되어도 좋다.
도 36의 (A)~(H)는 가전을 도시한 것이다. 이들 가전은 하우징(9000), 표시부(9001), 스피커(9003), LED 램프(9004), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정 또는 검증하는 기능을 갖는 센서), 마이크로폰(9008) 등을 포함할 수 있다.
도 36의 (A)는, 상술한 구성요소에 더하여 스위치(9009), 적외선 포트(9010) 등을 포함할 수 있는 모바일 컴퓨터를 도시한 것이다. 도 36의 (B)는, 상술한 구성요소에 더하여 제 2 표시부(9002), 기억 매체 판독부(9011) 등을 포함할 수 있는 기억 매체가 제공된 휴대용 화상 재생 장치(예컨대 DVD 플레이어)를 도시한 것이다. 도 36의 (C)는 상술한 구성요소에 더하여 제 2 표시부(9002), 지지부(9012), 이어폰(9013) 등을 포함할 수 있는 고글형 디스플레이를 도시한 것이다. 도 36의 (D)는 상술한 구성요소에 더하여 기억 매체 판독부(9011) 등을 포함할 수 있는 휴대용 게임기를 도시한 것이다. 도 36의 (E)는 상술한 구성요소에 더하여 안테나(9014), 셔터 버튼(9015), 수상부(9016) 등을 포함할 수 있고 텔레비전 수신 기능을 갖는 디지털 카메라를 도시한 것이다. 도 36의 (F)는 상술한 구성요소에 더하여 제 2 표시부(9002), 기억 매체 판독부(9011) 등을 포함할 수 있는 휴대용 게임기를 도시한 것이다. 도 36의 (G)는 상술한 구성요소에 더하여 튜너, 화상 처리부 등을 포함할 수 있는 텔레비전 수신기를 도시한 것이다. 도 36의 (H)는 상술한 구성요소에 더하여 신호를 송신 및 수신 가능한 충전기(9017) 등을 포함할 수 있는 휴대용 텔레비전 수신기를 도시한 것이다.
도 36의 (A)~(H)에 도시된 가전은 다양한 기능, 예컨대 다양한 데이터(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선통신 기능, 무선통신 기능에 의하여 다양한 컴퓨터 네트워크에 접속되는 기능, 무선통신 기능에 의하여 다양한 데이터를 송신 및 수신하는 기능, 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 프로그램 또는 데이터를 표시하는 기능을 가질 수 있다. 또한, 복수의 표시부를 포함하는 가전은, 하나의 표시부에 텍스트 데이터를 표시하는 동안 다른 표시부에 화상 데이터를 주로 표시하는 기능, 복수의 표시부에 시차(視差)를 고려하여 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 포함하는 가전은, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 내장된 기억 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 36의 (A)~(H)에 도시된 가전에 제공될 수 있는 기능은 상술한 것에 한정되지 않고 가전은 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 가전은 각각 어떤 정보를 표시하기 위한 표시부를 포함한다. 또한 본 발명의 일 형태의 반도체 장치는 표시부를 갖지 않는 가전에 사용될 수도 있다.
(실시예)
본 실시예에서, 본 발명의 일 형태의 반도체 장치에 포함되는 절연막으로부터 방출되는 산소의 양을 측정하였다. 이하에 설명되는 시료 1~10을 본 실시예에서의 평가에 사용하였다.
(시료 1)
두께 100nm의 산화 실리콘막을 스퍼터링 장치로 유리 기판 위에 형성함으로써 시료 1을 형성하였다. 산화 실리콘막을, 기판 온도를 100℃, 유량 50sccm의 산소 가스를 체임버 내로 도입하고, 압력을 0.5Pa, 및 6000W의 DC 전력을 실리콘 스퍼터링 타깃에 공급하는 조건하에서 퇴적하였다.
(시료 2)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 2를 형성하였다.
(시료 3)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 3을 형성하였다. 그 후, 산소 첨가 처리를 산화질화 실리콘막 상에 수행하였다.
(시료 4)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 4를 형성하였다. 다음에, 두께 5nm의 산화물 반도체막(In:Ga:Zn=1:1:1을 갖는 IGZO막)을 스퍼터링 장치로 형성하였다. 그 후, 산소 첨가 처리를 산화물 반도체막을 거쳐 수행하였다. 이 후, 상기 산화물 반도체막을 제거하여 산화질화 실리콘막을 노출하였다.
(시료 5)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 5를 형성하였다. 다음에, 두께 5nm의 텅스텐막을 스퍼터링 장치로 형성하였다. 이 후, 산소 첨가 처리를 텅스텐막을 거쳐 수행하였다. 이 후, 상기 텅스텐막을 제거하여 산화질화 실리콘막을 노출하였다.
(시료 6)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 6을 형성하였다. 다음에, 두께 5nm의 질화 탄탈럼막을 스퍼터링 장치로 형성하였다. 이 후, 산소 첨가 처리를 질화 탄탈럼막을 거쳐 수행하였다. 그 후, 상기 질화 탄탈럼막을 제거하여 산화질화 실리콘막을 노출하였다.
(시료 7)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 7을 형성하였다. 다음에, 두께 5nm의 타이타늄막을 스퍼터링 장치로 형성하였다. 이 후, 산소 첨가 처리를 타이타늄막을 거쳐 수행하였다. 그 후, 상기 타이타늄막을 제거하여 산화질화 실리콘막을 노출하였다.
(시료 8)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 8을 형성하였다. 다음에, 두께 5nm의 알루미늄막을 스퍼터링 장치로 형성하였다. 이 후, 산소 첨가 처리를 알루미늄막을 거쳐 수행하였다. 그 후, 상기 알루미늄막을 제거하여 산화질화 실리콘막을 노출하였다.
(시료 9)
두께 100nm의 질화 실리콘막과 이 두께 100nm의 질화 실리콘막 위의 두께 400nm의 산화질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성하고 가열 처리를 수행함으로써 시료 9를 형성하였다. 다음에, 두께 5nm의 ITSO막을 스퍼터링 장치로 형성하였다. 이 후, 산소 첨가 처리를 ITSO막을 거쳐 수행하였다. 그 후, 상기 ITSO막을 제거하여 산화질화 실리콘막을 노출하였다. 또한 ITSO막을 형성하기 위하여 사용되는 타깃에서의 SnO2 및 SiO2에 대한 In2O3의 조성비율은 85:10:5[wt%]이었다.
(시료 10)
두께 100nm의 질화 실리콘막을 PECVD 장치로 유리 기판 위에 형성함으로써 시료 10을 형성하였다.
시료 2~9 각각에 대하여 수행되는 가열 처리를 650℃로 6분간 질소 분위기에서 RTA 장치에 의하여 수행하였다. 상기 가열 처리에 의하여, 퇴적 시에 산화질화 실리콘막에 포함되는 산소가 산화질화 실리콘막으로부터 방출된다.
시료 2~10 각각에 사용되는 질화 실리콘막을 기판 온도가 350℃; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 2000sccm의 암모니아 가스가 체임버 내로 도입되고; 압력이 100Pa; 그리고 PECVD 장치에 제공되는 평행평판 전극들 사이에 2000W의 RF 전력이 공급되는 조건하에서 퇴적하였다.
시료 2~9 각각에서의 산화질화 실리콘막을 기판 온도가 220℃; 유량 160sccm의 실레인 가스, 유량 4000sccm의 일산화 이질소 가스가 체임버 내로 도입되고; 압력이 200Pa; 그리고 PECVD 장치에 제공되는 평행평판 전극들 사이에 1500W의 RF 전력이 공급되는 조건하에서 퇴적하였다.
시료 3~9 각각에 수행되는 산소 첨가 처리를 기판 온도가 40℃, 유량 250sccm의 산소 가스(16O)가 체임버 내로 도입되고, 압력이 15Pa, 그리고 기판 측에 바이어스가 인가되도록 에칭 장치에 제공되는 평행평판 전극들 사이에 4500W의 RF 전력이 공급되는 조건하에서 에칭 장치에 의하여 수행하였다.
시료 1~10 각각으로부터 방출되는 질량 전하비(M/z)가 32(즉 산소(O2))인 가스의 양을 측정하였다. TDS 분석 장치를 방출된 가스의 양을 측정하기 위하여 사용하였다. 본 실시예에서, TDS 분석에서의 막 표면의 온도는 50℃ 이상 550℃ 이하이었다.
도 50은 시료 1~10의 TDS 측정 결과를 나타낸 것이다. 도 50에서, 가로축이 시료의 이름을 나타내고, 세로축이 M/z=32를 갖는 방출된 가스의 양을 나타낸 것이다.
도 50에서의 결과에 따르면, 시료 1로부터 방출된 M/z=32를 갖는 가스의 양은 5×1020/cm3이었다. 시료 2로부터 방출된 M/z=32를 갖는 가스의 양은 3×1018/cm3이었다. 시료 3으로부터 방출된 M/z=32를 갖는 가스의 양은 2×1019/cm3이었다. 시료 4로부터 방출된 M/z=32를 갖는 가스의 양은 3×1020/cm3이었다. 시료 5로부터 방출된 M/z=32를 갖는 가스의 양은 5×1019/cm3이었다. 시료 6으로부터 방출된 M/z=32를 갖는 가스의 양은 2×1021/cm3이었다. 시료 7로부터 방출된 M/z=32를 갖는 가스의 양은 1×1021/cm3이었다. 시료 8로부터 방출된 M/z=32를 갖는 가스의 양은 5×1020/cm3이었다. 시료 9로부터 방출된 M/z=32를 갖는 가스의 양은 8×1020/cm3이었다. 시료 10으로부터 방출된 M/z=32를 갖는 가스의 양은 3×1018/cm3이었다.
이 결과는, 스퍼터링 장치가 시료 1에서 산화 실리콘막을 퇴적하기 위하여 사용되어 산화 실리콘막이 과잉 산소를 갖고, 또한 가열 처리가 수행되지 않기 때문에 시료 1로부터 이러한 산소의 양이 방출되었다는 것을 가리킨다. 또한, 시료 2로부터 방출된 산소의 양은, 가열 처리가 시료 2에서의 산화질화 실리콘막의 형성 후에 수행되어 산화질화 실리콘막으로부터 산소를 방출시키기 때문에 다른 시료로부터 방출된 산소의 양보다 적게 되었다. 또한, 시료 3~9 각각으로부터 방출된 산소의 양은, 가열 처리 후에 산소 첨가 처리가 시료 3~9 각각에 수행되기 때문에 시료 2로부터 방출되는 산소의 양보다 크게 되었다. 또한, 시료 4~9 각각으로부터 방출된 산소의 양은, 금속막, 금속 질화막, 또는 금속 산화막이 산화질화 실리콘막 위에 제공되고, 산소가 금속막, 금속 질화막, 또는 금속 산화막을 통하여 산화질화 실리콘막에 첨가되기 때문에 시료 3으로부터 방출된 산소의 양보다 크게 되었다. 특히, 시료 6, 즉 산화질화 실리콘막 및 산화질화 실리콘막 위의 질화 탄탈럼막을 포함하고 산소 첨가 처리가 수행된 구조로부터 방출된 산소의 양은 시료들로부터 방출된 산소의 양 중 가장 많았다. 또한, 시료 10으로부터 방출된 산소의 양은 산소를 포함하는 가스가 퇴적에 사용되지 않기 때문에 적었다.
상술한 바와 같이, 시료 1 및 시료 3~9 각각은 가열에 의하여 산소를 방출할 수 있는 절연막을 포함하고, 시료 1 및 시료 3~9 각각으로부터 방출된 산소의 양은, 산소 분자로 환산하면, 1×1019/cm3 이상이었다. 그러므로, 이런 절연막은 본 발명의 일 형태의 반도체 장치의 제 5 절연막으로서 사용될 수 있다. 또한, 시료 2 및 시료 10에서의 절연막은 각각 소스 전극 위의 제 3 절연막 또는 드레인 전극 위의 제 4 절연막으로서 사용될 수 있다.
본 실시예에서의 상술한 구조는 다른 실시형태 및 실시예에 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
100: 트랜지스터, 100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 100E: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 107: 절연막, 108: 산화물 반도체막, 108a: 산화물 반도체막, 108b: 산화물 반도체막, 108c: 산화물 반도체막, 112: 도전막, 112a: 도전막, 112b: 도전막, 113: 절연막, 113a: 절연막, 113b: 절연막, 114: 절연막, 116: 절연막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 130: 막, 131: 절연막, 140a: 마스크, 140b: 마스크, 141: 에칭 가스, 141a: 개구, 141b: 개구, 142: 산소, 142a: 개구, 142b: 개구, 142c: 개구, 150: 트랜지스터, 150A: 트랜지스터, 160: 트랜지스터, 160A: 트랜지스터, 170: 트랜지스터, 170A: 트랜지스터, 170B: 트랜지스터, 501: 화소 회로, 502: 화소부, 504: 드라이버 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 커패시터, 562: 커패시터, 570: 액정 소자, 572: 발광 소자, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 밀봉재, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 착색막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 764: 절연막, 766: 절연막, 768: 절연막, 770: 평탄화 절연막, 772: 도전막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 784: 도전막, 786: EL층, 788: 도전막, 790: 커패시터, 1100: 펠릿, 1100a: 펠릿, 1100b: 펠릿, 1101: 이온, 1120: 기판, 1130: 타깃, 5100: 펠릿, 5120: 기판, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백 라이트 유닛, 8008: 광원, 8009: 프레임, 8010: 프린트 기판, 8011: 전지, 9000: 하우징, 9001: 표시부, 9002: 표시부, 9003: 스피커, 9004: LED 램프, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9009: 스위치, 9010: 적외선 포트, 9011: 기억 매체 판독부, 9012: 지지부, 9013: 이어폰, 9014: 안테나, 9015: 셔터 버튼, 9016: 수상부, 9017: 충전기.
본 출원은 2014년 2월 28일에 일본 특허청에 출원된 일련 번호2014-039139의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2014년 2월 28일에 일본 특허청에 출원된 일련 번호2014-039139의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (21)
- 반도체 장치에 있어서,
제 1 절연막 위의 산화물 반도체막;
상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극;
상기 소스 전극 위의, 제 1 부분을 포함하는 제 2 절연막;
상기 드레인 전극 위의, 제 2 부분을 포함하는 제 3 절연막; 및
상기 제 2 절연막, 상기 제 3 절연막, 및 상기 산화물 반도체막 위의, 제 3 부분을 포함하는 제 4 절연막을 포함하고,
열탈착 분광법에서, 상기 제 1 부분으로부터 방출되는 산소 분자의 제 1 양 및 상기 제 2 부분으로부터 방출되는 산소 분자의 제 2 양은 각각 상기 제 3 부분으로부터 방출되는 산소 분자의 제 3 양보다 적은, 반도체 장치. - 제 1 항에 있어서,
상기 제 4 절연막 위의 제 5 절연막을 더 포함하고,
상기 제 5 절연막은 금속과, 산소 및 질소 중 적어도 하나를 포함하고,
상기 제 4 절연막은 상기 제 2 절연막, 상기 제 3 절연막, 및 상기 산화물 반도체막 각각의 상면과 접촉되는, 반도체 장치. - 제 2 항에 있어서,
상기 금속은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 4 절연막과, 상기 제 2 절연막, 상기 제 3 절연막, 및 상기 산화물 반도체막 각각 사이에 제 5 절연막을 더 포함하고,
상기 제 5 절연막은 금속과, 산소 및 질소 중 적어도 하나를 포함하고,
상기 금속은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 양 및 상기 제 2 양은 각각 1×1019/cm3 미만이고,
상기 제 3 양은 1×1019/cm3 이상인, 반도체 장치. - 제 5 항에 있어서,
상기 제 3 양은 1×1021/cm3 이상인, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 절연막 및 상기 제 3 절연막 각각은 질소 및 실리콘을 포함하고,
상기 제 4 절연막은 산소, 질소, 및 실리콘을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 절연막의 단부가 상기 소스 전극의 단부와 일치하는 제 1 영역, 및 상기 제 3 절연막의 단부가 상기 드레인 전극의 단부와 일치하는 제 2 영역이 제공되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 절연막은 상기 소스 전극의 내면 및 상기 산화물 반도체막의 상면과 접촉되고,
상기 제 3 절연막은 상기 드레인 전극의 내면 및 상기 산화물 반도체막의 상기 상면과 접촉되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 절연막 아래에 게이트 전극을 더 포함하는, 반도체 장치. - 표시 장치에 있어서,
제 1 항에 따른 반도체 장치를 포함하는, 표시 장치. - 반도체 장치에 있어서
게이트 전극;
상기 게이트 전극 위의 제 1 절연막;
상기 제 1 절연막 위의 산화물 반도체막;
상기 산화물 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극;
상기 소스 전극 위의, 제 1 부분을 포함하는 제 2 절연막;
상기 드레인 전극 위의, 제 2 부분을 포함하는 제 3 절연막; 및
상기 산화물 반도체막 위에 접하는, 제 3 부분을 포함하는 제 4 절연막을 포함하고,
열탈착 분광법에서, 상기 제 1 부분으로부터 방출되는 산소 분자의 제 1 양 및 상기 제 2 부분으로부터 방출되는 산소 분자의 제 2 양은 각각 상기 제 3 부분으로부터 방출되는 산소 분자의 제 3 양보다 적은, 반도체 장치. - 제 12 항에 있어서,
상기 제 2 절연막, 상기 제 3 절연막, 및 상기 제 4 절연막 위의 제 5 절연막을 더 포함하고,
상기 제 5 절연막은 금속과, 산소 및 질소 중 적어도 하나를 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 금속은 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 적어도 하나를 포함하는, 반도체 장치. - 제 12 항에 있어서,
상기 제 1 양 및 상기 제 2 양은 각각 1×1019/cm3 미만이고,
상기 제 3 양은 1×1019/cm3 이상인, 반도체 장치. - 제 12 항에 있어서,
상기 제 2 절연막 및 상기 제 3 절연막 각각은 질소 및 실리콘을 포함하고,
상기 제 4 절연막은 산소, 질소, 및 실리콘을 포함하는, 반도체 장치. - 제 12 항에 있어서,
상기 제 2 절연막의 단부가 상기 소스 전극의 단부와 일치하는 제 1 영역, 및 상기 제 3 절연막의 단부가 상기 드레인 전극의 단부와 일치하는 제 2 영역이 제공되는, 반도체 장치. - 제 12 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 상기 제 4 절연막에 제공되는 제 1 개구 및 제 2 개구를 각각 통하여 산화물 반도체막에 전기적으로 접속되는, 반도체 장치. - 제 12 항에 있어서,
상기 소스 전극 및 상기 드레인 전극 각각은 상기 제 4 절연막의 측면 및 상기 제 1 절연막의 상면과 접촉되는, 반도체 장치. - 표시 장치에 있어서,
제 12 항에 따른 반도체 장치를 포함하는, 표시 장치. - 반도체 장치에 있어서,
게이트 전극;
상기 게이트 전극 위의 제 1 절연막;
상기 제 1 절연막 위의 산화물 반도체막;
상기 산화물 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극;
상기 소스 전극 위의 제 2 절연막;
상기 드레인 전극 위의 제 3 절연막; 및
상기 제 2 절연막, 상기 제 3 절연막, 및 상기 산화물 반도체막 위의 제 4 절연막을 포함하고,
가열에 의하여 상기 제 3 절연막의 제 1 영역으로부터 방출되는 산소의 제 1 양 및 상기 제 4 절연막의 제 2 영역으로부터 방출되는 산소의 제 2 양은 가열에 의하여 상기 제 4 절연막의 제 3 영역으로부터 방출되는 산소의 제 3 양보다 적은, 반도체 장치.
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