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JP7227117B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
半導体装置において、電力制御回路等の大電流を扱う回路と信号処理回路等の小電流を扱う回路を混在させる場合がある。このような半導体装置においては、大電流回路において発生したノイズが小電流回路の動作に影響を及ぼすことがある。このため、大電流回路の周囲にガードリング領域を設けて、周囲から電気的に分離する技術が提案されている。
しかしながら、大電流回路の周囲にガードリング領域を設けても、ガードリング領域の外部にノイズが漏洩し、周囲の小電流回路に干渉することがある。このような干渉を抑制するためには、回路間の距離を長くする必要があり、半導体装置の小型化を阻害してしまう。
特許第５２１１６５２号公報
実施形態の目的は、小型化が可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられた第１導電形の半導体層と、前記半導体基板と前記半導体層との間に設けられた第２導電形の第１ディープ半導体領域と、前記第１ディープ半導体領域と共に前記半導体層の第１デバイス部分を囲む第２導電形の第１ガードリング領域と、前記第１ガードリング領域及び前記第１ディープ半導体領域に接し、前記第１デバイス部分を第１領域及び第２領域に区画する第２導電形の第１分離領域と、前記第１領域内に設けられた第１導電形の第１半導体領域と、前記第２領域内に設けられた第１導電形の第２半導体領域と、を備える。
実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられた第１導電形の半導体層と、前記半導体基板と前記半導体層との間に設けられた第２導電形の第１ディープ半導体領域と、前記第１ディープ半導体領域と共に前記半導体層の第１デバイス部分を囲む第２導電形の第１ガードリング領域と、前記第１デバイス部分内に設けられた第１導電形の第１半導体領域と、を備える。前記第１ガードリング領域の最も太い部分の幅は、前記第１ガードリング領域の最も細い部分の幅の１．１倍以上である。
第１の実施形態に係る半導体装置を示す平面図である。 第１の実施形態に係る半導体装置を示す断面図である。 第１の実施形態に係る半導体装置の動作を示す図である。 第１の実施形態の第１の変形例に係る半導体装置を示す平面図である。 第１の実施形態の第２の変形例に係る半導体装置を示す平面図である。 第１の実施形態の第３の変形例に係る半導体装置を示す平面図である。 第１の実施形態の第４の変形例に係る半導体装置を示す平面図である。 第１の実施形態の第５の変形例に係る半導体装置を示す平面図である。 第１の実施形態の第６の変形例に係る半導体装置を示す平面図である。 第２の実施形態に係る半導体装置を示す平面図である。 第２の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置を示す平面図である。 第３の実施形態に係る半導体装置を示す断面図である。 第４の実施形態に係る半導体装置を示す平面図である。 （ａ）は、第５の実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図である。 第６の実施形態に係る半導体装置を示す平面図である。 第７の実施形態に係る半導体装置を示す平面図である。
＜第１の実施形態＞
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、本実施形態に係る半導体装置を示す断面図である。
なお、各図は模式的なものであり、構成要素は適宜簡略化若しくは省略、又は誇張されている。また、図間において、構成要素の数及び寸法比は必ずしも一致しない。後述する他の図においても同様である。
先ず、本実施形態に係る半導体装置の構成を概略的に説明する。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、半導体基板１０が設けられている。半導体基板１０は例えば単結晶のシリコンからなり、その導電形は例えばｐ形である。半導体基板１０上には、半導体層１１が設けられている。半導体層１１は例えば、エピタキシャル成長した単結晶のシリコンからなり、その導電形はｐ形である。
半導体装置１においては、デバイス領域ＲＤ１とデバイス領域ＲＤ２が設定されている。デバイス領域ＲＤ１においては、ＬＤＭＯＳ（Laterally Double-Diffused MOSFET：横型二重拡散ＭＯＳＦＥＴ）の最小単位５０が複数個設けられており、複数個の最小単位５０によりＬＤＭＯＳ５１が形成されている。ＬＤＭＯＳ５１は、大電流を扱う大電流回路の一部である。大電流回路は、例えば、電流制御回路である。デバイス領域ＲＤ２においては、小電流素子５２が形成されている。小電流素子５２は、小電流を扱う小電流回路の一部である。小電流回路は、例えば、信号処理回路であり、例えばアナログ回路である。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板１０と半導体層１１との界面１２に平行な方向のうち、デバイス領域ＲＤ１からデバイス領域ＲＤ２に向かう方向を「Ｘ方向」とする。また、界面１２に平行な方向のうち、Ｘ方向に直交する方向を「Ｙ方向」とする。更に、界面１２に直交する方向を「Ｚ方向」とする。なお、Ｚ方向は、半導体基板１０や半導体層１１の「厚さ方向」ともいう。また、Ｚ方向のうち、半導体基板１０から半導体層１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
デバイス領域ＲＤ１においては、半導体基板１０と半導体層１１との間に、ディープｎ形領域１５が設けられている。ディープｎ形領域１５の導電形はｎ形である。上方から見て、ディープｎ形領域１５の形状は矩形状である。なお、後述する第６の実施形態で例示するように、ディープｎ形領域１５の形状は矩形以外の多角形でもよく、それ以外の形状でもよい。
また、デバイス領域ＲＤ１においては、ディープｎ形領域１５上にｎ形領域１６ａ及び１６ｂが設けられている。ｎ形領域１６ａは、ディープｎ形領域１５の端部上に設けられており、ｎ形領域１６ｂは、ディープｎ形領域１５の端部以外の部分の一部上に設けられている。ｎ形領域１６ａ及び１６ｂ上には、それぞれ、ｎ形領域１７ａ及び１７ｂが設けられており、ｎ形領域１７ａ及び１７ｂ上には、それぞれ、ｎ＋形コンタクト領域１８ａ及び１８ｂが設けられている。
ｎ形領域１６ａはディープｎ形領域１５の端部に接しており、ｎ形領域１７ａはｎ形領域１６ａに接しており、ｎ＋形コンタクト領域１８ａはｎ形領域１７ａに接している。ｎ形領域１６ａ、ｎ形領域１７ａ及びｎ＋形コンタクト領域１８ａにより、導電形がｎ形のガードリング領域１９が形成されている。一方、ｎ形領域１６ｂはディープｎ形領域１５の端部を除く部分の一部に接しており、ｎ形領域１７ｂはｎ形領域１６ｂに接しており、ｎ＋形コンタクト領域１８ｂはｎ形領域１７ｂに接している。ｎ形領域１６ｂ、ｎ形領域１７ｂ及びｎ＋形コンタクト領域１８ｂにより、導電形がｎ形の分離領域２２が形成されている。
上方から見て、ディープｎ形領域１５の形状が矩形である場合は、ガードリング領域１９の形状は、例えば、ディープｎ形領域１５の端縁に沿った矩形の枠状である。なお、ディープｎ形領域１５の形状が矩形以外の多角形である場合は、ガードリング領域１９の形状は、この多角形の端縁に沿った形状である。ｎ形領域１６ａの下端はディープｎ形領域１５の端部に接続されており、ｎ＋形コンタクト領域１８ａの上端は半導体層１１の上面に達している。この結果、ディープｎ形領域１５及びガードリング領域１９は、半導体層１１の一部をカップ状に囲んでいる。半導体層１１におけるディープｎ形領域１５及びガードリング領域１９により囲まれた部分を、デバイス部分２１とする。
分離領域２２は、デバイス部分２１を、第１領域Ｒ１と第２領域Ｒ２に電気的に分離する。以下、複数の領域を電気的に相互に分離することを、「区画」ともいう。本実施形態においては、分離領域２２の形状は、例えば、ＹＺ平面に沿って拡がる板状である。分離領域２２の下端はディープｎ形領域１５に接続され、上端は半導体層１１の上面に到達し、Ｙ方向の両端部はガードリング領域１９に接続されている。分離領域２２の幅、すなわち、Ｘ方向における長さは、ガードリング領域１９の幅に略等しい。また、上方から見て、第１領域Ｒ１の面積は第２領域Ｒ２の面積と略等しい。第１領域Ｒ１及び第２領域Ｒ２には、それぞれ、ＬＤＭＯＳの最小単位５０が複数個形成されている。
なお、図２においては、図示の便宜上、第１領域Ｒ１及び第２領域Ｒ２にはそれぞれ２個の最小単位５０しか示されていないが、各領域にはより多くの最小単位５０が設けられていてもよく、例えば、数十個から数百個の最小単位５０が設けられていてもよい。
デバイス領域ＲＤ２においては、半導体層１１の上層部分に、ｐ形ウェル２５及びｎ形ウェル２６を含む小電流素子５２が設けられている。小電流素子５２には、ｐ形ウェル２５及びｎ形ウェル２６以外の不純物領域が設けられていてもよく、絶縁部材及び電極等が設けられていてもよい。小電流素子５２はガードリング領域１９から離隔している。小電流素子５２は、上述の小電流回路の一部である。小電流回路については、詳細な説明を省略する。
半導体層１１の上層部分には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）５５が設けられている。ＳＴＩ５５は、デバイス領域ＲＤ１とデバイス領域ＲＤ２との間に配置されている。また、デバイス領域ＲＤ１内においては、ＳＴＩ５５は、第１領域Ｒ１の周囲、及び、第２領域Ｒ２の周囲に配置されている。デバイス領域ＲＤ２内においては、ＳＴＩ５５は、ｐ形ウェル２５の周囲及びｎ形ウェル２６の周囲に配置されている。ＳＴＩ５５は、例えば、シリコン酸化物により形成されている。
以下、デバイス領域ＲＤ１の構成を詳細に説明する。
本実施形態においては、第１領域Ｒ１の構成と第２領域Ｒ２の構成は実質的に同じである。第１領域Ｒ１及び第２領域Ｒ２においては、それぞれ、ｐ形領域３１が設けられている。ｐ形領域３１は半導体層１１の一部であり、ディープｎ形領域１５及びガードリング領域１９に接している。
ｐ形領域３１内には、ディープｐ形ウェル３０が設けられている。ディープｐ形ウェル３０の不純物濃度はｐ形領域３１の不純物濃度よりも高い。ｐ形領域３１の上層部のＸ方向中央部分には、導電形がｎ形のドリフト領域３３が設けられている。ドリフト領域３３はｐ形領域３１を介してディープｐ形ウェル３０から離隔している。なお、ドリフト領域３３はディープｐ形ウェル３０に接していてもよい。
ドリフト領域３３の上層部におけるＸ方向中央部には、導電形がｎ形のドレイン拡張領域３４が設けられており、ドレイン拡張領域３４の上層部におけるＸ方向中央部には、導電形がｎ＋形のドレイン領域３５が設けられている。ドレイン拡張領域３４の不純物濃度はドリフト領域３３の不純物濃度よりも高く、ドレイン領域３５の不純物濃度はドレイン拡張領域３４の不純物濃度よりも高い。
ドリフト領域３３から見てＸ方向には、ｐ形領域３６が設けられており、ｐ形領域３６の上層部におけるｐ形領域３１から離隔した部分には、導電形がｎ形のソース拡張領域３７と、導電形がｎ＋形のソース領域３８と、導電形がｐ＋形のボディコンタクト領域３９が設けられている。
半導体層１１上には、ゲート絶縁膜４２、及び、ステップ絶縁膜４３が設けられている。なお、ステップ絶縁膜４３の替わりにＳＴＩが設けられていてもよい。ゲート絶縁膜４２は、ドリフト領域３３におけるステップ絶縁膜４３（又はＳＴＩ）とｐ形領域３６との間の部分上、ｐ形領域３１におけるドリフト領域３３とｐ形領域３６との間の部分上、ｐ形領域３６におけるｐ形領域３１とソース拡張領域３７との間の部分上、及び、ソース拡張領域３７上に配置されている。ステップ絶縁膜４３はドリフト領域３３におけるドレイン拡張領域３４側の部分上に配置されている。ステップ絶縁膜４３はゲート絶縁膜４２よりも厚い。ゲート絶縁膜４２及びステップ絶縁膜４３は、例えば、シリコン酸化物により形成されている。
ゲート絶縁膜４２上及びステップ絶縁膜４３上には、ゲート電極４４が設けられている。ゲート電極４４は、例えばポリシリコン及び金属シリサイド等の導電性材料により形成されている。
ゲート電極４４の側面上には、側壁４５ａが設けられている。側壁４５ａの一部はステップ絶縁膜４３上に配置され、他の一部はソース拡張領域３７上に配置されている。ステップ絶縁膜４３のドレイン側の側面上には、側壁４５ｂが設けられている。側壁４５ｂは、ドレイン拡張領域３４上に配置されている。側壁４５ａ及び４５ｂは絶縁性材料からなり、例えば、シリコン酸化層及びシリコン窒化層からなる積層体である。
ｐ形領域３１、ディープｐ形ウェル３０、ドリフト領域３３、ドレイン拡張領域３４、ドレイン領域３５、ｐ形領域３６、ソース拡張領域３７、ソース領域３８、ボディコンタクト領域３９、ゲート絶縁膜４２、ステップ絶縁膜４３、ゲート電極４４、側壁４５ａ及び４５ｂにより、第１領域Ｒ１及び第２領域Ｒ２には、複数のｎ形のＬＤＭＯＳの最小単位５０が形成されている。
第１領域Ｒ１に多数の最小単位５０を設ける場合、Ｘ方向において隣り合う２つ最小単位５０においては、ｐ形領域３６、ソース拡張領域３７、ソース領域３８及びボディコンタクト領域３９（以下、総称して「ソース領域等」という）、又は、ドリフト領域３３、ドレイン拡張領域３４及びドレイン領域３５（以下、総称して「ドレイン領域等」という）が共有されていてもよい。すなわち、第１領域Ｒ１において、ソース領域等及びドレイン領域等がＸ方向に沿って交互に配列されており、隣り合うソース領域等とドレイン領域等の間に最小単位５０が形成されていてもよい。ソース領域等及びドレイン領域等は、Ｙ方向に沿って延びていてもよい。第２領域Ｒ２についても、同様である。
半導体層１１上には、層間絶縁膜４６が設けられている。層間絶縁膜４６は、ゲート絶縁膜４２、ステップ絶縁膜４３、ゲート電極４４、側壁４５ａ及び４５ｂを覆っている。層間絶縁膜４６内には、コンタクト４７ａ～４７ｅ、及び、配線４８が設けられている。配線４８はコンタクト４７ａ～４７ｅ上に配置されている。
コンタクト４７ａは、ガードリング領域１９のｎ＋形コンタクト領域１８ａに接続されている。コンタクト４７ｂは、分離領域２２のｎ＋形コンタクト領域１８ａに接続されている。コンタクト４７ｃは、ドレイン領域３５に接続されている。コンタクト４７ｄは、ソース領域３８及びボディコンタクト領域３９に接続されている。コンタクト４７ｅは、ゲート電極４４に接続されている。コンタクト４７ａ～４７ｅは、それぞれ、配線４８に接続されている。
次に、本実施形態に係る半導体装置１の動作について説明する。
図３は、本実施形態に係る半導体装置１の動作を示す図である。
デバイス領域ＲＤ１は電流制御回路を構成し、小電流素子５２は小電流回路を構成する。小電流回路は、例えば信号処理回路であり、例えばアナログ回路である。このため、小電流素子５２のｎ形ウェル２６に流れる電流は、ＬＤＭＯＳ５１のｐ形領域３１に流れる電流よりも小さい。
図３に示すように、通常は、ソース領域３８にはソース電位として例えば接地電位ＧＮＤが印加され、ドレイン領域３５にはドレイン電位Ｖｄが印加される。ドレイン電位Ｖｄはソース電位（ＧＮＤ）よりも高い。また、ガードリング領域１９にはコンタクト４７ａを介して基準電位が印加される。図３に示す例では、基準電位は接地電位ＧＮＤである。なお、基準電位は接地電位以外の電位、例えば、５Ｖ等の定電位又はドレイン電位Ｖｄであってもよい。この状態で、コンタクト４７ｅを介してゲート電極４４にゲート電位Ｖｇが印加されることにより、ＬＤＭＯＳ５１のオン／オフが制御される。
しかしながら、ドレイン領域３５に負回生電流が流入する場合がある。負回生電流は、例えば、電源出力の降圧回路、又は、Ｈブリッジ出力の貫通防止期間において、発生する。ドレイン領域３５に負回生電流が流入すると、ドレイン領域３５の電位はソース電位（例えば、接地電位ＧＮＤ）よりも低くなる。この場合、ｐ形領域３１とｎ形のドリフト領域３３からなる寄生ダイオード１０１に順方向電圧が印加され、導通する。このため、コンタクト４７ｄ、ボディコンタクト領域３９、ｐ形領域３６、ｐ形領域３１、ドリフト領域３３、ドレイン拡張領域３４、ドレイン領域３５、コンタクト４７ｃの順に、電流が流れる。
これにより、ｐ形領域３１の電位が降下し、ガードリング領域１９及びディープｎ形領域１５、ｐ形領域３１、並びに、ドリフト領域３３によって形成された寄生ｎｐｎトランジスタ１０２が導通し、コンタクト４７ａ、ガードリング領域１９及びディープｎ形領域１５、ｐ形領域３１、ドリフト領域３３、ドレイン拡張領域３４、ドレイン領域３５、コンタクト４７ｃの順に、電流が流れる。
これにより、ガードリング領域１９及びディープｎ形領域１５の電位が変動する。この結果、ｎ形ウェル２６、ｐ形の半導体層１１及びｐ形ウェル２５、ｎ形のガードリング領域１９及びディープｎ形領域１５によって形成された寄生ｎｐｎトランジスタ１０３が導通し、ｐ形ウェル２５及びｎ形ウェル２６の電位が変動する。これにより、ｐ形ウェル２５及びｎ形ウェル２６によって形成された小電流素子５２の動作が影響を受ける。小電流素子５２に流れる電流はＬＤＭＯＳ５１に流れる電流よりも小さいため、わずかな電位の変動により、大きな影響を受け、誤動作が生じやすくなる。特に、小電流回路がアナログ回路である場合には、誤動作が生じやすい。
本実施形態においては、分離領域２２にコンタクト４７ｂを介してガードリング領域１９と同じ電位、すなわち、接地電位ＧＮＤ等の基準電位を印加している。これにより、ディープｎ形領域１５の電位が安定し、寄生ｎｐｎトランジスタ１０３の導通が抑制される。この結果、ｐ形ウェル２５及びｎ形ウェル２６の電位の変動が抑制され、小電流素子５２の動作が安定する。
次に、本実施形態の効果について説明する。
本実施形態によれば、デバイス部分２１に分離領域２２を設けてディープｎ形領域１５に接続している。このため、ＬＤＭＯＳ５１のドレイン領域３５に負回生電流が流入し、寄生ダイオード１０１及び寄生ｎｐｎトランジスタ１０２が導通しても、ディープｎ形領域１５及びガードリング領域１９の電位の変動を抑制し、寄生ｎｐｎトランジスタ１０３の導通を抑制する。これにより、小電流素子５２の動作への影響を抑制できる。すなわち、ＬＤＭＯＳ５１が小電流素子５２に干渉することを抑制できる。この結果、デバイス領域ＲＤ１とデバイス領域ＲＤ２との距離を短縮し、半導体装置１の小型化を図ることができる。
＜第１の実施形態の第１の変形例＞
次に、第１の実施形態の第１の変形例について説明する。
図４は、本変形例に係る半導体装置を示す平面図である。
図４に示すように、本変形例に係る半導体装置１ａにおいては、第１領域Ｒ１の面積が第２領域Ｒ２の面積よりも大きい。例えば、第１領域Ｒ１の面積は第２領域Ｒ２の面積の２倍である。また、第１領域Ｒ１に設けられたＬＤＭＯＳの最小単位５０の数は、第２領域Ｒ２に設けられた最小単位５０の数よりも多く、例えば、２倍である。このように、第２領域Ｒ２の面積と第１領域Ｒ１の面積は異なっていてもよい。このように、デバイス領域ＲＤ２側に配置された第２領域Ｒ２において、最小単位５０の数を少なくすることにより、デバイス領域ＲＤ１がデバイス領域ＲＤ２に及ぼす影響をより効果的に低減できる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第１の実施形態の第２の変形例＞
次に、第１の実施形態の第２の変形例について説明する。
図５は、本変形例に係る半導体装置を示す平面図である。
図５に示すように、本変形例に係る半導体装置１ｂにおいては、分離領域２２の形状がＸＺ平面に沿って拡がる板状であり、第１領域Ｒ１と第２領域Ｒ２がＹ方向に沿って配列されている。第１領域Ｒ１と第２領域Ｒ２の配列方向は限定されず、Ｘ方向及びＹ方向以外の方向でもよい。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第１の実施形態の第３の変形例＞
次に、第１の実施形態の第３の変形例について説明する。
図６は、本変形例に係る半導体装置を示す平面図である。
図６に示すように、本変形例に係る半導体装置１ｃにおいては、分離領域２２が２つ相互に離隔して設けられている。２つの分離領域２２はＸ方向に配列されている。各分離領域２２はＹＺ平面に沿って拡がる板状である。これにより、分離領域２２は、デバイス部分２１を、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３の３つの領域に区画している。第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３は、Ｘ方向に沿ってこの順に配列されている。但し、配列方向はこれには限定されない。また、第１領域Ｒ１の面積、第２領域Ｒ２の面積、第３領域Ｒ３の面積は、相互に異なっていてもよい。例えば、第２領域Ｒ２の面積が第１領域Ｒ１の面積及び第３領域Ｒ３の面積よりも大きくてもよく、第３領域Ｒ３、第２領域Ｒ２、第１領域Ｒ１の順に大きくてもよい。
第１領域Ｒ１及び第２領域Ｒ２の構成は、第１の実施形態と同様である。第３領域Ｒ３の構成は、第１領域Ｒ１の構成と同様である。すなわち、第３領域Ｒ３にもｐ形領域３１等が設けられ、複数の最小単位５０が形成されている。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第１の実施形態の第４の変形例＞
次に、第１の実施形態の第４の変形例について説明する。
図７は、本変形例に係る半導体装置を示す平面図である。
図７に示すように、本変形例に係る半導体装置１ｄにおいては、分離領域２２が３つ相互に離隔して設けられている。３つの分離領域２２はＸ方向に配列されている。各分離領域２２はＹＺ平面に沿って拡がる板状である。これにより、分離領域２２は、デバイス部分２１を、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４の４つの領域に区画している。第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４は、Ｘ方向に沿ってこの順に配列されている。但し、配列方向はこれには限定されない。
第１領域Ｒ１及び第２領域Ｒ２の構成は、第１の実施形態と同様である。第３領域Ｒ３及び第４領域Ｒ４の構成は、第１領域Ｒ１の構成と同様である。すなわち、第３領域Ｒ３及び第４領域Ｒ４にもｐ形領域３１等が設けられ、複数の最小単位５０が形成されている。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。なお、第１領域Ｒ１の面積、第２領域Ｒ２の面積、第３領域Ｒ３の面積、第４領域Ｒ４の面積は、相互に異なっていてもよい。
＜第１の実施形態の第５の変形例＞
次に、第１の実施形態の第５の変形例について説明する。
図８は、本変形例に係る半導体装置を示す平面図である。
図８に示すように、本変形例に係る半導体装置１ｅにおいては、上方から見て、分離領域２２の形状が十字状である。すなわち、分離領域２２には、ＹＺ平面に沿って拡がる板状部分と、ＸＺ平面に沿って拡がる板状部分と、が設けられている。これにより、分離領域２２は、デバイス部分２１を、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４の４つの領域に区画している。第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４は、Ｘ方向及びＹ方向に沿って２行２列の行列状に配列されている。但し、配列方向はこれには限定されない。本変形例における上記以外の構成、動作及び効果は、第１の実施形態の第４の変形例と同様である。
＜第１の実施形態の第６の変形例＞
次に、第１の実施形態の第６の変形例について説明する。
図９は、本変形例に係る半導体装置を示す平面図である。
図９に示すように、本変形例に係る半導体装置１ｆは、第５の変形例に係る半導体装置１ｅ（図８参照）と比較して、分離領域２２の幅がガードリング領域１９の幅よりも細い点が異なっている。分離領域２２の幅は、例えば、ガードリング領域１９の幅の半分以下である。
これにより、ディープｎ形領域１５及びガードリング領域１９の電位を安定化しつつ、デバイス領域ＲＤ１の面積を縮小し、半導体装置１ｆをより小型化することができる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態の第５の変形例と同様である。
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を示す平面図である。
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１０及び図１１に示すように、本実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、小電流素子５２がデバイス領域ＲＤ２ではなく、デバイス領域ＲＤ１の第２領域Ｒ２に形成されている点が異なっている。半導体装置２において、第１領域Ｒ１の構成は、第１の実施形態と同様である。
第２領域Ｒ２においては、ｐ形領域３１が設けられており、ｐ形領域３１上にｐ形ウェル２５及びｎ形ウェル２６が設けられている。ｐ形ウェル２５及びｎ形ウェル２６は、小電流素子５２の一部であり、小電流素子５２は小電流回路の一部である。小電流回路は、例えば信号処理回路であり、例えばアナログ回路である。第２領域Ｒ２のｐ形領域３１を流れる電流は、第１領域Ｒ１のｐ形領域３１を流れる電流よりも小さい。
本実施形態によれば、分離領域２２を設けることにより、ＬＤＭＯＳ５１において発生したノイズが、小電流素子５２の動作に影響を及ぼすことを抑制できる。また、ＬＤＭＯＳ５１及び小電流素子５２を１つのデバイス領域ＲＤ１に設けることができるため、半導体装置２をより小型化することができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第３の実施形態＞
次に、第３の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を示す平面図である。
図１３は、本実施形態に係る半導体装置を示す断面図である。
図１２及び図１３に示すように、本実施形態に係る半導体装置３は、第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、第１領域Ｒ１及び第２領域Ｒ２の双方に小電流素子５２が形成されている点が異なっている。
半導体装置３において、第１領域Ｒ１及び第２領域Ｒ２においては、それぞれ、ｐ形領域３１が設けられている。ディープｎ形領域１５とｐ形領域３１との間には、ディープｐ形ウェル３０が設けられている。ディープｐ形ウェル３０の不純物濃度は、ｐ形領域３１の不純物濃度よりも高い。また、ｐ形領域３１上にはｐ形ウェル２５及びｎ形ウェル２６が設けられている。ｐ形ウェル２５及びｎ形ウェル２６は、小電流素子５２の一部であり、小電流素子５２は小電流回路の一部である。小電流回路は、例えば信号処理回路であり、例えばアナログ回路である。
本実施形態においては、ディープｎ形領域１５及びガードリング領域１９によって小電流回路を囲むことにより、デバイス領域ＲＤ１の外部に設けられた回路（図示せず）からノイズが流入しても、小電流回路が影響を受けることを抑制できる。また、分離領域２２を設けることにより、第１領域Ｒ１内のｐ形ウェル２５と第２領域Ｒ２内のｐ形ウェル２５の電位が異なる場合、及び、第１領域Ｒ１内のｎ形ウェル２６と第２領域Ｒ２内のｎ形ウェル２６の電位が異なる場合でも、これらのｐ形ウェル２５及びｎ形ウェル２６を１つのデバイス領域ＲＤ１内に混載することができ、半導体装置３を小型化することができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第４の実施形態＞
次に、第４の実施形態について説明する。
図１４は、本実施形態に係る半導体装置を示す平面図である。
図１４に示すように、本実施形態に係る半導体装置４は、第１の実施形態の第５の変形例に係る半導体装置１ｅ（図８参照）と比較して、デバイス領域ＲＤ２の構成が異なっている。
半導体装置４においては、デバイス領域ＲＤ２において、半導体基板１０と半導体層１１との間にディープｎ形領域６１が設けられており、ディープｎ形領域６１の端部上には、ｎ形のガードリング領域６２が設けられている。上方から見て、ディープｎ形領域６１の形状は例えば矩形状であり、ガードリング領域６２の形状は枠状である。ディープｎ形領域６１及びガードリング領域６２によって、半導体層１１のデバイス部分６３が囲まれている。
そして、デバイス領域ＲＤ２においては、分離領域６４が設けられている。上方から見て、分離領域６４の形状は十字状である。上方から見て、デバイス領域ＲＤ２の分離領域６４の幅は、デバイス領域ＲＤ１の分離領域２２の幅よりも細い。なお、分離領域６４の幅は、分離領域２２の幅と同じでもよく、太くてもよい。また、デバイス領域ＲＤ２におけるガードリング領域６２の幅は、デバイス領域ＲＤ１におけるガードリング領域１９の幅よりも細くてもよい。更に、上方から見て、デバイス領域ＲＤ２の面積はデバイス領域ＲＤ１の面積よりも小さくてもよい。
デバイス部分６３は、分離領域６４によって４つの領域、すなわち、第５領域Ｒ５、第６領域Ｒ６、第７領域Ｒ７、第８領域Ｒ８に区画されている。第５領域Ｒ５、第６領域Ｒ６、第７領域Ｒ７、第８領域Ｒ８は、Ｘ方向及びＹ方向に沿って２行２列の行列状に配列されている。
第５領域Ｒ５、第６領域Ｒ６、第７領域Ｒ７、第８領域Ｒ８の構成は、第３の実施形態における第２領域Ｒ２と同様である。すなわち、第５領域Ｒ５、第６領域Ｒ６、第７領域Ｒ７、第８領域Ｒ８には、それぞれ、ｐ形領域３１等が設けられており、小電流素子５２が形成されている。小電流素子５２は小電流回路を構成している。小電流回路は、例えば信号処理回路であり、例えばアナログ回路である。
一方、デバイス領域ＲＤ１においては、ＬＤＭＯＳ５１が形成されており、電流制御回路を構成している。このため、デバイス領域ＲＤ２に設けられたｐ形領域３１を流れる電流は、デバイス領域ＲＤ１に設けられたｐ形領域３１を流れる電流よりも小さい。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態の第５の変形例と同様である。
＜第５の実施形態＞
次に、第５の実施形態について説明する。
図１５（ａ）は、本実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図である。
図１５（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置５は、第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、分離領域２２が設けられていない点と、ガードリング領域１９の幅が不均一であり、最も太い部分の幅Ｗ１が、最も細い部分の幅Ｗ２の１．１倍以上である点が異なっている。
例えば、上方から見て、ガードリング領域１９の形状は枠状であり、４つの辺部１９ａ、１９ｂ、１９ｃ、１９ｄにより構成されている。そして、１つの辺部１９ａの幅が、他の３つの辺部１９ｂ、１９ｃ、１９ｄのそれぞれの幅よりも太い。辺部１９ａにおける最大の幅が幅Ｗ１であり、辺部１９ｂ、１９ｃ、１９ｄにおける最小の幅が幅Ｗ２である。上述の如く、幅Ｗ１は幅Ｗ２の１．１倍以上であり、例えば、２倍以上である。例えば、辺部１９ａは、４つの辺部のうち、デバイス領域ＲＤ２に最も近い辺部である。
本実施形態によれば、ガードリング領域１９の太い辺部１９ａは抵抗が低いため、辺部１９ａを介してディープｎ形領域１５に効率よく接地電位ＧＮＤを印加することができる。これにより、ディープｎ形領域１５及びガードリング領域１９の電位の変動を抑制することができる。
また、デバイス領域ＲＤ２には、第１の実施形態と同様に、ｐ形ウェル２５及びｎ形ウェル２６を含む小電流素子５２が設けられている。小電流素子５２は信号処理回路又はアナログ回路等の小電流回路を構成している。デバイス領域ＲＤ２のｎ形ウェル２６に流れる電流は、デバイス領域ＲＤ１のｐ形領域３１を流れる電流よりも小さい。
本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。なお、本実施形態においては、ガードリング領域１９の４つの辺部のうち１つのみを太くする例を示したが、２つ又は３つの辺部を太くしてもよい。また、最も太い辺部は、必ずしも、デバイス領域ＲＤ２に最も近い辺部でなくてもよい。
＜第６の実施形態＞
次に、第６の実施形態について説明する。
図１６は、本実施形態に係る半導体装置を示す平面図である。
図１６に示すように、本実施形態に係る半導体装置６は、第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、Ｙ方向における第２領域Ｒ２の長さが第１領域Ｒ１の長さよりも短く、上方から見たデバイス領域ＲＤ１の全体形状が矩形以外の多角形、例えば、Ｌ字状である点が異なっている。
本実施形態においては、上方から見て、ディープｎ形領域１５の形状もＬ字状であり、ガードリング領域１９の形状はＬ字の枠状である。また、Ｙ方向における分離領域２２の長さは、第１の実施形態に係る半導体装置１よりも短い。なお、デバイス領域ＲＤ１の形状はＬ字状には限定されず、他の多角形であってもよい。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第７の実施形態＞
次に、第７の実施形態について説明する。
図１７は、本実施形態に係る半導体装置を示す平面図である。
図１７に示すように、本実施形態に係る半導体装置７は、第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、第１領域Ｒ１の形状が矩形以外の多角形、例えば、Ｌ字状である点が異なっている。
より具体的には、Ｘ方向及びＹ方向の双方において、第２領域Ｒ２の長さは、第１領域Ｒ１の長さよりも短い。上方から見て、第２領域Ｒ２の形状は矩形状である。一方、第１領域Ｒ１の形状は、第２領域Ｒ２の２辺に対向するＬ字状である。ガードリング領域１９の形状も、上方から見て、Ｌ字状である。なお、上方から見て、ディープｎ形領域１５の形状は矩形状であり、ガードリング領域１９の形状は矩形の枠状である。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
以上説明した実施形態によれば、小型化が可能な半導体装置を実現することができる。
以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及びその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態及びその変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態及びその変形例は、相互に組み合わせて実施することもできる。
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、２、３、４、５、６、７：半導体装置
１０：半導体基板
１１：半導体層
１２：界面
１５：ディープｎ形領域
１６ａ、１６ｂ：ｎ形領域
１７ａ、１７ｂ：ｎ形領域
１８ａ、１８ｂ：ｎ＋形コンタクト領域
１９：ガードリング領域
１９ａ、１９ｂ、１９ｃ、１９ｄ：辺部
２１：デバイス部分
２２：分離領域
２５：ｐ形ウェル
２６：ｎ形ウェル
３０：ディープｐ形ウェル
３１：ｐ形領域
３３：ドリフト領域
３４：ドレイン拡張領域
３５：ドレイン領域
３６：ｐ形領域
３７：ソース拡張領域
３８：ソース領域
３９：ボディコンタクト領域
４２：ゲート絶縁膜
４３：ステップ絶縁膜
４４：ゲート電極
４５ａ、４５ｂ：側壁
４６：層間絶縁膜
４７ａ、４７ｂ、４７ｃ、４７ｄ、４７ｅ：コンタクト
４８：配線
５０：ＬＤＭＯＳの最小単位
５１：ＬＤＭＯＳ
５２：小電流素子
５５：ＳＴＩ
６１：ディープｎ形領域
６２：ガードリング領域
６３：デバイス部分
６４：分離領域
１０１：寄生ダイオード
１０２：寄生ｎｐｎトランジスタ
１０３：寄生ｎｐｎトランジスタ
ＧＮＤ：接地電位
Ｒ１：第１領域
Ｒ２：第２領域
Ｒ３：第３領域
Ｒ４：第４領域
Ｒ５：第５領域
Ｒ６：第６領域
Ｒ７：第７領域
Ｒ８：第８領域
ＲＤ１、ＲＤ２：デバイス領域
Ｖｄ：ドレイン電位
Ｖｇ：ゲート電位
Ｗ１：最も太い部分の幅
Ｗ２：最も細い部分の幅

Claims (14)

  1. 第１導電形の半導体基板と、
    前記半導体基板上に設けられた第１導電形の半導体層と、
    前記半導体基板と前記半導体層との間に設けられた第２導電形の第１ディープ半導体領域と、
    前記第１ディープ半導体領域と共に前記半導体層の第１デバイス部分を囲む第２導電形の第１ガードリング領域と、
    前記第１ガードリング領域及び前記第１ディープ半導体領域に接し、前記第１デバイス部分を第１領域及び第２領域に区画する第２導電形の第１分離領域と、
    前記第１領域内に設けられた第１導電形の第１半導体領域と、
    前記第２領域内に設けられた第１導電形の第２半導体領域と、
    を備えた半導体装置。
  2. 前記第１分離領域の幅は前記第１ガードリング領域の幅よりも細い請求項１に記載の半導体装置。
  3. 前記第１領域内に設けられた第２導電形の第１ソース領域と、
    前記第１領域内に設けられ、前記第１ソース領域から離隔した第２導電形の第１ドレイン領域と、
    前記第１領域上に設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
    をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記第２半導体領域に流れる電流は、前記第１半導体領域に流れる電流よりも小さい請求項３に記載の半導体装置。
  5. 前記第２領域内に設けられた第２導電形の第２ソース領域と、
    前記第２領域内に設けられ、前記第２ソース領域から離隔した第２導電形の第２ドレイン領域と、
    前記第２領域上に設けられた第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
    をさらに備えた請求項３に記載の半導体装置。
  6. 前記半導体層における前記第１ガードリング領域の外部に配置され、第２導電形の第３半導体領域をさらに備え、
    前記第３半導体領域に流れる電流は前記第１半導体領域に流れる電流よりも小さい請求項５に記載の半導体装置。
  7. 前記半導体基板と前記半導体層との間に設けられ、前記第１ディープ半導体領域から離隔した第２導電形の第２ディープ半導体領域と、
    前記第２ディープ半導体領域と共に前記半導体層の第２デバイス部分を囲む第２導電形の第２ガードリング領域と、
    前記第２ガードリング領域及び前記第２ディープ半導体領域に接し、前記第２デバイス部分を第３領域及び第４領域に区画する第２導電形の第２分離領域と、
    前記第３領域内に設けられた第１導電形の第３半導体領域と、
    前記第４領域内に設けられた第１導電形の第４半導体領域と、
    をさらに備え、
    前記第３半導体領域に流れる電流、及び、前記第４半導体領域に流れる電流は、前記第１半導体領域に流れる電流、及び、前記第２半導体領域に流れる電流よりも小さい請求項５に記載の半導体装置。
  8. 前記第２ガードリング領域の幅は前記第１ガードリング領域の幅よりも細い請求項７に記載の半導体装置。
  9. 第１導電形の第３半導体領域をさらに備え、
    前記第１分離領域は、前記第１デバイス部分を前記第１領域、前記第２領域及び第３領域に区画し、
    前記第３半導体領域は前記第３領域内に設けられた請求項１～８のいずれか１つに記載の半導体装置。
  10. 第１導電形の第３半導体領域と、
    第１導電形の第４半導体領域と、
    をさらに備え、
    前記第１分離領域は、前記第１デバイス部分を前記第１領域、前記第２領域、第３領域及び第４領域に区画し、
    前記第３半導体領域は前記第３領域内に設けられ、
    前記第４半導体領域は前記第４領域内に設けられた請求項１～８のいずれか１つに記載の半導体装置。
  11. 前記第１領域、前記第２領域、前記第３領域、及び、前記第４領域は、一方向に沿って配列された請求項１０に記載の半導体装置。
  12. 前記第１領域、前記第２領域、前記第３領域、及び、前記第４領域は、行列状に配列された請求項１０に記載の半導体装置。
  13. 前記第１領域内に設けられた第１導電形の第２ディープ半導体領域と、
    前記第２領域内に設けられた第１導電形の第３ディープ半導体領域と、
    をさらに備えた請求項１～１２のいずれか１つに記載の半導体装置。
  14. 前記第１ガードリング領域に接続された第１コンタクトと、
    前記第１分離領域に接続された第２コンタクトと、
    をさらに備えた請求項１～１３のいずれか１つに記載の半導体装置。
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