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JP4645861B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置に関する。
近年の機器の小型化や低消費電力化の要求に伴って、従来用いられていた電流駆動能力の優れたＮＰＮ型トランジスタに代わって、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタが用いられるようになっている。
一方、機器の動作状態に応じて消費電流を切り替える等のために、同一半導体基板上に消費電流が大きい高電圧用出力部と消費電流が小さい低電圧用出力部とを混載した半導体装置がある。例えば、特許文献１には、同一の半導体基板上に、高電圧用のＬＤＭＯＳトランジスタと低電圧用のＭＯＳトランジスタとが、混載されている半導体装置が開示されている。
特開２００２−１００６８４号公報
本発明の目的は、同一の半導体基板上に、数種類のトランジスタを形成する半導体装置の製造方法であって、特性が良好で信頼性の高いトランジスタを、簡易なプロセスによって形成する半導体装置の製造方法を提供することにある。また、本発明の目的は、上記製造方法によって製造された半導体装置を提供することにある。
本発明に係る半導体装置の製造方法は、
第１導電型の半導体基板に、ＬＤＭＯＳ領域と、オフセットドレインＭＯＳ領域と、ＣＭＯＳ領域と、を区画する素子分離絶縁層を形成する工程と、
前記ＬＤＭＯＳ領域および前記オフセットドレインＭＯＳ領域に、ドレイン側オフセット絶縁層を形成する工程と、
前記ＬＤＭＯＳ領域と、前記オフセットドレインＭＯＳ領域とに、同時に、第２導電型の第１ウェルを形成する工程と、
前記ＬＤＭＯＳ領域の前記第１ウェルと、前記ＣＭＯＳ領域とに、同時に、第１導電型の第２ウェルを形成する工程と、
前記ＣＭＯＳ領域に、第２導電型の第２ウェルを形成する工程と、
前記オフセットドレインＭＯＳ領域の前記ドレイン側オフセット絶縁層の下に、第１導電型のオフセット層を形成する工程と、
前記ＬＤＭＯＳ領域の第１導電型の前記第２ウェルにソースとなる第２導電型の不純物層を形成すると同時に、前記ＬＤＭＯＳ領域の第２導電型の前記第１ウェルにドレインとなる第２導電型の不純物層を形成し、さらに同時に、前記ＣＭＯＳ領域の第１導電型の前記第２ウェルにソースおよびドレインとなる第２導電型の不純物層を形成する工程と、
前記オフセットドレインＭＯＳ領域の第２導電型の前記第１ウェルにソースおよびドレインとなる第１導電型の不純物層を形成すると同時に、前記ＣＭＯＳ領域の第２導電型の前記第２ウェルにソースおよびドレインとなる第１導電型の不純物層を形成する工程と、
を含み、
前記第１ウェルは、前記第２ウェルよりも深いウェルであり、
前記第２ウェルは、高エネルギーイオン注入法によって形成されたレトログレードウェルである。
本発明に係る半導体装置の製造方法は、同一の半導体基板上に、数種類のトランジスタを形成する半導体装置の製造方法であって、特性が良好で信頼性の高いトランジスタを、簡易なプロセスによって形成することができる。
本発明に係る半導体装置の製造方法において、
前記ＬＤＭＯＳ領域には、第２導電型のチャネル領域を有するＬＤＭＯＳトランジスタが形成され、
前記オフセットドレインＭＯＳ領域には、第１導電型のチャネル領域を有するオフセットドレインＭＯＳトランジスタが形成され、
前記ＣＭＯＳ領域には、第１導電型のチャネル領域を有する第１ＭＯＳトランジスタと、第２導電型のチャネル領域を有する第２ＭＯＳトランジスタと、が形成されることができる。
本発明に係る半導体装置の製造方法において、
前記第１導電型の第２ウェルを形成する工程および前記第２導電型の第２ウェルを形成する工程は、
前記半導体基板の厚み方向に対して傾いた一の方向から、イオンを注入する工程と、
前記半導体基板の厚み方向に対して傾き、前記一の方向とは異なる他の方向から、イオンを注入する工程と、
を有することができる。
本発明に係る半導体装置の製造方法において、
前記第１導電型の第２ウェルを形成する工程および前記第２導電型の第２ウェルを形成する工程は、
イオンの照射方向は固定された状態で、前記半導体基板を有するウェハを前記イオンの照射方向に対して相対的に動かすことによって、前記一の方向および前記他の方向からイオンを注入することができる。
本発明に係る半導体装置の製造方法において、
前記第１導電型の第２ウェルを形成する工程および前記第２導電型の第２ウェルを形成する工程は、
前記イオンの照射方向の軸に対して、前記半導体基板の厚み方向の軸が傾いている状態でイオンを注入する第１注入工程と、
前記イオンの照射方向の軸を中心として、前記第１注入工程の前記半導体基板の厚み方向の軸を９０度回転させた状態でイオンを注入する第２注入工程と、
前記イオンの照射方向の軸を中心として、前記第１注入工程の前記半導体基板の厚み方向の軸を１８０度回転させた状態でイオンを注入する第３注入工程と、
前記イオンの照射方向の軸を中心として、前記第１注入工程の前記半導体基板の厚み方向の軸を２７０度回転させた状態でイオンを注入する第４注入工程と、
を有することができる。
本発明に係る半導体装置の製造方法において、
前記注入工程の各々では、総イオン注入量の１／４を注入することができる。
本発明に係る半導体装置の製造方法において、
前記第１導電型の第２ウェルを形成する工程では、さらに同時に、前記オフセットドレインＭＯＳ領域の前記第１ウェルに、第１導電型の第２ウェルを形成し、
前記オフセットドレインＭＯＳ領域の第１導電型の前記第２ウェルには、ドレインとなる前記不純物層が形成されることができる。
本発明に係る半導体装置の製造方法において、
前記第２導電型の第２ウェルを形成する工程では、さらに同時に、前記オフセットドレインＭＯＳ領域の前記第１ウェルに、第２導電型の第２ウェルを形成し、
前記オフセットドレインＭＯＳ領域の第２導電型の前記第２ウェル領域には、ソースとなる前記不純物層が形成されることができる。
本発明に係る半導体装置の製造方法において、
前記オフセットドレインＭＯＳ領域の第２導電型の前記第２ウェルは、平面視において、前記オフセットドレインＭＯＳ領域の第１導電型の前記第２ウェルの周囲に形成され、
前記オフセットドレインＭＯＳ領域の第２導電型の前記第２ウェルの外周の少なくとも一部は、平面視において、前記オフセットドレインＭＯＳ領域の前記第１ウェルの外周よりも外側に設けられ、
前記オフセットドレインＭＯＳ領域の第２導電型の前記第２ウェルは、前記オフセットドレインＭＯＳ領域の前記第１ウェルより、不純物濃度が大きいことができる。
本発明に係る半導体装置の製造方法において、
前記第２導電型の第２ウェルを形成する工程では、さらに同時に、前記ＬＤＭＯＳ領域の前記第１ウェルに、第２導電型の第２ウェルを形成し、
前記ＬＤＭＯＳ領域の第２導電型の前記第２ウェルには、ドレインとなる前記不純物層が形成されることができる。
本発明に係る半導体装置の製造方法において、
前記ＬＤＭＯＳ領域の第２導電型の前記第２ウェルは、平面視において、前記ＬＤＭＯＳ領域の第１導電型の前記第２ウェルの周囲に形成され、
前記ＬＤＭＯＳ領域の第２導電型の前記第２ウェルの外周の少なくとも一部は、平面視において、前記ＬＤＭＯＳ領域の前記第１ウェルの外周よりも外側に設けられ、
前記ＬＤＭＯＳ領域の第２導電型の前記第２ウェルは、前記ＬＤＭＯＳ領域の前記第１ウェルより、不純物濃度が大きいことができる。
本発明に係る半導体装置の製造方法において、
前記第２導電型の第１ウェルを形成する工程では、さらに同時に、前記ＣＭＯＳ領域に、第２導電型の第１ウェルを形成し、
前記ＣＭＯＳ領域の前記第１ウェルには、第１導電型の前記第２ウェルおよび第２導電型の前記第２ウェルが形成されることができる。
本発明に係る半導体装置の製造方法において、
前記素子分離絶縁層を形成する工程では、さらに、バイポーラトランジスタ領域を区画する素子分離絶縁層を形成し、
前記第２導電型の第２ウェルを形成する工程では、さらに同時に、前記バイポーラトランジスタ領域に、第２導電型の第２ウェルを形成し、
前記バイポーラトランジスタ領域の前記第２ウェルに、第１導電型のベース層を形成する工程を有し、
前記第２導電型の不純物層を形成する工程では、さらに同時に、前記バイポーラトランジスタ領域の第２導電型の前記第２ウェルにコレクタとなる第２導電型の不純物層を形成し、前記ベース層にエミッタとなる第２導電型の不純物層を形成することができる。
本発明に係る半導体装置の製造方法において、
前記バイポーラトランジスタ領域には、縦型のバイポーラトランジスタが形成されることができる。
本発明に係る半導体装置の製造方法において、
前記オフセット層と、前記ベース層とは、同時に形成されることができる。
本発明に係る半導体装置の製造方法において、
前記第１ウェルは、ドライブイン拡散法によって形成されることができる。
本発明に係る半導体装置の製造方法において、
前記第１ウェルは、高エネルギーイオン注入法によって形成されることができる。
本発明に係る半導体装置は、
前記半導体基板に形成され、ＬＤＭＯＳ領域と、オフセットドレインＭＯＳ領域と、ＣＭＯＳ領域と、を区画する素子分離絶縁層と、
前記ＬＤＭＯＳ領域および前記オフセットドレインＭＯＳ領域に形成されたドレイン側オフセット絶縁層と、
前記ＬＤＭＯＳ領域および前記オフセットドレインＭＯＳ領域に形成された第２導電型の第１ウェルと、
前記ＬＤＭＯＳ領域の前記第１ウェルおよび前記ＣＭＯＳ領域に形成された第１導電型の第２ウェルと、
前記ＣＭＯＳ領域に形成された第２導電型の第２ウェルと、
前記オフセットドレインＭＯＳ領域の前記ドレイン側オフセット絶縁層の下に形成された第１導電型のオフセット層と、
前記ＬＤＭＯＳ領域の第１導電型の前記第２ウェルに形成された、ソースとなる第２導電型の不純物層と、
前記ＬＤＭＯＳ領域の第２導電型の前記第１ウェルに形成された、ドレインとなる第２導電型の不純物層と、
前記ＣＭＯＳ領域の第１導電型の前記第２ウェルに形成された、ソースおよびドレインとなる第２導電型の不純物層と、
前記オフセットドレインＭＯＳ領域の前記第１ウェルに形成された、ソースおよびドレインとなる第１導電型の不純物層と、
前記ＣＭＯＳ領域の第２導電型の前記第２ウェルに形成された、ソースおよびドレインとなる第１導電型の不純物層と、
を含み、
前記第１ウェルは、前記第２ウェルよりも深いウェルであり、
前記第２ウェルは、高エネルギーイオン注入法によって形成されたレトログレードウェルである。
本発明に係る半導体装置の製造方法は、
第１導電型の半導体基板に、ＬＤＭＯＳ領域と、オフセットドレインＭＯＳ領域と、ＣＭＯＳ領域と、を区画する素子分離絶縁層を形成する工程と、
前記ＬＤＭＯＳ領域と、前記オフセットドレインＭＯＳ領域とに、同時に、第２導電型の第１ウェルを形成する工程と、
前記ＬＤＭＯＳ領域の前記第１ウェルと、前記ＣＭＯＳ領域とに、同時に、第１導電型の第２ウェルを形成する工程と、
前記ＣＭＯＳ領域に、第２導電型の第２ウェルを形成する工程と、
を含み、
前記第１ウェルは、前記第２ウェルよりも深いウェルであり、
前記第２ウェルは、高エネルギーイオン注入法によって形成されたレトログレードウェルである。
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
１． 半導体装置
図１は、本実施形態に係る半導体装置１０００を模式的に示す断面図である。半導体装置１０００は、図１に示すように、Ｐ型の半導体基板１０と、素子分離絶縁層２０と、を有する。本実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とした例を用いて説明する。
半導体基板１０は、例えば、Ｐ型のシリコン基板からなる。
素子分離絶縁層２０は、半導体基板１０に形成されている。素子分離絶縁層２０は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、素子分離絶縁層２０をＬＯＣＯＳ層としている。素子分離絶縁層２０は、ＬＤＭＯＳ領域１００と、オフセットドレインＭＯＳ領域２００と、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）領域３００と、バイポーラトランジスタ領域４００と、を区画することができる。
ＬＤＭＯＳ領域１００には、Ｎ型のチャネル領域（図示せず）を有するＬＤＭＯＳトランジスタ１００Ｔが形成されている。オフセットドレインＭＯＳ領域２００には、Ｐ型のチャネル領域を有するオフセットドレインＭＯＳトランジスタ２００Ｔが形成されている。ＣＭＯＳ領域３００には、Ｎ型のチャネル領域を有する第１ＭＯＳトランジスタ３００Ｔと、Ｐ型のチャネル領域を有する第２ＭＯＳトランジスタ３１０Ｔが形成されている。バイポーラトランジスタ領域４００には、縦型（ＮＰＮ型）のバイポーラトランジスタ４００Ｔが形成されている。すなわち、半導体装置１０００では、同一基板（同一チップ）上に、ＬＤＭＯＳトランジスタ１００Ｔと、オフセットドレインＭＯＳトランジスタ２００Ｔと、ＭＯＳトランジスタ３００Ｔ，３１０Ｔと、バイポーラトランジスタ４００Ｔとが、混載されている。なお、図１には、５つのトランジスタしか図示していないが、これは便宜的なものであり、同一基板上に、各種類のトランジスタが複数形成されていることができる。
素子分離絶縁層２０上には、導電層５４が形成されていることができる。導電層５４は、例えば、ポリシリコンからなる。導電層５４は、例えば、後述するゲート電極５２と同じ材料からなる。導電層５４は、例えば、素子分離絶縁層２０下のウェルの導電型が反転することを防止することができる。
半導体装置１０００は、さらに、層間絶縁膜６０と、保護膜６２と、コンタクトホール７０と、コンタクト７２と、配線層７４と、を有することができる。
層間絶縁膜６０は、半導体基板１０上に形成されている。図示の例では、３層の層間絶縁膜６０を有しているが、その数は特に限定されない。層間絶縁膜６０は、例えば、酸化シリコンからなる。保護膜６２は、層間絶縁膜６０上および配線層７４上に形成されている。保護膜６２は、例えば、窒化シリコンからなる。
コンタクトホール７０は、層間絶縁膜６０に形成されている。コンタクトホール７０には、コンタクト７２が形成され、コンタクト７２は、配線層７４と接続されている。コンタクト７２および配線層７４は、例えば、アルミニウム、銅などを含む金属からなる。配線層７４からコンタクト７２を通って、各トランジスタに電圧を印加することができる。
以下、ＬＤＭＯＳ領域１００、オフセットドレインＭＯＳ領域２００、ＣＭＯＳ領域３００およびバイポーラトランジスタ領域４００について説明する。
１．１． ＬＤＭＯＳ領域
まず、ＬＤＭＯＳ領域１００について、説明する。ＬＤＭＯＳ領域１００には、上述のとおり、Ｎ型のチャネル領域を有するＬＤＭＯＳトランジスタ１００Ｔが形成されている。ＬＤＭＯＳトランジスタ１００Ｔは、図１に示すように、Ｎ型の第１ウェル３０と、レトログレードウェルであるＰ型の第２ウェル３２と、ソースおよびドレインとなるＮ型の不純物層４０ａ，４０ｂと、ドレイン側オフセット絶縁層２２と、ゲート絶縁膜５０と、ゲート電極５２と、を有する。さらに、ＬＤＭＯＳトランジスタ１００Ｔは、レトログレードウェルであるＮ型の第２ウェル３４を有することができる。
Ｎ型の第１ウェル３０は、Ｐ型の半導体基板１０のＬＤＭＯＳ領域１００に形成されている。第１ウェル３０は、第２ウェル３２，３４に比べて、深いウェルである。第１ウェル３０は、例えばＬＤＭＯＳトランジスタ１００Ｔの第２ウェル３２を半導体基板１０から電気的に分離することができる。
Ｎ型の第２ウェル３４は、Ｎ型の第１ウェル３０に形成されていることができる。第２ウェル３４は、いわゆるドリフト領域となることができる。第２ウェル３４には、ドレインとなるＮ型の不純物層４０ｂが形成されている。ここで、図２は、Ｎ型の第２ウェル３４の深さ方向（半導体基板１０の厚み方向、すなわち図１のＹ方向）における不純物の濃度プロファイルを模式的に示すグラフである。横軸は、第２ウェル３４の表面（例えば、第２ウェル３４とドレイン側オフセット絶縁層２２との界面）からの距離を示している。縦軸は、第２ウェル３４の不純物の濃度を示している。第２ウェル３４は、例えば図２に示すように、浅い部分（表面側）に低いピークＰ１を３つ有し、深い部分（第２ウェル３４と半導体基板１０との界面側）に高いピークＰ２を１つ有するレトログレードウェルである。高いピークＰ２の不純物濃度は、例えば、Ｎ型の第１ウェル３０における不純物濃度より高いことができる。第２ウェル３４は、低いピークＰ１を有することにより、例えば、ＬＤＭＯＳトランジスタ１００Ｔの閾値を調整する機能、パンチスルーを抑制する機能、およびチャネルストッパとしての機能を有することができる。また、浅い部分の低いピークＰ１は、表面側の抵抗を必要以上に下げないため、ＬＤＭＯＳトランジスタ１００Ｔの耐圧を確保することができる。さらに、第２ウェル３４は、高いピークＰ２を有することにより、ＬＤＭＯＳトランジスタ１００Ｔの動作時の抵抗（ＯＮ抵抗）を下げるという機能を有することができる。すなわち、第２ウェル３４は、浅い部分で耐圧を確保し、深い部分で動作時の抵抗を下げることができる。つまり、ＬＤＭＯＳトランジスタ１００Ｔの耐圧と動作時の抵抗とのバランスを調整することができる。
ここで、図３は、半導体装置１０００のＬＤＭＯＳ領域１００を模式的に示す平面図である。図３では、便宜上、Ｐ型の半導体基板１０、Ｎ型の第１ウェル３０、Ｎ型の第２ウェル３４およびＰ型の第２ウェル３２以外の図示は省略している。なお、図１は、図３のＡ−Ａ線の断面図である。第２ウェル３４は、図３に示すように平面視において、第２ウェル３２の周囲に形成されている。第２ウェル３４の外周の少なくとも一部は、平面視において、第１ウェル３０の外周（点線）よりも外側に設けられている。第２ウェル３４は、第１ウェル３０より不純物濃度が大きい。そのため、第２ウェル３４によって、ＬＤＭＯＳトランジスタ１００Ｔは、第２ウェル３２と半導体基板１０との間のパンチスルー耐圧を確保しつつ、第１ウェル３０の半導体基板１０の厚み方向（Ｙ方向）と直交する方向（Ｘ方向およびＺ方向）の幅を小さくすることができる。すなわち、ＬＤＭＯＳトランジスタ１００Ｔの占有面積を小さくすることができ、半導体装置１０００の集積度を向上させることができる。
Ｐ型の第２ウェル３２は、Ｎ型の第１ウェル３０に形成されている。第２ウェル３２は、いわゆるボディ領域となることができる。第２ウェル３２には、ソースとなるＮ型の不純物層４０ａが形成されている。第２ウェル３２のうちゲート絶縁膜５０下の領域で、Ｎ型の不純物層４０ａの端からＮ型の第１ウェル３０の端までの領域は、チャネル領域となる。第２ウェル３２は、高エネルギーイオン注入法により形成されたレトログレードウェルである。そのため、Ｐ型の第２ウェル３２は、熱拡散させることなく形成されているので、半導体基板１０の厚み方向（Ｙ方向）と直交する方向（Ｘ方向）の制御を容易に行うことができる。したがって、ＬＤＭＯＳトランジスタ１００Ｔは、精度よく所望のチャネル長を有することができる。第２ウェル３２は、例えば、図２に示す第２ウェル３４と同様の濃度プロファイルを有することができる。すなわち、第２ウェル３２は、深い部分（第２ウェル３２と半導体基板１０との界面側）に高いピークＰ２を有することができる。そのため、ＬＤＭＯＳトランジスタ１００Ｔは、Ｐ型の半導体基板１０と、Ｎ型の第１ウェル３０と、Ｐ型の第２ウェル３２と、による寄生バイポーラトランジスタの動作を抑制することができる。なお、第２ウェル３２には、Ｐ型のコンタクトをとるための不純物層４２が形成されていることができる。
ドレイン側オフセット絶縁層２２は、Ｎ型の第２ウェル３４に形成されていることができる。ドレイン側オフセット絶縁層２２上には、ゲート絶縁膜５０およびゲート電極５２が形成されることができる。すなわち、ＬＤＭＯＳトランジスタ１００Ｔのゲートは、ドレイン側がオフセットされていることができる。これにより、ＬＤＭＯＳトランジスタ１００Ｔは、高い耐圧を有することができる。ドレイン側オフセット絶縁層２２は、例えば、ＬＯＣＯＳ層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、ドレイン側オフセット絶縁層２２をＬＯＣＯＳ層としている。
ゲート絶縁膜５０は、Ｎ型の第１ウェル３０上、Ｐ型の第２ウェル３２上およびドレイン側オフセット絶縁層２２上に形成されていることができる。ゲート絶縁膜５０は、例えば、酸化シリコンからなる。ゲート電極５２は、ゲート絶縁膜５０上に形成されている。ゲート電極５２は、例えば、ポリシリコンからなる。
１．２． オフセットドレインＭＯＳ領域
次に、オフセットドレインＭＯＳ領域２００について、説明する。オフセットドレインＭＯＳ領域２００には、上述のとおり、Ｐ型のチャネル領域を有するオフセットドレインＭＯＳトランジスタ２００Ｔが形成されている。オフセットドレインＭＯＳトランジスタ２００Ｔは、図１に示すように、Ｎ型の第１ウェル３０と、ソースおよびドレインとなるＰ型の不純物層４２ａ，４２ｂと、ドレイン側オフセット絶縁層２２と、Ｐ型のオフセット層３６と、ゲート絶縁膜５０と、ゲート電極５２と、を有する。さらに、オフセットドレインＭＯＳトランジスタ２００Ｔは、レトログレードウェルであるＰ型の第２ウェル３２と、レトログレードウェルであるＮ型の第２ウェル３４と、を有することができる。
Ｎ型の第１ウェル３０は、Ｐ型の半導体基板１０のオフセットドレインＭＯＳ領域２００に形成されている。第１ウェル３０は、第２ウェル３２，３４に比べて、深いウェルである。第１ウェル３０は、例えばオフセットドレインＭＯＳトランジスタ２００Ｔの第２ウェル３２を半導体基板１０から電気的に分離することができる。
Ｐ型の第２ウェル３２は、Ｎ型の第１ウェル３０に形成されていることができる。第２ウェル３２は、いわゆるドリフト領域となることができる。第２ウェル３２には、ドレインとなるＰ型の不純物層４２ｂが形成されている。第２ウェル３２は、例えば、図２に示すＬＤＭＯＳ領域１００の第２ウェル３４と、同様の濃度プロファイルを有するレトログレードウェルである。そのため、第２ウェル３２は、上述のように、オフセットドレインＭＯＳトランジスタ２００Ｔの閾値を調整する機能、パンチスルーを抑制する機能、およびチャネルストッパとしての機能を有することができる。さらに、第２ウェル３２は、オフセットドレインＭＯＳトランジスタ２００Ｔの動作時の抵抗（ＯＮ抵抗）を下げるという機能を有することができる。すなわち、オフセットドレインＭＯＳトランジスタ２００Ｔの耐圧と動作時の抵抗とのバランスを調整することができる。さらに、オフセットドレインＭＯＳトランジスタ２００Ｔは、Ｐ型の半導体基板１０と、Ｎ型の第１ウェル３０と、Ｐ型の第２ウェル３２と、による寄生バイポーラトランジスタの動作を抑制することができる。
Ｎ型の第２ウェル３４は、Ｎ型の第１ウェル３０に形成されていることができる。第２ウェル３４は、いわゆるボディ領域となることができる。第２ウェル３４は、オフセットドレインＭＯＳトランジスタ２００Ｔの閾値を調整することができる。第２ウェル３４には、ソースとなるＰ型の不純物層４２ｂが形成されている。Ｎ型の第２ウェル３４には、Ｎ型のコンタクトのための不純物層４０が形成されていることができる。第２ウェル３４は、例えば、図２に示すＬＤＭＯＳ領域１００の第２ウェル３４と、同様の濃度プロファイルを有するレトログレードウェルである。
ここで、図４は、半導体装置１０００のオフセットドレインＭＯＳ領域２００を模式的に示す平面図である。図４では、便宜上、Ｐ型の半導体基板１０、Ｎ型の第１ウェル３０、Ｎ型の第２ウェル３４およびＰ型の第２ウェル３２以外の図示は省略している。なお、図１は、図４のＢ−Ｂ線の断面図である。第２ウェル３４は、図４に示すように平面視において、第２ウェル３２の周囲に形成されている。第２ウェル３４の外周の少なくとも一部は、平面視において、第１ウェル３０の外周（点線）よりも外側に設けられている。第２ウェル３４は、第１ウェル３０より不純物濃度が大きい。そのため、第２ウェル３４によって、オフセットドレインＭＯＳトランジスタ２００Ｔは、第２ウェル３２と半導体基板１０との間のパンチスルー耐圧を確保しつつ、第１ウェル３０のＸ方向およびＺ方向の幅を小さくすることができる。すなわち、オフセットドレインＭＯＳトランジスタ２００Ｔの占有面積を小さくすることができ、半導体装置１０００の集積度を向上させることができる。
ドレイン側オフセット絶縁層２２は、Ｐ型の第２ウェル３２に形成されていることができる。ドレイン側オフセット絶縁層２２上には、ゲート絶縁膜５０およびゲート電極５２が形成されることができる。すなわち、オフセットドレインＭＯＳ２００Ｔのゲートは、ドレイン側がオフセットされていることができる。これにより、オフセットドレインＭＯＳトランジスタ２００Ｔは、高い耐圧を有することができる。
Ｐ型のオフセット層３６は、Ｐ型の第２ウェル３２であって、ドレイン側オフセット絶縁層２２下に形成される。Ｐ型のオフセット層３６の不純物濃度は、オフセットドレインＭＯＳトランジスタ２００Ｔの耐圧を確保しつつ、ドレイン側オフセット絶縁層２２下に電流を流すことができる範囲に、調整されることができる。
ゲート絶縁膜５０は、Ｎ型の第１ウェル３０上、Ｐ型の第２ウェル３２上およびドレイン側オフセット絶縁層２２上に形成されていることができる。ゲート電極５２は、ゲート絶縁膜５０上に形成されている。
なお、ＬＤＭＯＳ領域１００と、オフセットドレインＭＯＳ領域２００と、の間のＰ型の半導体基板１０には、例えば、レトログレードウェルであるＰ型の第２ウェル３２が形成されていることができる。該Ｐ型の第２ウェル３２には、Ｐ型のコンタクトのための不純物層４２が形成されていることができる。これにより、Ｐ型の半導体基板１０の電位をとることができる。
１．３． ＣＭＯＳ領域
次に、ＣＭＯＳ領域３００について、説明する。ＣＭＯＳ領域３００には、上述のとおり、Ｎ型のチャネル領域を有する第１ＭＯＳトランジスタ３００Ｔと、Ｐ型のチャネル領域を有する第２ＭＯＳトランジスタ３１０Ｔと、が形成されている。
まず、第１ＭＯＳトランジスタ３００Ｔについて説明する。第１ＭＯＳトランジスタ３００Ｔは、図１に示すように、レトログレードウェルであるＰ型の第２ウェル３２と、ソースおよびドレインとなるＮ型の不純物層４０ａ，４０ｂと、ゲート絶縁膜５０と、ゲート電極５２と、を有する。さらに、第１ＭＯＳトランジスタ３００Ｔは、Ｎ型の第１ウェル３０を有することができる。
Ｎ型の第１ウェル３０は、Ｐ型の半導体基板１０のＣＭＯＳ領域３００に形成されている。第１ウェル３０は、第２ウェル３２に比べて、深いウェルである。第１ウェル３０によって、第２ウェル３２の電位を半導体基板１０と別電位にすることができる。なお、図示はしないが、第１ウェル３０は、形成されていなくてもよい。
Ｐ型の第２ウェル３２は、Ｎ型の第１ウェル３０に形成されていることができる。Ｐ型の第２ウェル３２には、ソースおよびドレインとなるＮ型の不純物層４０ａ，４０ｂが形成されている。Ｐ型の第２ウェル３２には、Ｐ型のコンタクトのための不純物層４２が形成されていることができる。第２ウェル３４は、例えば、図２に示すＬＤＭＯＳ領域１００の第２ウェル３４と、同様の濃度プロファイルを有するレトログレードウェルである。そのため、第１ＭＯＳトランジスタ３００Ｔは、ソースおよびドレインとなるＮ型の不純物層４０ａ，４０ｂと、Ｐ型の第２ウェル３２と、Ｎ型の第１ウェル３０と、による寄生バイポーラトランジスタの動作を抑制することができる。
ゲート絶縁膜５０は、チャネル領域となるＰ型の第２ウェル３２上に形成されている。ゲート電極５２は、ゲート絶縁膜５０上に形成されている。
次に、第２ＭＯＳトランジスタ３１０Ｔについて説明する。第２ＭＯＳトランジスタ３１０Ｔは、図１に示すように、レトログレードウェルであるＮ型の第２ウェル３４と、ソースおよびドレインとなるＰ型の不純物層４２ａ，４２ｂと、ゲート絶縁膜５０と、ゲート電極５２と、を有する。さらに、第２ＭＯＳトランジスタ３１０Ｔは、Ｎ型の第１ウェル３０を有することができる。第２ＭＯＳトランジスタ３１０Ｔは、基本的には、第１ＭＯＳトランジスタ３００Ｔの導電型を反転させたものである。したがって、その詳細な説明は、省略する。
１．４． バイポーラトランジスタ領域
次に、バイポーラトランジスタ領域４００について、説明する。バイポーラトランジスタ領域４００には、上述のとおり、ＮＰＮ型のバイポーラトランジスタ４００Ｔが形成されている。ＮＰＮ型のバイポーラトランジスタ４００Ｔは、図１に示すように、レトログレードウェルであるＮ型の第２ウェル３４と、Ｐ型のベース層３８と、コレクタとなるＮ型の不純物層４０ｃと、エミッタとなるＮ型の不純物層４０ｄと、を有する。
Ｎ型の第２ウェル３４は、Ｐ型の半導体基板１０のバイポーラトランジスタ領域４００に形成されている。第２ウェル３４は、例えば、図２に示すＬＤＭＯＳ領域１００の第２ウェル３４と、同様の濃度プロファイルを有するレトログレードウェルである。そのため、第２ウェル３４は、バイポーラトランジスタ４００Ｔのコレクタ抵抗を下げることができる。
Ｐ型のベース層３８は、Ｎ型の第２ウェル３４に形成されている。ベース層３８は、例えば、濃度プロファイルを有するレトログレードウェルである。そのため、上述のとおり、バイポーラトランジスタ４００Ｔは、Ｐ型の半導体基板１０と、Ｎ型の第２ウェル３４と、Ｐ型のベース層３８と、による寄生バイポーラトランジスタの動作を抑制することができる。なお、ベース層３８には、ベース層３８のコンタクトをとるＰ型の不純物層４２ｃが形成されている。
コレクタとなるＮ型の不純物層４０ｃは、Ｎ型の第２ウェル３４に形成されている。エミッタとなるＮ型の不純物層４０ｄは、Ｐ型のベース層３８に形成されている。
半導体装置１０００は、例えば、以下の特徴を有する。
半導体装置１０００では、ＬＤＭＯＳ領域１００のＰ型の第２ウェル３２は、高エネルギーイオン注入法により形成されたレトログレードウェルである。そのため、Ｐ型の第２ウェル３２は、熱拡散させることなく形成されているので、半導体基板１０の厚み方向（Ｙ方向）と直交する方向（Ｘ方向）の制御を容易に行うことができる。したがって、ＬＤＭＯＳトランジスタ１００Ｔは、精度よく所望のチャネル長を有することができる。
半導体装置１０００では、ＬＤＭＯＳ領域１００、オフセットドレインＭＯＳ領域２０００およびＣＭＯＳ領域３００のＰ型の第２ウェル３２は、深さ方向（Ｙ方向）に不純物の濃度プロファイルを有するレトログレードウェルである。そのため、第２ウェル３２は、深い部分（第２ウェル３２と半導体基板１０との界面側）の不純物濃度を大きくすることができる。これにより、Ｐ型の半導体基板１０と、Ｎ型の第１ウェル３０と、Ｐ型の第２ウェル３２と、によるによる寄生バイポーラトランジスタの動作を抑制することができる。また、バイポーラトランジスタ領域４００のＰ型のベース層３８は、同様に、高エネルギーイオン注入法により形成されたレトログレードウェルである。これにより、Ｐ型の半導体基板１０と、Ｎ型の第２ウェル３４と、Ｐ型のベース層３８と、によるによる寄生バイポーラトランジスタの動作を抑制することができる。
半導体装置１０００では、ＬＤＭＯＳ領域１００のＮ型の第２ウェル３４、およびオフセットドレインＭＯＳ領域２００のＰ型の第２ウェル３２は、深さ方向（Ｙ方向）に不純物の濃度プロファイルを有するレトログレードウェルである。そのため、両第２ウェル３２，３４は、上述のように、閾値を調整する機能、パンチスルーを抑制する機能、およびチャネルストッパとしての機能を有することができる。さらに、両第２ウェル３２，３４は、ＬＤＭＯＳトランジスタ１００ＴおよびオフセットドレインＭＯＳトランジスタ２００Ｔの耐圧と動作時の抵抗（ＯＮ抵抗）とのバランスを調整することができる。
半導体装置１０００では、ＬＤＭＯＳ領域１００およびオフセットドレインＭＯＳ領域２００の第２ウェル３４は、平面視において、ＬＤＭＯＳ領域１００およびオフセットドレインＭＯＳ領域２００の第２ウェル３２の周囲に形成されている。第２ウェル３４の外周の少なくとも一部は、平面視において、第１ウェル３０の外周よりも外側に設けられている。第２ウェル３４は、第１ウェル３０より不純物濃度が大きい。そのため、第２ウェル３４によって、ＬＤＭＯＳトランジスタ１００ＴおよびオフセットドレインＭＯＳトランジスタ２００Ｔは、第２ウェル３２と半導体基板１０との間のパンチスルー耐圧を確保しつつ、第１ウェル３０の半導体基板１０の厚み方向（Ｙ方向）と直交する方向（Ｘ方向およびＺ方向）の幅を小さくすることができる。すなわち、ＬＤＭＯＳトランジスタ１００ＴおよびオフセットドレインＭＯＳトランジスタ２００Ｔの占有面積を小さくすることができ、半導体装置１０００の集積度を向上させることができる。
２． 半導体装置の製造方法
次に、半導体装置１０００の製造方法について、図面を参照しながら説明する。図５〜図１０は、半導体装置１０００の製造工程を模式的に示す断面図である。
図５に示すように、Ｐ型の半導体基板１０に、ＬＤＭＯＳ領域１００と、オフセットドレインＭＯＳ領域２００と、ＣＭＯＳ領域３００と、バイポーラトランジスタ領域４００と、を区画する素子分離絶縁層２０を形成する。例えば、素子分離絶縁層２０の形成と同時に、ＬＤＭＯＳ領域１００およびオフセットドレインＭＯＳ領域２００に、ドレイン側オフセット絶縁層２２を形成することができる。素子分離絶縁層２０およびドレイン側オフセット絶縁層２２は、例えば、ＬＯＣＯＳ法によって形成される。すなわち、例えば、半導体基板１０上に窒化シリコン膜（図示せず）を形成し、該窒化シリコン膜を所定の形状にパターニングした後、熱酸化することによって形成されることができる。
図６に示すように、ＬＤＭＯＳ領域１００、オフセットドレインＭＯＳ領域２００およびＣＭＯＳ領域３００に、同時に、Ｎ型の第１ウェル３０を形成することができる。Ｎ型の第１ウェル３０は、例えば、ドライブイン拡散法によって形成される。すなわち、まず、Ｐ型の半導体基板１０上に所定のパターンを有するレジスト層Ｒ１を形成し、レジスト層Ｒ１をマスクとして、Ｎ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ１を公知の方法により除去する。次に、注入されたＮ型の不純物を熱処理により熱拡散させる。
Ｎ型の第１ウェル３０は、例えば、高エネルギーイオン注入法によって形成されることもできる。すなわち、Ｐ型の半導体基板１０上に所定のパターンを有するレジスト層（図示せず）を形成し、該レジスト層をマスクとして、Ｎ型の不純物を複数回にわたって半導体基板１０に注入することができる。その後、該レジスト層を公知の方法により除去する。高エネルギーイオン注入法では、例えば、１ＭｅＶ〜５ＭｅＶという高い加速電圧を有する。そのため、高エネルギーイオン注入法では、熱拡散させなくても、不純物を深い位置にまで注入することができる。
図７に示すように、ＬＤＭＯＳ領域１００、オフセットドレインＭＯＳ領域２００およびＣＭＯＳ領域３００のＮ型の第１ウェル３０に、同時に、Ｐ型の第２ウェル３２を形成することができる。さらに、同時に、ＬＤＭＯＳ領域１００と、オフセットドレインＭＯＳ領域２００と、の間のＰ型の半導体基板１０に、Ｐ型の第２ウェル３２を形成することもできる。第２ウェル３２は、高エネルギーイオン注入法によって形成される。すなわち、Ｐ型の半導体基板１０上に所定のパターンを有するレジスト層Ｒ２を形成し、レジスト層Ｒ２をマスクとして、Ｐ型の不純物を複数回にわたって半導体基板１０に注入することができる。その後、レジスト層Ｒ２を公知の方法により除去する。これにより、第２ウェル３２を、例えば図２に示すように、深さ方向（Ｙ方向）に不純物の濃度プロファイルを有するレトログレードウェルとすることができる。図２に示す高いピークＰ２は、例えば、１ＭｅＶ〜５ＭｅＶの加速電圧で不純物を注入することにより形成されることができる。
Ｐ型の第２ウェル３２を形成する工程は、いわゆる回転イオン注入により行われる。すなわち、Ｐ型の第２ウェル３２を形成する工程は、半導体基板１０の厚み方向に対して傾いた一の方向から、イオンを注入する工程と、半導体基板１０の厚み方向に対して傾き、前記一の方向とは異なる他の方向から、イオンを注入する工程と、を有する。イオンを注入する工程は、イオンの照射方向は固定された状態で、半導体基板１０を有するウェハを照射方向に対して相対的に動かすことによって、一の方向および他の方向からイオンを注入することができる。半導体基板１０の厚み方向に対して傾いた方向からイオンを注入することにより、半導体基板１０に対する注入イオンのチャネリングを防止することができる。
以下、より具体的に説明する。Ｐ型の第２ウェル３２を形成する工程は、図８に示すように、ウェハ１に向けてイオン照射口５からイオンを照射する。Ｐ型の第２ウェル３２を形成する工程は、第１注入工程、第２注入工程、第３注入工程および第４注入工程を、有することができる。
まず、図８（Ａ）に示すように、第１注入工程において、イオンの照射方向の軸６に対して、ウェハ１を傾ける。半導体基板１０の厚み方向の軸２ａと、イオンの照射方向の軸６と、のなす角α１は、５度〜１０度であることができる。この状態で、総イオン注入量の１／４を注入することができる。なお、図８（Ａ）には、ウェハ１の側面１ａを示している。
次に、図８（Ｂ）に示すように、第２注入工程において、イオンの照射方向の軸６を中心として、第１注入工程の半導体基板１０の厚み方向の軸２ａを９０度回転させ、半導体基板１０の厚み方向の軸２ｂとする。すなわち、イオンの照射方向からみたとき、第１注入工程の半導体基板１０の厚み方向の軸２ａと、第２注入工程でイオンを注入する際の半導体基板１０の厚み方向の軸２ｂと、がなす角は、９０度である。半導体基板１０の厚み方向の軸２ａの回転は、例えば、イオンの照射方向は固定させた状態で、ウェハ１を動かすことによって行う。半導体基板１０の厚み方向の軸２ｂと、イオンの照射方向の軸６と、のなす角α２は、５度〜１０度であることができる。この状態で、総イオン注入量の１／４を注入することができる。なお、図８（Ｂ）には、ウェハ１の側面１ａと表面１ｂとを示している。
次に、図８（Ｃ）に示すように、第３注入工程において、イオンの照射方向の軸６を中心として、第１注入工程の半導体基板１０の厚み方向の軸２ａを１８０度回転させ、半導体基板１０の厚み方向の軸２ｃとする。すなわち、イオンの照射方向からみたとき、第１注入工程の半導体基板１０の厚み方向の軸２ａと、第３注入工程でイオンを注入する際の半導体基板１０の厚み方向の軸２ｃと、がなす角は、１８０度である。半導体基板１０の厚み方向の軸２ａの回転は、例えば、イオンの照射方向は固定させた状態で、ウェハ１を動かすことによって行う。半導体基板１０の厚み方向の軸２ｃと、イオンの照射方向の軸６と、のなす角α３は、５度〜１０度であることができる。この状態で、総イオン注入量の１／４を注入することができる。なお、図８（Ｃ）には、ウェハ１の側面１ａを示している。
次に、図８（Ｄ）に示すように、第４注入工程において、イオンの照射方向の軸６を中心として、第１注入工程の半導体基板１０の厚み方向の軸２ａを２７０度回転させ、半導体基板１０の厚み方向の軸２ｄとする。すなわち、イオンの照射方向からみたとき、第１注入工程の半導体基板１０の厚み方向の軸２ａと、第４注入工程でイオンを注入する際の半導体基板１０の厚み方向の軸２ｄと、がなす角は、２７０度である。半導体基板１０の厚み方向の軸２ａの回転は、例えば、イオンの照射方向は固定させた状態で、ウェハ１を動かすことによって行う。半導体基板１０の厚み方向の軸２ｄと、イオンの照射方向の軸６と、のなす角α４は、５度〜１０度であることができる。この状態で、総イオン注入量の１／４を注入することができる。なお、図８（Ｄ）には、ウェハ１の側面１ａと裏面１ｃとを示している。
以上により、ＬＤＭＯＳトランジスタ１００Ｔ、オフセットドレインＭＯＳトランジスタ２００Ｔ、およびＭＯＳトランジスタ３００Ｔ，４００Ｔの配置によって、特性が変動することがなく、特性バラつきの少ない半導体装置１０００を得ることができる。
図９に示すように、ＬＤＭＯＳ領域１００のＮ型の第１ウェル３０と、オフセットドレインＭＯＳ領域２００のＮ型の第１ウェル３０と、ＣＭＯＳ領域３００のＮ型の第１ウェル３０と、バイポーラトランジスタ領域４００とに、同時に、Ｎ型の第２ウェル３４を形成することができる。第２ウェル３４は、高エネルギーイオン注入法によって形成される。すなわち、Ｐ型の半導体基板１０上に所定のパターンを有するレジスト層Ｒ３を形成し、レジスト層Ｒ３をマスクとして、Ｎ型の不純物を複数回にわたって半導体基板１０に注入することができる。その後、レジスト層Ｒ３を公知の方法により除去する。イオンを注入するときの加速電圧は、例えば、Ｐ型の第２ウェル３２を形成するときと同じである。これにより、Ｎ型の第２ウェル３４を、例えばＰ型の第２ウェル３２と同様に、深さ方向に不純物の濃度プロファイルを有するレトログレードウェルとすることができる。高エネルギーイオン注入法は、上述のように、いわゆる回転イオン注入により行われることができる。なお、Ｐ型の第２ウェル３２を形成する工程と、Ｎ型の第２ウェル３４を形成する工程とでは、その順序を問わない。
図１０に示すように、オフセットドレインＭＯＳ領域２００のＰ型の第２のウェル３２であって、ドレイン側オフセット絶縁層２２下に、Ｐ型のオフセット層３６を形成すると同時に、バイポーラトランジスタ領域４００のＮ型の第２ウェル３４に、Ｐ型のベース層３８を形成する。オフセット層３６およびベース層３８は、例えば、高エネルギーイオン注入法で形成されることができる。
図１１に示すように、ゲート絶縁膜５０を形成する。ゲート絶縁膜５０は、例えば、熱酸化法により形成される。次に、全面に例えばポリシリコン層（図示せず）を形成し、ポリシリコン層上に所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図１１に示すように、ゲート電極５２および導電層５４が形成される。
図１２に示すように、ＬＤＭＯＳ領域１００のＰ型の第２ウェル３２およびＮ型の第２ウェル３４と、オフセットドレインＭＯＳ領域２００のＮ型の第２ウェル３４と、ＣＭＯＳ領域３００のＰ型の第２ウェル３２およびＮ型の第２ウェル３４と、バイポーラトランジスタ領域４００のＮ型の第２ウェル３４およびＰ型のベース層３８とに、同時に、Ｎ型の不純物層４０，４０ａ，４０ｂ，４０ｃ，４０ｄを形成する。Ｎ型の不純物層４０，４０ａ〜４０ｄは、公知のリソグラフィ技術を用いてレジスト層（図示せず）を形成し、所定の不純物を注入することにより形成されることができる。
図１３に示すように、ＬＤＭＯＳ領域１００のＰ型の第２ウェル３２と、オフセットドレインＭＯＳ領域２００のＰ型の第２ウェル３２およびＮ型の第２ウェル３４と、ＣＭＯＳ領域３００のＰ型の第２ウェル３２およびＮ型の第２ウェル３４と、バイポーラトランジスタ領域４００のＰ型のベース層３８とに、同時に、Ｐ型の不純物層４２，４２ａ，４２ｂ，４２ｃを形成する。さらに、同時に、ＬＤＭＯＳ領域１００と、オフセットドレインＭＯＳ領域２００と、の間のＰ型の第２ウェル３２に、Ｐ型の不純物層４２を形成することもできる。Ｐ型の不純物層４２，４２ａ〜４２ｃは、公知のリソグラフィ技術を用いてレジスト層（図示せず）を形成し、所定の不純物を注入することにより形成されることができる。なお、Ｎ型の不純物層４０，４０ａ〜４０ｄを形成する工程と、Ｐ型の不純物層４２，４２ａ〜４２ｃを形成する工程とでは、その順序を問わない。
図１に示すように、半導体基板１０上に層間絶縁膜６０を形成する。層間絶縁膜６０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、塗布法により形成される。次に、層間絶縁膜６０に、コンタクトホール７０を形成する。コンタクトホール７０は、例えば、公知のリソグラフィ技術およびエッチング技術により形成される。次に、コンタクトホール７０にコンタクト７２を形成し、コンタクト７２上に配線層７４を形成する。コンタクト７２および配線層７４は、例えば、めっき法、スパッタ法により形成される。次に、層間絶縁膜６０上および配線層７４上に保護膜６２を形成する。保護膜６２は、例えば、ＣＶＤ法により形成される。
以上の工程により、半導体装置１０００を製造することができる。
半導体装置１０００の製造方法は、例えば、以下の特徴を有する。
半導体装置１０００の製造方法では、Ｐ型の第２ウェル３２、およびＮ型の第２ウェル３４は、回転イオン注入による高エネルギーイオン注入法により形成される。すなわち、
第１〜第４注入工程において、イオンの照射方向の軸６に対して、半導体基板１０の厚み方向の軸２を傾けた状態でイオンを注入することができる。また、イオンの照射方向の軸６を中心として、第１注入工程の半導体基板１０の厚み方向の軸２ａを９０度ずつ回転させた状態で、イオンを注入することができる。また、前記注入工程の各々では、総イオン注入量の１／４を注入することができる。これにより、半導体基板１０に対する注入イオンのチャネリングを防止することができ、かつ、半導体装置１０００は、ＬＤＭＯＳトランジスタ１００Ｔ、オフセットドレインＭＯＳトランジスタ２００Ｔ、ＭＯＳトランジスタ３００Ｔ，３１０Ｔ、およびバイポーラトランジスタ４００Ｔの配置によって、特性が変動することがない。したがって、特性が良好で、かつ信頼性の高い半導体装置１０００を得ることができる。
半導体装置１０００の製造方法では、ＬＤＭＯＳ領域１００のＰ型の第２ウェル３２と、ドレインオフセットＭＯＳ領域のＰ型の第２ウェル３２と、ＣＭＯＳ領域のＰ型の第２ウェル３２とを、同一の工程で形成することができる。また、ＬＤＭＯＳ領域１００のＮ型の第２ウェル３４と、オフセットドレインＭＯＳ領域２００のＮ型の第２ウェル３４と、ＣＭＯＳ領域３００のＮ型の第２ウェル３４と、バイポーラトランジスタ領域４００のＮ型の第２ウェル３４とを、同一の工程で形成することができる。したがって、簡易なプロセスで、ＬＤＭＯＳトランジスタ１００Ｔ、オフセットドレインＭＯＳトランジスタ２００Ｔ、ＭＯＳトランジスタ３００Ｔ，３１０Ｔ、およびバイポーラトランジスタ４００Ｔが混載されている半導体装置１０００を形成することができる。
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
本実施形態に係る半導体装置を模式的に示す断面図。 本実施形態に係る半導体装置のウェルにおける不純物の濃度プロファイルを模式的に示すグラフ。 本実施形態に係る半導体装置の一部を模式的に示す断面図。 本実施形態に係る半導体装置の一部を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
符号の説明
１ ウェハ、１ａ 側面、１ｂ 表面、１ｃ 裏面、
２ａ，２ｂ，２ｃ，２ｄ 半導体基板１０の厚み方向の軸、５ イオン照射口、
６ イオンの照射方向の軸、１０ Ｐ型の半導体基板、２０ 素子分離絶縁層、
２２ ドレイン側オフセット絶縁層、３０ Ｎ型の第１ウェル、
３２ Ｐ型の第２ウェル、３４ Ｎ型の第２ウェル、３４ Ｎ型の第２ウェル、
４０ Ｎ型の不純物層、４０ａ ソースとなるＮ型の不純物層、
４０ｂ ドレインとなるＮ型の不純物層、４０ｃ コレクタとなるＮ型の不純物層、
４０ｄ エミッタとなるＮ型の不純物層、４２ Ｐ型の不純物層、
４２ａ ソースとなるＰ型の不純物層、４２ｂ ドレインとなるＰ型の不純物層、
４２ｃ ベース層のコンタクトをとるＰ型の不純物層、５０ ゲート絶縁膜、
５２ゲート電極、５４ 導電層、６０ 層間絶縁膜、６２ 保護膜、
７０ コンタクトホール、７２ コンタクト、７４ 配線層、１００ ＬＤＭＯＳ領域、
１００Ｔ ＬＤＭＯＳトランジスタ、２００ オフセットドレインＭＯＳ領域、
２００Ｔ オフセットドレインＭＯＳトランジスタ、３００ ＣＭＯＳ領域、
３００Ｔ 第１ＭＯＳトランジスタ、３１０Ｔ 第２ＭＯＳトランジスタ、
４００ バイポーラトランジスタ領域、４００Ｔ バイポーラトランジスタ、
１０００ 半導体装置

Claims (12)

  1. 第１導電型の半導体基板に、ＬＤＭＯＳ領域と、オフセットドレインＭＯＳ領域と、バイポーラトランジスタ領域と、を区画する素子分離絶縁層を形成する工程と、
    前記ＬＤＭＯＳ領域および前記オフセットドレインＭＯＳ領域に、ドレイン側オフセット絶縁層を形成する工程と、
    前記ＬＤＭＯＳ領域と、前記オフセットドレインＭＯＳ領域とに、同時に、第２導電型の第１ウェルを形成する工程と、
    前記ＬＤＭＯＳ領域の前記第１ウェルに、第１導電型の第２ウェルを形成する工程と、
    前記バイポーラトランジスタ領域と、前記ＬＤＭＯＳ領域の前記第１ウェルとに、同時に、第２導電型の第２ウェルを形成する工程と、
    前記オフセットドレインＭＯＳ領域の前記ドレイン側オフセット絶縁層の下に、第１導電型のオフセット層を形成すると同時に、前記バイポーラトランジスタ領域の前記第２導電型の第２ウェルに第１導電型のベース層を形成する工程と、
    前記ＬＤＭＯＳ領域の前記第１導電型の第２ウェルにソースとなる第２導電型の不純物層を形成すると同時に、前記ＬＤＭＯＳ領域の前記第２導電型の第２ウェルにドレインとなる第２導電型の不純物層を形成し、さらに同時に、前記バイポーラトランジスタ領域の前記第２導電型の第２ウェルにコレクタとなる第２導電型の不純物層を形成し、さらに同時に、前記ベース層にエミッタとなる第２導電型の不純物層を形成する工程と、
    前記オフセットドレインＭＯＳ領域の前記第１ウェルにソースおよびドレインとなる第１導電型の不純物層を形成する工程と、
    を含み、
    前記第１ウェルは、前記第１導電型の第２ウェルおよび前記第２導電型の第２ウェルよりも深いウェルであり、
    前記第１導電型の第２ウェルおよび前記第２導電型の第２ウェルは、高エネルギーイオン注入法によって形成されたレトログレードウェルであり、
    前記ＬＤＭＯＳ領域の前記第２導電型の第２ウェルは、平面視において、前記ＬＤＭＯＳ領域の前記第１導電型の第２ウェルの周囲に形成され、
    前記ＬＤＭＯＳ領域の前記第２導電型の第２ウェルの外周の少なくとも一部は、平面視において、前記ＬＤＭＯＳ領域の前記第１ウェルの外周よりも外側に設けられ、
    前記ＬＤＭＯＳ領域の前記第２導電型の第２ウェルは、前記ＬＤＭＯＳ領域の前記第１ウェルより、不純物濃度が大きく、
    断面視において、前記ＬＤＭＯＳ領域の一方側の前記第２導電型の第２ウェルに、前記ＬＤＭＯＳ領域のドレインとなる前記不純物層が形成され、
    断面視において、前記ＬＤＭＯＳ領域の他方側の前記第２導電型の第２ウェルの上面全面には、前記素子分離絶縁層が形成され、
    前記ＬＤＭＯＳ領域のソースとなる前記不純物層と、前記ＬＤＭＯＳ領域のドレインとなる前記不純物層と、の間の前記第１導電型の第２ウェルは、チャネル領域となる、半導体装置の製造方法。
  2. 請求項１において、
    前記ＬＤＭＯＳ領域には、第２導電型のチャネル領域を有するＬＤＭＯＳトランジスタが形成され、
    前記オフセットドレインＭＯＳ領域には、第１導電型のチャネル領域を有するオフセットドレインＭＯＳトランジスタが形成され、
    前記バイポーラトンジスタ領域には、縦型のバイポーラトランジスタが形成される、半導体装置の製造方法。
  3. 請求項１または２において、
    前記第１導電型の第２ウェルを形成する工程および前記第２導電型の第２ウェルを形成する工程は、
    前記半導体基板の厚み方向に対して傾いた一の方向から、イオンを注入する工程と、
    前記半導体基板の厚み方向に対して傾き、前記一の方向とは異なる他の方向から、イオンを注入する工程と、
    を有する、半導体装置の製造方法。
  4. 請求項３において、
    前記第１導電型の第２ウェルを形成する工程および前記第２導電型の第２ウェルを形成する工程は、
    イオンの照射方向は固定された状態で、前記半導体基板を有するウェハを前記イオンの照射方向に対して相対的に動かすことによって、前記一の方向および前記他の方向からイオンを注入する、半導体装置の製造方法。
  5. 請求項４において、
    前記第１導電型の第２ウェルを形成する工程および前記第２導電型の第２ウェルを形成する工程は、
    前記イオンの照射方向の軸に対して、前記半導体基板の厚み方向の軸が傾いている状態でイオンを注入する第１注入工程と、
    前記イオンの照射方向の軸を中心として、前記第１注入工程の前記半導体基板の厚み方向の軸を９０度回転させた状態でイオンを注入する第２注入工程と、
    前記イオンの照射方向の軸を中心として、前記第１注入工程の前記半導体基板の厚み方向の軸を１８０度回転させた状態でイオンを注入する第３注入工程と、
    前記イオンの照射方向の軸を中心として、前記第１注入工程の前記半導体基板の厚み方向の軸を２７０度回転させた状態でイオンを注入する第４注入工程と、
    を有する、半導体装置の製造方法。
  6. 請求項５において、
    前記注入工程の各々では、総イオン注入量の１／４を注入する、半導体装置の製造方法。
  7. 請求項１ないし６のいずれかにおいて、
    前記第１導電型の第２ウェルを形成する工程では、さらに同時に、前記オフセットドレインＭＯＳ領域の前記第１ウェルに、第１導電型の第２ウェルを形成し、
    前記オフセットドレインＭＯＳ領域の前記第１導電型の第２ウェルには、ドレインとなる前記不純物層が形成される、半導体装置の製造方法。
  8. 請求項１ないし７のいずれかにおいて、
    前記第２導電型の第２ウェルを形成する工程では、さらに同時に、前記オフセットドレインＭＯＳ領域の前記第１ウェルに、第２導電型の第２ウェルを形成し、
    前記オフセットドレインＭＯＳ領域の前記第２導電型の第２ウェル領域には、ソースとなる前記不純物層が形成される、半導体装置の製造方法。
  9. 請求項１ないし８のいずれかにおいて、
    前記素子分離絶縁層を形成する工程では、さらに、ＣＭＯＳ領域を区画する素子分離絶縁層を形成し、
    前記第１ウェルを形成する工程では、さらに同時に、前記ＣＭＯＳ領域に第２導電型の第１ウェルを形成し、
    前記第１導電型の第２ウェルを形成する工程では、さらに同時に、前記ＣＭＯＳ領域の前記第１ウェルに第１導電型の第２ウェルを形成し、
    前記第２導電型の第２ウェルを形成する工程では、さらに同時に、前記ＣＭＯＳ領域の前記第１ウェルに第２導電型の第２ウェルを形成し、
    前記第２導電型の不純物層を形成する工程では、さらに同時に、前記ＣＭＯＳ領域の前記第１導電型の第２ウェルにソースおよびドレインとなる第２導電型の不純物層を形成し、
    前記第１導電型の不純物層を形成する工程では、さらに同時に、前記ＣＭＯＳ領域の前記第２導電型の第２ウェルにソースおよびドレインとなる第１導電型の不純物層を形成する、半導体装置の製造方法。
  10. 請求項９において、
    前記ＣＭＯＳ領域には、第１導電型のチャネル領域を有する第１ＭＯＳトランジスタと、第２導電型のチャネル領域を有する第２ＭＯＳトランジスタと、が形成される、半導体装置の製造方法。
  11. 請求項１ないし１０のいずれかにおいて、
    前記第１ウェルは、ドライブイン拡散法によって形成される、半導体装置の製造方法。
  12. 請求項１ないし１０のいずれかにおいて、
    前記第１ウェルは、高エネルギーイオン注入法によって形成される、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11699764B2 (en) 2021-03-08 2023-07-11 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101576675B1 (ko) * 2008-12-31 2015-12-21 주식회사 동부하이텍 반도체소자 및 그 제조방법
JP5674380B2 (ja) 2010-08-11 2015-02-25 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
CN102487011B (zh) * 2010-12-03 2014-02-26 上海华虹宏力半导体制造有限公司 横向扩散金-氧-半场效应器件的低压倒置阱注入方法
US8698247B2 (en) * 2011-06-09 2014-04-15 United Microelectronics Corp. Semiconductor device
JP5915194B2 (ja) * 2012-01-17 2016-05-11 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2013187263A (ja) 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
US8716827B2 (en) * 2012-09-11 2014-05-06 Texas Instruments Incorporated Diffusion resistor with reduced voltage coefficient of resistance and increased breakdown voltage using CMOS wells
JP6326858B2 (ja) 2014-02-24 2018-05-23 セイコーエプソン株式会社 半導体装置およびその製造方法
JP6318786B2 (ja) * 2014-04-04 2018-05-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP6291359B2 (ja) 2014-06-05 2018-03-14 ルネサスエレクトロニクス株式会社 半導体装置
KR101788459B1 (ko) * 2016-07-11 2017-10-20 매그나칩 반도체 유한회사 디스플레이 드라이버 ic 구조물
US10886382B2 (en) 2017-02-15 2021-01-05 Skyworks Solutions, Inc. Cascode amplifier optimization
US10629683B2 (en) * 2017-12-29 2020-04-21 Texas Instruments Incorporated High voltage DEMOS transistor with improved threshold voltage matching
JP7227117B2 (ja) * 2019-11-08 2023-02-21 株式会社東芝 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026274A (ja) * 2000-05-01 2002-01-25 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003060073A (ja) * 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
JP2005056915A (ja) * 2003-08-05 2005-03-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2005317967A (ja) * 2004-04-26 2005-11-10 Texas Instr Inc <Ti> 非均一にドープされた高電圧ドレイン拡張型トランジスタ及びその製造方法
JP2006032493A (ja) * 2004-07-13 2006-02-02 Sharp Corp 半導体装置及びその製造方法
JP2006210532A (ja) * 2005-01-26 2006-08-10 Toyota Motor Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918026A (en) * 1989-03-17 1990-04-17 Delco Electronics Corporation Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip
US5262345A (en) * 1990-01-25 1993-11-16 Analog Devices, Inc. Complimentary bipolar/CMOS fabrication method
JP3372773B2 (ja) * 1995-09-08 2003-02-04 松下電器産業株式会社 半導体装置及びその製造方法
JP3185656B2 (ja) * 1996-03-22 2001-07-11 富士電機株式会社 横型電界効果トランジスタおよびその製造方法
JPH10189762A (ja) * 1996-12-20 1998-07-21 Nec Corp 半導体装置およびその製造方法
KR100265774B1 (ko) * 1998-03-26 2000-09-15 윤종용 반도체 메모리장치의 트리플 웰의 제조방법
JP2002100684A (ja) 2000-09-25 2002-04-05 Ricoh Co Ltd 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026274A (ja) * 2000-05-01 2002-01-25 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003060073A (ja) * 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
JP2005056915A (ja) * 2003-08-05 2005-03-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2005317967A (ja) * 2004-04-26 2005-11-10 Texas Instr Inc <Ti> 非均一にドープされた高電圧ドレイン拡張型トランジスタ及びその製造方法
JP2006032493A (ja) * 2004-07-13 2006-02-02 Sharp Corp 半導体装置及びその製造方法
JP2006210532A (ja) * 2005-01-26 2006-08-10 Toyota Motor Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11699764B2 (en) 2021-03-08 2023-07-11 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same

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