JP6877050B2 - 量子系の制御のための技術ならびに関連のある系および方法 - Google Patents
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Description
本願は、その全体において参照により本明細書に援用される発明の名称「Quantum Computer State Controller」の2016年2月12日に出願された米国仮特許出願第62/294/966号の35 U.S.C. § 119(e)の下の利益を主張する。
量子情報処理は、エネルギー量子化、重ね合わせおよびもつれなどの量子力学的現象を使用して、従来の情報処理では使用されない方法で情報をエンコードして処理する。1990年代の中ごろには、量子コンピューターをどのように使用して、従来のまたは「古典的」コンピューターにより達成され得るよりもかなり迅速に特定のアルゴリズムを遂行し得るかということは理論的に説明されていた。例えば、大きな数の迅速な因数分解は、暗号化および安全な通信のために重要な関連を有し、量子コンピューターはかかる迅速な因数分解を遂行し、それにより従来のコンピューター計算技術により暗号化される通信を容易に解読し得ることが仮定された。しかしながら、機能的量子コンピューターの開発には多くの技術的障害が存在する。
本願は一般的に、量子誤り訂正の実装を含む、量子情報系のための制御電子機器に関する。
第1のシーケンサに連結され、かつ第2のデジタル出力装置から値を受信するように構成される第3のシーケンサを含み、第3のシーケンサは、第1のシーケンサから受信されるデジタル値の1つ以上に従って、デジタル値を出力するように構成される。
を含む方法が提供される。
量子系は、数十または数百ナノ秒の時間で典型的に進展する状態を示す。かかる系に対する制御は、以下の2つのアプローチの1つが選択されなければならない場合に難題を提示し得る。第1に、実験を、量子系の現在の状態に基づいて、かかる時間内で動的に選択され得る制御を必要としないものに制限し得る。しかしながらこのアプローチは、実施され得る実験の種類を制限する。代替的に、必要とされる時間にわたり量子系を動的に制御するための制御系が開発され得、それにより広範囲な実験が遂行されるようになるが、実際的な実行の問題も提示される。
IF "array_flag" then
next_address = "address(0)" + GOF["offset register"]
ELSE
next_address = "address(0)"
他の分岐方法について他の論理操作を使用し得る。
従来の量子情報処理スキームは、いくつかの2準位量子系(すなわち「キュービット」)を連結して情報をエンコードする。しかしながら、量子情報はぜい弱で、ノイズおよびデコヒーレンスプロセスに影響を受けやすい傾向がある。したがって、量子情報が信頼できるように記憶され得る時間量(amount of time)を長くすることを目的として、誤り訂正(error-correction)プロトコルが頻繁に使用される。
を用いて記載され得る。
この補遺に記載される技術は、1つ以上のボソンモード(bosonic mode)を示す量子系の状態における誤りを訂正するための向上した量子誤り訂正技術に関する。この文脈における「誤り」は、例えばボソン消失、ボソン獲得、位相散逸(dephasing)、系の時間進展(time evolution)等により引き起こされ得、系の状態を変化させ、その結果系に記憶される情報が変化する量子系の状態の変化をいう。
量子コンピューターの開発は、いくつかの異なる技術的開発を含み、そのいくつかは互いに基づき合う。最初の段階として、量子情報の1つのビット(「キュービット」)を、キュービットが記載され、操作されかつ読まれるのに十分に長く保持するために十分良好に制御され得る量子系が開発されなければならない。一旦これが達成されると、DiVincenzo基準として公知のいくつかのさらなる要件も満足される場合、これらの量子系上で量子アルゴリズムが遂行され得る。これらの基準の1つは、ゲートのユニバーサルセットを実行する能力である。すなわち、組み合わせにおいて、複雑な量子アルゴリズムを実現し得るゲートを実行することである。しかしながら、任意の所望のBooleanゲートがNAND(またはNOR)ゲート単独から実行され得る古典的コンピューター計算とは異なり、量子コンピューターにおいては、任意の単一キュービットゲートおよび2キュービットゲート(例えばCNOTゲート)の組合せにより、普遍性(universality)が達成され得るのみである。
Claims (24)
- 複数のマスター命令を記憶するための第1のメモリ、ここで該マスター命令は、複数のデジタルデータフィールドを含み、かつ所定の順序を有する;および
複数のデジタル波形を記憶するための第2のメモリ、
を含む1つ以上のデータ記憶デバイス;
第1のメモリにアクセスしてそれらの所定の順序に従いマスター命令を連続的に実行するように構成される第1の複数の論理ブロックを含む第1のシーケンサ、ここで該第1のシーケンサは、少なくとも部分的にマスター命令の実行の結果に基づいてデジタル値を出力するように構成される第1のデジタル出力装置を有する;
第1のシーケンサに連結されて第1のデジタル出力装置から値を受信するように構成される第2のシーケンサ、ここで該第2のシーケンサは、
第2のメモリにアクセスし、
第1のシーケンサから受信されるデジタル値の1つ以上に従って、少なくとも部分的に複数のデジタル波形の1つを変換することにより、アナログ波形を生成し、かつ
該生成されたアナログ波形を外部の系に出力するように構成される第2の複数の論理ブロックを含む;ならびに
外部の系から受信されたアナログ波形を積分し、該積分の結果を第1のシーケンサに出力するように構成される第3の複数の論理ブロックを含む波形アナライザ
を含む、波形プロセッサ。 - 該1つ以上のデータ記憶デバイスがさらに、複数の波形命令を記憶するための第3のメモリを含み、該波形命令が複数のデジタルデータフィールドを含み、かつ所定の順序を有し、
該第2のシーケンサの第2の複数の論理ブロックがさらに、
第3のメモリにアクセスしてそれらの所定の順序に従って波形命令を連続的に実行し、かつ
実行された波形命令に従って該アナログ波形を生成するように構成される、
請求項1記載の波形プロセッサ。 - 該波形命令が少なくとも第1の分岐命令を含み、該第2のシーケンサがさらに、複数の波形命令の非連続波形命令を同定して、その後第1のシーケンサから第2のシーケンサにより受信されるデジタルシグナルに少なくとも部分的に基づいて第1の分岐命令を実行するように構成される、請求項2記載の波形プロセッサ。
- 第2のシーケンサの第2の複数の論理ブロックがさらに、複数の波形命令をそれらの所定の順序に従って繰り返し実行するように構成される、請求項2記載の波形プロセッサ。
- マスター命令が少なくとも第1の分岐命令を含み、第1のシーケンサがさらに、複数のマスター命令の非連続マスター命令を同定して、その後、第1のシーケンサにより受信されるデジタル信号に少なくとも部分的に基づいて第1の分岐命令を実行するように構成される、請求項1記載の波形プロセッサ。
- 第1のシーケンサにより受信されるデジタル信号が、波形アナライザから第1のシーケンサにより受信され、波形アナライザによる該積分の結果を含む、請求項5記載の波形プロセッサ。
- 第1のシーケンサがさらに、波形アナライザから第1のシーケンサにより受信される該積分の結果に少なくとも部分的に基づいて、デジタル命令を第2のシーケンサに出力するように構成される、請求項5記載の波形プロセッサ。
- 波形アナライザによるアナログ波形の積分が、第1のシーケンサによるマスター命令の実行により引き起こされる、請求項1記載の波形プロセッサ。
- 外部の系がキュービットを含む量子系であり、生成されたアナログ波形がキュービットの状態を回転させるように設計される、請求項1記載の波形プロセッサ。
- 第1のシーケンサがさらに、少なくとも部分的にマスター命令の実行の結果に基づいてデジタル値を出力するように構成される第2のデジタル出力装置と共に構成される、波形プロセッサであって、該波形プロセッサがさらに、
第1のシーケンサに連結され、かつ第2のデジタル出力装置から値を受信するように構成される第3のシーケンサを含み、
該第3のシーケンサが、第1のシーケンサから受信されるデジタル値の1つ以上に従って、デジタル値を出力するように構成される、請求項1記載の波形プロセッサ。 - 第2のシーケンサによる複数のデジタル波形の1つの変換が、第1のシーケンサから受信される1つ以上のデジタル値に少なくとも部分的に基づいて複数のデジタル波形の1つの線形変換を遂行することを含む、請求項1記載の波形プロセッサ。
- 1つ以上のデータ記憶デバイス、第1のシーケンサ、第2のシーケンサおよび波形アナライザが、単一の基板上に集合される、請求項1記載の波形プロセッサ。
- 第1のシーケンサ、第2のシーケンサおよび波形アナライザが、フィールドプログラマブルゲートアレイ中で体現される、請求項1記載の波形プロセッサ。
- 第1のシーケンサ、第2のシーケンサおよび波形アナライザが、用途特異的集積回路中で体現される、請求項1記載の波形プロセッサ。
- 第1のシーケンサ、第2のシーケンサおよび波形アナライザが、共通のクロック信号を受信するように構成される、請求項1記載の波形プロセッサ。
- 第2のシーケンサが、IQ波形ペアを含むようにアナログ波形を生成するように構成される、請求項1記載の波形プロセッサ。
- 第2のシーケンサが、単側波帯変調波形としてアナログ波形を生成するように構成される、請求項1記載の波形プロセッサ。
- 第2のシーケンサがデジタル-アナログ変換器を含み、
波形アナライザがアナログ-デジタル変換器を含む、
請求項1記載の波形プロセッサ。 - 請求項1記載の波形プロセッサおよび該波形プロセッサに連結される超伝導キュービットを含む系。
- 互いに通信的に連結される請求項1記載の波形プロセッサの複数の例を含む系。
- 第1の複数の論理ブロックを含む第1のシーケンサにより、1つ以上のデータ記憶デバイスの第1のメモリに記憶される複数のマスターシーケンス命令から第1のマスターシーケンス命令を選択する工程、ここで該マスターシーケンス命令は複数のデジタルデータフィールドを含み、かつ所定の順序を有する;
第1のシーケンサにより、第1のマスターシーケンス命令を実行する工程;
第1のシーケンサにより、1つ以上のデジタル値を、デジタル-アナログ変換器および第2の複数の論理ブロックを含む第2のシーケンサに出力する工程;
第2のシーケンサにより、少なくとも部分的に、第1のシーケンサから受信される1つ以上のデジタル値に従って複数のデジタル波形の1つを変換することにより、特色を有する第1のアナログ波形を生成する工程;
第1のアナログ波形を系に適用する工程;
基板上に集合される第1のアナログ-デジタル変換器および第3の複数の論理ブロックを含む、波形アナライザにより、該系から受信された第1のアナログ波形を積分する工程;
波形アナライザにより、第1のシーケンサに積分の結果を提供する工程;ならびに
第1のシーケンサにより、波形アナライザから受信された結果に基づいて複数のマスターシーケンス命令の第2のマスターシーケンス命令を実行する工程
を含む、方法。 - 第1のシーケンサにより、部分的に積分の結果に基づいて内部結果をコンピューター計算する工程;
第1のシーケンサにより、内部結果を第2のシーケンサに提供する工程;および
第2のシーケンサにより、部分的に内部結果に基づいて、第2のアナログ波形を系に出力する工程
をさらに含む、請求項21記載の方法。 - 該系がキュービットを含む量子系であり、該第1のアナログ波形がキュービットの状態を回転させるように設計される、請求項21記載の方法。
- 第1のシーケンサにより、複数のマスター命令の非連続マスター命令を同定して、その後、少なくとも部分的に、波形アナライザから受信された結果に基づいて、第1のマスターシーケンス命令を実行する工程
をさらに含む、請求項21記載の方法。
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