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JP6630303B2 - 高周波半導体増幅回路 - Google Patents

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Description

本発明による実施形態は、高周波半導体増幅回路に関する。
近年、高周波低雑音増幅器をSiGeバイポーラプロセス(以下、SiGeプロセス)からSOI(Silicon On Insulator)CMOSプロセス(以下、SOIプロセス)に置換する検討が進められている。SOIプロセスはSiGeプロセスよりも低コストであり、またSOIプロセスで形成したMOSトランジスタの寄生容量は小さいことから、高周波信号の電力損失が小さくなるからである。
このような高周波低雑音増幅器の増幅度を制御する機能(ゲインコントロール機能)の実現のためのひとつの方法として、高周波低雑音増幅器に供給される電流を変化させることが考えられる。しかし、供給電流を可変にすると、供給電流の一部の範囲あるいは全範囲において、高周波低雑音増幅器が発振したり、リンギングが生じやすくなるといった不安定な挙動を示すようになることがある。
特開2008−306360号公報
供給電流を変更しても発振を抑制し安定性を維持することができる高周波半導体増幅回路を提供する。
本実施形態による高周波半導体増幅回路は、増幅回路と、バイアス生成回路と、電源回路とを備える。増幅回路は、SOI基板上に配置され、基準電位源と第1ノードとの間に接続されゲートが高周波入力端子に接続された第1トランジスタと、第1ノードと高周波出力端子との間に接続された第2トランジスタとを含む。バイアス生成回路は、SOI基板上に配置され、第1および第2トランジスタのそれぞれのゲートに接続されている。電源回路は、SOI基板上に配置され、増幅回路およびバイアス生成回路に電源電圧を供給する。バイアス生成回路において、第1可変電流源には、電源電圧が供給される。第3トランジスタは第1可変電流源と基準電位源との間に接続され、そのゲートは第1トランジスタのゲートに接続されている。第1演算増幅回路は、第1可変電流源と第3トランジスタとの間の第2ノードの電圧を参照電圧とほぼ等しくするように第3トランジスタのゲート電圧を制御する。第1特性変更回路は、第3トランジスタのゲートまたは第2ノードに接続され、第1演算増幅回路と、第1可変電流源と、第3トランジスタとのループゲイン特性または位相特性を変更する。
第1の実施形態による高周波半導体増幅回路の構成例を示すブロック図。 AMP1、AMP2、安定化回路21、22の構成の一例を示す回路図。 第1実施形態による高周波LNA1のボード線図。 第1および第2安定化回路21、22を有しない高周波LNAのボード線図。 第2実施形態に従ったバイアス生成回路20の構成の一例を示す回路図。 第3実施形態に従ったバイアス生成回路20の構成の一例を示す回路図。 第4実施形態に従ったバイアス生成回路20の構成の一例を示す回路図。 第5の実施形態による高周波LNAの構成例を示すブロック図。 第6実施形態による高周波LNAの構成例を示すブロック図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1実施形態)
図1は、第1の実施形態による高周波半導体増幅回路の構成例を示すブロック図である。図1の高周波半導体増幅回路1は、例えば、携帯電話端末等において、アンテナから送信される高周波信号を増幅するための高周波電力増幅器、アンテナで受信された微弱な高周波信号を増幅する高周波低雑音増幅器(LNA(Low Noise Amplifier))、あるいは、高周波信号の経路を切り替える高周波スイッチ等とこれらを接続して用いられ得る。本実施形態においては、高周波半導体増幅回路1の一例として、高周波LNA1を説明する。
図1の高周波LNA1は、共通のSOI基板上にCMOSプロセスで製造される。これにより、高周波LNA1は、SiGeプロセスよりも低コストで製造することができる。また、高周波スイッチおよび高周波LNAを同一のSOI基板上に形成可能となる。図1の高周波LNA1は、カスコード増幅回路10と、バイアス生成回路20と、電源回路30とを備えている。
カスコード増幅回路10は、N型トランジスタFET1A(第1トランジスタ)と、N型トランジスタ(第2トランジスタ)FET2Aと、インダクタ素子L1,L2と、抵抗素子R1と、キャパシタ素子C1,C2,C3とを有する。FET1AとFET2Aはカスコード接続されている。
なお、本明細書では、N型またはP型のMOSトランジスタをFET、NMOS、PMOSなどと表記するが、いずれもCMOSプロセスで形成されるトランジスタであり、ゲート長やゲート酸化膜厚に違いはあるものの、構造上の本質的な違いはない。
FET1Aのソースは、インダクタ素子L1を介して接地されており、FET1Aはソース接地回路である。FET1Aのドレインは、第1ノードN1に接続され、第1ノードN1を介してFET2Aのソースに接続されている。FET1Aのゲートは、バイアス生成回路20に接続されており、バイアス生成回路20で生成されたバイアス電圧VB1が供給される。また、FET1Aのゲートは、キャパシタ素子C1および外付けのインダクタ素子Linを介して高周波入力信号を入力する入力端子RFinに接続されている。キャパシタ素子C1はFET1Aのゲートと入力端子RFinとの間に接続されており、高周波入力信号の直流成分を除去するために設けられている。キャパシタ素子C2は、FET1Aのゲートとソースとの間に接続されている。インダクタ素子Lin、キャパシタ素子C2およびインダクタ素子L1は、入力インピーダンス整合やノイズ整合のために設けられている。
FET2Aのソースは、第1ノードN1に接続され、第1ノードN1を介してFET1Aのドレインに接続されている。FET2Aのドレインは、キャパシタ素子C3を介して、高周波入力信号を増幅した高周波出力信号を出力する出力端子RFoutに接続されている。また、FET2Aのドレインには、並列接続された抵抗素子R1とインダクタ素子L2を介して、電源回路30からの内部電圧Vdd_intが供給される。FET2Aのゲートは、バイアス生成回路20に接続されている。FET2Aのゲートには、バイアス生成回路20で生成されたバイアス電圧VB2が供給される。抵抗素子R1は安定化のために設けられている。インダクタ素子L2とキャパシタ素子C3は出力端子RFoutの特性インピーダンスの調整のために設けられている。また、インダクタンス素子L2とキャパシタ素子C3は出力整合回路を構成している。
バイアス生成回路20は、電源回路30からの参照電圧Vrefおよび内部電源電圧Vdd_intを用いてバイアス電圧VB1、VB2を生成し、カスコード増幅回路10に供給する。そのために、バイアス生成回路20は、第1可変電流源CS1と、第2可変電流源CS2と、N型トランジスタ(第3トランジスタ)FET1Bと、N型トランジスタ(第4トランジスタ)FET2Bと、第1演算増幅回路AMP1と、第2演算増幅回路AMP2と、第1安定化回路21と、第2安定化回路22と、キャパシタ素子CB1、CB2と、抵抗素子RB1、RB2とを備えている。
第1可変電流源CS1は、電源ノードNddを介して電源回路30に接続されている。第1可変電流源CS1には、イネーブル信号ENが論理ハイのときに、電源回路30で生成された内部電源電圧Vdd_intが供給される。第1可変電流源CS1は、内部電源電圧Vdd_intを介してFET1Bに電流Ib1流す。第1可変電流源CS1は、電流Ib1を変更する(切り替える)ことができるが、一旦、電流Ib1を設定すると、電流Ib1を定電流として流す。
第2可変電流源CS2は、基準電位源としてのグランドGNDに接続されており、イネーブル信号ENが論理ハイのときに、内部電源電圧Vdd_intを介してFET2Bから電流Ib2を流す(引き抜く)。第2可変電流源CS2は、電流Ib2を変更する(切り替える)ことができるが、一旦、電流Ib2を設定すると、電流Ib2を定電流として流す。
第1および第2可変電流源CS1、CS2は、イネーブル信号ENがロウのときには、電流Ib1、Ib2の生成を停止する。例えば、第1および第2可変電流源CS1、CS2は、可変型の絶対温度比例(PTAT(Proportional To Absolute Temperature))電流源である。PTAT電流源は、温度の上昇に伴い供給電流を増大させる。一方、FET1Aのトランスコンダクタンス(gm)は、温度の上昇によって低下する。よって、温度が上昇したときに、第1および第2可変電流源CS1、CS2が供給電流を増大させることにより、FET1Aのトランスコンダクタンス(gm)の低下を補償することができる。また、第1および第2可変電流源CS1、CS2の電流調整範囲において最大電流値Imaxは、最小電流値Iminの2倍以上であってもよい。通常、最大電流値Imaxと最小電流値Iminとの差が2倍以上に大きいと、バイアス電圧VB1、VB2が電流調整範囲内のどこかで不安定になることがある。しかし、本実施形態によるバイアス生成回路20は、最大電流値Imaxが最小電流値Iminの2倍以上であっても、後述する安定化回路21、22によって全電流調整範囲において安定なバイアス電圧VB1、VB2を供給することができることを特徴とする。
第1および第2可変電流源CS1、CS2を用いて、電流Ib1、Ib2を可変にすることによって、電流Ib1、Ib2は、高周波LNA1の製造ばらつきに対応した適切な電流値に設定することができる。電流Ib1、Ib2は、試作時に設定し、量産時には固定してもよい。また、電流Ib1、Ib2は、量産時にデバイスごと、ウェハごと、ロットごと、あるいは、製造ラインごとに設定してもよい。
FET1Bは、第1可変電流源CS1とグランドGNDとの間に接続されている。即ち、FET1BのソースはグランドGNDに接続されており、そのドレインは第1可変電流源CS1に接続されている。FET1Bのゲートは、安定化回路21を介して演算増幅回路AMP1の出力に接続され、かつ、抵抗素子RB1を介してFET1Aのゲートに接続されている。FET1B、FET1Aのゲートは共通化されており、FET1B、FET1Aは、カレントミラー回路を構成する。FET1Bは、演算増幅回路AMP1の制御を受け、第1可変電流源CS1からの電流Ib1を流す。このときにFET1Bのゲートの電圧がバイアス電圧VB1として生成され、FET1Aのゲートに印加される。このバイアス電圧VB1に応じてFET1Aのドレイン電流Id1が決定される。例えば、FET1Aのサイズ(即ち、ゲート幅/ゲート長)が、FET1Bのサイズのn倍(nは正数)である場合、FET1Aは、FET1Bのn倍の電流を流すことができる。従って、Id1は、n×Ib1にほぼ等しくなる。このように、FET1Bは、FET1Aのレプリカとして機能する。尚、トランジスタのサイズは、トランジスタのゲート長Lに対するゲート幅Wの比(W/L)である。
第1演算増幅回路AMP1の非反転入力は、第1可変電流源CS1とFET1Bのドレインとの間の第2ノードN2に接続されており、その反転入力は電源回路30に接続されている。AMP1の出力は、FET1Bのゲートに接続されている。AMP1は、電源回路30から供給される参照電圧Vrefを入力として、FET1Bが電流Ib1を流したときのドレイン電圧(第2ノードN2の電圧)を参照電圧Vrefとほぼ等しくするようにFET1Bのゲート電圧(バイアス電圧VB1)を制御する。
第1特性変更回路としての第1安定化回路21は、AMP1とFET1Bのゲートまたはドレイン(第2ノードN2)との間に接続されており、AMP1と、CS1と、FET1Bとのループゲイン特性または位相特性を変更する。安定化回路21の内部構成については後述する。
キャパシタ素子CB1および抵抗素子RB1は、フィルタ回路を構成し、FET1AのゲートとFET1Bのゲートとの間に設けられている。キャパシタ素子CB1および抵抗素子RB1は、カスコード増幅回路10からバイアス生成回路20へ高周波信号が侵入することを抑制している。
FET2Bは、電源回路30と第2可変電流源CS2との間に接続されている。即ち、FET2Bのソースは第2可変電流源CS2に接続されており、そのドレインは電源回路30に接続されている。FET2Bのゲートは、安定化回路22を介して演算増幅回路AMP2の出力に接続され、かつ、抵抗素子RB2を介してFET2Aのゲートに接続されている。FET2B、FET2Aのゲートは共通化されている。FET2Bは、演算増幅回路AMP2の制御によって、第2可変電流源CS2を介して電流Ib2を流す。このときにFET2Bのゲートの電圧がバイアス電圧VB2として生成され、FET2Aのゲートに印加される。FET2Aのドレイン電流Id2はFET1Aによって決められた電流Id1と等しくなり(Id2=Id1)、ドレイン電流Id2に応じたゲート−ソース間電圧Vgs2Aが発生する。例えば、FET2Aのサイズ(即ち、ゲート幅/ゲート長)が、FET2Bのサイズのn倍(nは正数)である場合、FET2Aに、FET2Bのn倍の電流を流すことによって、ゲート−ソース間電圧Vgs2Aとゲート−ソース間電圧Vgs2Bが等しくなる。従って、Id2は、n×Ib2にほぼ等しくなり、Vgs2Aは、Vgs2Bと等しくなり、FET1Aのドレイン電圧(第1ノードN1の電圧)は参照電圧Vrefと等しくなる。このように、FET2Bは、FET2Aのレプリカとして機能する。
第2演算増幅回路AMP2の非反転入力は電源回路30の参照電圧出力Vrefに接続されており、その反転入力は第2可変電流源CS2とFET2Bのソースとの間の第3ノードN3に接続されている。AMP2の出力は、FET2Bのゲートに接続されている。AMP2は、電源回路30から供給される参照電圧Vrefを入力として、FET2Bが電流Ib2を流したときのソース電圧(第3ノードN3の電圧)を参照電圧Vrefとほぼ等しくするようにFET2Bのゲート電圧(バイアス電圧VB2)を制御する。
第2特性変更回路としての第2安定化回路22は、AMP2とFET2Bのゲートまたはソース(第3ノードN3)との間に接続されており、AMP2と、第2可変電流源CS2と、FET2Bとのループゲイン特性または位相特性を変更する。安定化回路22の内部構成については後述する。
キャパシタ素子CB2および抵抗素子RB2は、フィルタ回路を構成し、FET2AのゲートとFET2Bのゲートとの間に設けられている。キャパシタ素子CB2および抵抗素子RB2は、カスコード増幅回路10からバイアス生成回路20へ高周波信号が侵入することを抑制している。
尚、FET1A、FET2A、FET1B、FET2Bの各ボディ(バックゲート)は、電気的に浮遊状態となっている。これにより、FET自身の対接地電位側に見える寄生容量の影響が極力小さくなり、高周波信号の損失を抑えることができる。
電源回路30は、外部電源電圧Vddから内部電源電圧Vdd_int、と参照電圧Vrefを生成し、電源ノードNddを介してカスコード増幅回路10およびバイアス生成回路20へ電力と基準電圧を供給する。
イネーブル制御回路40は、インバータINV1と、N型トランジスタNMOS1とを有する。インバータINV1は、イネーブル信号ENが論理ハイになると、論理ロウを出力する。このとき、NMOS1はオフする。逆に、NMOS1は、イネーブル信号ENが論理ロウのときにオンする。電源回路30の出力電圧(電源ノードNddの電圧)は、NMOS1がオンすると接地電位(0V)になり、NMOS1がオフすると、電源回路30で生成された内部電源電圧Vdd_intまたはVrefになる。
ソフトスタート回路50は、P型トランジスタPMOS1と、抵抗素子R2とキャパシタC4とを有する。PMOS1のゲートに、抵抗素子R2とキャパシタC4の各一端が接続されている。抵抗素子R2の他端は、インバータINV1の出力ノードに接続されている。キャパシタC4の他端はグランドGNDに接続されている。PMOS1のソースには外部電源電圧Vddが入力され、ドレインは電源回路30に接続されている。イネーブル信号ENが論理ロウから論理ハイに遷移した際、PMOS1が急峻にオン状態に遷移してしまうと、FET1AとFET2Aのドレイン−ソース電圧Vds1、Vds2が急激に大きくなる。このため、ソフトスタート回路50では、PMOS1のゲートに抵抗素子R2およびキャパシタC4を接続することで、PMOS1のゲート端子の立ち下がり波形を鈍らせている。即ち、ゲートに抵抗素子R2およびキャパシタC4は、イネーブル信号ENがイネーブル状態になった直後の過渡応答期間において、FET1AとFET2Aのドレイン−ソース電圧Vds1、Vds2の急激な上昇を抑制する。
図2は、AMP1、AMP2、安定化回路21、22の構成の一例を示す回路図である。AMP1は、NMOSトランジスタM10、M11(以下、単に、M10、M11ともいう)と、PMOSトランジスタM12〜M14(以下、単に、M12〜M14ともいう)とを備えている。M10およびM11は、それらのゲートが共通にM11のドレインに接続されており、カレントミラー回路を構成している。M10およびM11のソースは、グランドGNDに接続されており、それらのドレインはそれぞれM12およびM13のドレインに接続されている。M12は、M10のドレインとM14のドレインとの間に接続されている。M13は、M11のドレインとM14のドレインとの間に接続されている。M12のゲートは、電源回路30から参照電圧Vrefを入力する反転入力端子として機能する。M13のゲートは、FET1Bのドレイン(第2ノードN2)に接続されており、非反転入力端子として機能する。M14には、電源回路30からの内部電源電圧Vdd_intが印加される。これにより、M14は、M10〜M13へ電流を供給する。M14は、イネーブル信号ENが論理ハイになったときにオンになる。M10とM12との間のノードは、AMP1の出力としてFET1Bのゲートに接続されている。これにより、AMP1は、FET1Bが電流Ib1を流したときの第2ノードN2の電圧を参照電圧Vrefとほぼ等しくするようにFET1Bのゲート電圧(バイアス電圧VB1)を制御する。
第1安定化回路21は、FET1BのゲートとグランドGNDとの間に直列に接続された第1キャパシタ素子C11および第1抵抗素子R11を備えている。これにより、第1安定化回路21は、AMP1と、第1可変電流源CS1と、FET1Bとのループゲイン特性または位相特性を変更する。
AMP2は、NMOSトランジスタM20、M21(以下、単に、M20、M21ともいう)と、PMOSトランジスタM22〜M24(以下、単に、M22〜<24ともいう)とを備えている。M20およびM21は、それらのゲートが共通にM21のドレインに接続されており、カレントミラー回路を構成している。M20およびM21のソースは、グランドGNDに接続されており、それらのドレインはそれぞれM22およびM23のドレインに接続されている。M22は、M20のドレインとM24のドレインとの間に接続されている。M23は、M21のドレインとM24のドレインとの間に接続されている。M23のゲートは、参照電圧Vrefを入力する非反転入力端子として機能する。M22のゲートは、FET2Bのソース(第3ノードN3)に接続されており、反転入力端子として機能する。M24には、電源回路30から内部電源電圧Vdd_intが印加される。これにより、M24は、M20〜M23へ電流を供給する。M24は、イネーブル信号ENが論理ハイになったときにオンになる。M20とM22との間のノードは、AMP2の出力としてFET2Bのゲートに接続されている。これにより、AMP2は、FET2Bが電流Ib2を流したときの第3ノードN3の電圧を参照電圧Vrefとほぼ等しくするようにFET2Bのゲート電圧(バイアス電圧VB2)を制御する。
第2安定化回路22は、FET2Bのゲートと第3ノードN3との間に直列に接続された第2キャパシタ素子C20を備えている。これにより、第2安定化回路22は、AMP2と、第2可変電流源CS2と、FET2Bとのループゲイン特性または位相特性を変更する。
上述の通り、電流Ib1、Ib2を可変にすると、供給電流の一部の範囲あるいは全範囲において、発振やリンギングが生じやすくなる。これに対し、本実施形態によるバイアス生成回路20は、第1および第2安定化回路21、22によって、電流Ib1、Ib2を変更しても発振やリンギングといった不安定な動作や誤動作を生じ難い、安定したバイアス電圧VB1、VB2をカスコード増幅回路10へ供給することができる。これにより、高周波LNA1は、電流Ib1、Ib2を広範囲に変更しても発振し難く、安定性を維持した高周波増幅回路となっている。この効果については、図3および図4を参照して後で説明する。
尚、M10〜M14、M20からM24の各ボディ(バックゲート)は、ソースまたはドレインに接続されている。
次に、図1を再度参照し、本実施形態による高周波LNA1の動作について説明する。
まず、イネーブル信号ENが論理ハイになると、NMOS1が電源ノードNddをグランドGNDから電気的に切断し、PMOS1が電源電圧Vddを電源回路30に接続する。これにより、電源回路30が、内部電源電圧Vdd_intおよび参照電圧Vrefを出力する。内部電源電圧Vdd_intは、バイアス生成回路20およびカスコード増幅回路10へ供給される。参照電圧Vrefは、バイアス生成回路20へ供給される。
FET1BおよびFET1Aは、1:nのミラー比を有するカレントミラー回路を構成している。従って、FET1Bに流れる電流のn倍の電流がFET1Aに流れる。
AMP1のフィードバック制御によって、第2ノードN2の電圧は、参照電圧Vrefにほぼ等しくなる。即ち、FET1Bのドレイン−ソース間電圧Vds1Bは、参照電圧Vrefにほぼ等しくなる。
このとき、第1可変電流源CS1が電流Ib1を流すと、AMP1は、Vds1B=Vrefを維持するように、FET1Bのゲート−ソース間電圧Vgs1Bを発生する。ゲート−ソース間電圧Vgs1Bがバイアス電圧VB1となる。
FET1AおよびFET1Bは、カレントミラー回路を構成するため、FET1Aのドレイン−ソース間電圧Vds1Aが参照電圧Vrefになれば、FET1Aは、電流Id1(Id1=n×Ib1)を正確に流すことができる。例えば、SOI基板上に形成された高周波LNAにおいては、FET1Aのバックゲートは電気的に浮遊状態のため、キンク現象が生じやすい。従って、FET1Aの電流は、ドレイン電圧(第1ノードN1の電圧)に大きく依存する。正確なカレントミラー比を得るためには、FET1Aのドレイン−ソース間電圧Vds1A(第1ノードN1の電圧)を、FET1Bのゲート−ソース間電圧Vgs1B、即ち、参照電圧Vrefに等しくする必要がある。第1ノードN1の電圧を参照電圧Vrefに正確に設定するために、FET2BおよびFET2Aを設ける必要がある。
FET2BおよびFET2Aは、1:nのミラー比を有する。従って、FET2Bに流れる電流のn倍の電流がFET2Aに流れる。AMP2のフィードバック制御によって、第3ノードN3の電圧は、参照電圧Vrefにほぼ等しくなる。即ち、FET2Bのソース電圧Vs2Bは、参照電圧Vrefにほぼ等しくなる。
このとき、第2可変電流源CS2が、電流Ib1に等しくなるように設定された電流Ib2(Ib2=Ib1)を流すと、AMP2は、Vs2B=Vrefを維持するように、FET2Bのゲート−ソース間電圧Vgs2Bを発生する。ゲート−ソース間電圧Vgs2Bがバイアス電圧VB2となる。
FET2AおよびFET2Bのゲートは共通に接続されており、FET2Aには電流Id2(Id2=Id1=n×Ib1=n×Ib2)が流れる。これにより、FET2Aのゲート−ソース間電圧Vgs2Aは、FET2Bのゲート−ソース間電圧Vgs2Bにほぼ等しくなる。また、第3ノードN3の電圧、即ち、FET2Bのソース電圧Vs2Bは、参照電圧Vrefにほぼ等しいので、FET2Aのソース電圧Vs2Aは、FET2Bのソース電圧Vs2Bとともに参照電圧Vrefにほぼ等しくなる。即ち、FET2AおよびFET2Bによって第1ノードN1の電圧が参照電圧Vrefに設定される。
このように、FET1Aのドレイン電圧、FET2Aのソース電圧(即ち、第1ノードN1の電圧)が参照電圧Vrefになり、FET1Bのドレイン電圧(即ち、第2ノードN2の電圧)と等しくなる。これにより、上記ミラー比1:nに従った電流n×Ib1が、高周波LNA1の供給電流Id1として正確に供給される。カスコード増幅回路10は、高周波入力信号をRFin端子より入力し、増幅した高周波入力信号をRFout端子から出力する。
高周波LNA1の動作を停止するときには、イネーブル信号ENを論理ロウにすればよい。これにより、PMOS1がオフし、電源回路30がシャットダウンする。また、NMOS1がオンして電源ノードNddがグランドGNDに接続される。これにより、電源ノードNddの残留電荷が放電される。
図3(A)および図3(B)は、第1実施形態による高周波LNA1のボード線図である。図3(A)は、AMP1、安定化回路1、FET1B、第1可変電流源CS1のループゲイン―周波数特性を示し、図3(B)は、AMP1、安定化回路1、FET1B、第1可変電流源CS1の位相―周波数特性を示す。また、ID1〜ID5は、第1可変電流源CS1、CS2で設定される電流Ib(Ib=Ib1=Ib2)の値を変更した結果を示している。ID1〜ID5の昇順に、電流Ibを増大させている。
ここで、理論的にはゲイン特性が0dB以上の領域で位相特性が0度を下回るときに、AMP1、安定化回路1、FET1B、第1可変電流源CS1のループは発振状態となり、制御不能となる。実際は、0度より高く位相特性が示していたとしても動作点がずれたり、製造バラつきにより発振状態になるため、位相は45度以上確保して設計することが一般的になっている。この0度に対する余裕度を位相余裕と言う。また、位相余裕が45度以下になると、AMP1、安定化回路1、FET1B、第1可変電流源CS1のループを形成するバイアス生成回路および高周波LNA1は、発振状態にまではならないが、減衰しながらもリンギングを発生する。さらに、ゲイン特性にピーク等の急激な変化がある場合には、高周波LNA1およびバイアス生成回路の発振が生じやすくなる。
本実施形態による高周波LNA1では、図3(A)に示すように、ID1〜ID5のいずれの電流値においても、ゲイン特性にはピークがなく、周波数の上昇に従ってなだらかに低下している。また、図3(B)に示すように、位相特性は、180度からなだらかに遷移しており、ゲイン特性が0dBを下回った後であっても45度以上となっている。即ち、本実施形態によれば、ゲイン特性が0dB以上の周波数帯域において、位相余裕が確保され、発振およびリンギングが生じ難い。また、図3(A)および図3(B)に示すように、ID1〜ID5のいずれにおいても、ゲイン特性および位相特性は、ほぼ等しく大差が無い。即ち、本実施形態による高周波LNA1は、電流Ibの値を切り替えても(変更しても)、安定性をほぼ維持することができる。これにより、高周波LNA1の安定性を維持しながら、電流Ibを変更することによって、ゲインコントロール機能を実現することができる。また、高周波LNA1の素子がばらついたり、インピーダンス整合またはノイズ整合がとれていない場合であっても、高周波LNA1の安定性を維持しながら、電流Ibを変更することによって高周波LNA1の特性を調整することができる。
例えば、第1および第2安定化回路21、22が設けられていない場合、高周波LNAは、図4(A)および図4(B)に示すような特性を有する。図4は、第1および第2安定化回路21、22を有しない高周波LNAのボード線図である。
図4(A)に示すように、第1および第2安定化回路21、22が設けられていない場合、ID4およびID5においてゲイン特性にピークは発生していないが、ID1〜ID3において、ゲイン特性にピークが発生している。このようなゲイン特性のピークは、発振の原因となり得る。また、図4(B)に示すように、位相特性は、100kHz〜1MHz(1E5Hz〜1E6Hz)の周波数帯域において、180度から急激に変化しており、ゲイン特性が充分に高いときに0度近傍にまで低下している。この場合、高周波LNA1には、発振またはリンギングが生じる可能性が高い。従って、このような高周波LNAは不安定である。また、図4(A)および図4(B)に示すように、ID1〜ID5において、ゲイン特性および位相特性は、大きく異なっている。従って、第1および第2安定化回路21、22を有しない高周波LNAは、或る電流Ibにおいて安定するように素子を調整しても、電流Ibを変更すると、その安定性を維持することができなくなってしまう。
これに対し、本実施形態によれば、第1および第2安定化回路21、22が設けられることによって、ゲイン特性のピークが無くなり、ゲイン特性の変化がなだらかになる。また、第1および第2安定化回路21、22は、位相特性のポールの位置を分離させ、かつ、位相を進ませる(ブーストする)役割も有する。例えば、図4(B)に示す位相特性では、1MHz(1E6Hz)の手前において急激に180度近く遅れている。一方、図3(B)に示す位相特性は、100kHz(1E5Hz)の手前において、180度から135度まで45度遅れ、100kHz〜1MHzの間に緩やかに45度まで135度進んでいる。これは、第1および第2安定化回路21、22によって、隣接する複数のポール間の間隔(周波数の間隔)が離間しポールが分離されるからである。また、第1および第2安定化回路21、22によって、1MHz〜10MHz(1E6〜1E7Hz)において、位相特性が45度から90度まで戻っている(進んでいる)。これにより、上述の通り、ゲイン特性が0dB以上の周波数帯域において、位相余裕が確保され、発振およびリンギングが生じ難くなる。
さらに、図3(A)および図3(B)に示すように、ID1〜ID5のいずれにおいても、ゲイン特性および位相特性は、ほぼ等しく大差が無い。従って、高周波LNA1は、電流Ib(Ib=Ib1=Ib2)の値を変更しても、安定性を維持することができる。
このように、本実施形態による高周波LNA1は、電流Ib(Ib=Ib1=Ib2)を変更しても発振し難く安定性を維持したバイアス生成回路を備えることを特徴とした、安定な高周波増幅回路となっている。また、本実施形態によれば、AMP1とAMP2による負帰還回路により、第1ノードN1を適切にバイアスして正確なカレントミラー比を実現した設定電流Id1(Id1=n×Ib1)をカスコード増幅回路10に供給することができる。これにより、SOI基板上に設けられた高周波LNA1は、任意に電流値を設定可能であり、かつ、安定な増幅回路になる。
(第2実施形態)
図5は、第2実施形態に従ったバイアス生成回路20の構成の一例を示す回路図である。第2実施形態では、第1安定化回路21の構成が第1実施形態のそれと異なる。第2実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。
第2実施形態の第1安定化回路21は、第2ノードN2とAMP1の非反転入力との間に接続されている。第1安定化回路21は、第1および第2抵抗素子R11、R12と、第1および第2キャパシタ素子C11、C12とを備えている。第1抵抗素子R11および第1キャパシタ素子C11は、AMP1の非反転入力と第2ノードN2との間に並列接続されている。第2抵抗素子R12および第2キャパシタ素子C12は、AMP1の非反転入力と電源ノードNddとの間に直列に接続されている。
第1抵抗素子R11および第1キャパシタ素子C11は、図3(B)に示す位相特性の1MHz〜10MHzに示す位相特性を約45度から約90度まで戻す(進ませる)。また、第2抵抗素子R12および第2キャパシタ素子C12は、上述のように、隣接する複数のポール間の間隔(周波数の間隔)を離間しポールを分離する。これにより、位相特性は、図3(B)に示すように、10kHz〜1MHzにおいて緩やかに変化する。
このように、第2実施形態は、第1実施形態とほぼ同様のゲイン特性および周波数特性を得ることができる。従って、第2実施形態は、第1実施形態と同様の効果を得ることができる。
(第3実施形態)
図6は、第3実施形態に従ったバイアス生成回路20の構成の一例を示す回路図である。第3実施形態では、第1安定化回路21の第2抵抗素子R12および第2キャパシタ素子C12がAMP1の非反転入力とグランドGNDとの間に直列に接続されている。第3実施形態のその他の構成は、第2実施形態の対応する構成と同様でよい。
第3実施形態の第2抵抗素子R12および第2キャパシタ素子C12は、隣接する複数のポール間の間隔を離間しポールを分離する点で第2実施形態のそれらと同様の役目を果たす。従って、第3実施形態は、第2実施形態と同様のゲイン特性および周波数特性を得ることができ、第2実施形態と同様の効果を得ることができる。(第4実施形態)
図7は、第4実施形態に従ったバイアス生成回路20の構成の一例を示す回路図である。第4実施形態では、第1および第2演算増幅回路AMP1、AMP2の構成が第1実施形態のそれと異なる。第4実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。
AMP1は、M10〜M14の他に、NMOSトランジスタM15、M16と、PMOSトランジスタM17、M18と、キャパシタ素子C13とを備えている。
M15はM10とM17との間に接続され、M16はM11とM18との間に接続される。M15およびM16のゲートは、共通化されている。M17は電源ノードNddとM15との間に接続されており、M18は電源ノードNddとM16との間に接続されている。M17およびM18のゲートは、M15のドレインに共通に接続されている。キャパシタ素子C13は、M17およびM18のゲートとM16のドレインとの間に接続されている。このように、AMP1は、所謂、フォールデットカスコード接続の演算増幅器を実現している。
AMP2は、M20〜M24の他に、NMOSトランジスタM25、M26と、PMOSトランジスタM27、M28と、キャパシタ素子C23とを備えている。
M25はM20とM27との間に接続され、M26はM21とM28との間に接続される。M25およびM26のゲートは、共通化されている。M27は電源ノードNddとM25との間に接続されており、M28は電源ノードNddとM26との間に接続されている。M27およびM28のゲートは、M25のドレインに共通に接続されている。キャパシタ素子C23は、M27およびM28のゲートとM26のドレインとの間に接続されている。このように、AMP2も、所謂、フォールデットカスコード接続の演算増幅回路を実現している。
尚、M10、M11、M20およびM21は、共通のバイアス電圧が供給される。M10およびM11は、カレントミラー回路として機能し、M20およびM21も、同じカレントミラー回路として機能する。また、M15、M16、M25、M26は、共通のバイアス電圧が供給される。従って、M15およびM16は、カスコード接続回路として機能し、M25およびM26も、同じカスコード接続回路として機能する。
第1安定化回路21の構成は、第1実施形態の安定化回路21と同様でよい。従って、第1安定化回路21は、FET1BのゲートとグランドGNDとの間に直列に接続された抵抗素子R11およびキャパシタ素子C11を有する。また、第2安定化回路22の構成は、基本的に、第1実施形態の安定化回路22と同様でよいが、キャパシタ素子C20とノードN3との間に抵抗素子R20が追加されている。これは、第1実施形態のAMP2よりも第4実施形態のAMP2の方が、ゲインが高くなっており、より確実に安定性を確保するために位相余裕を確保するためである。
このように、AMP1およびAMP2が、所謂、フォールデットカスコード接続の演算増幅回路であるので、例えば、第1実施形態の周波数特性を維持したまま、ゲイン特性を高めることができる。これにより、第2ノードの電圧N2と参照電圧Vrefとのオフセット電圧および第3ノードの電圧N3と参照電圧Vrefとのオフセット電圧が小さくなり、それぞれ正確なバイアス電圧VB1、VB2を生成することができる。また、第4実施形態は、第1実施形態と同様の効果を得ることができる。
(第5実施形態)
図8は、第5の実施形態による高周波LNAの構成例を示すブロック図である。第5実施形態では、バイアス生成回路20が第1実施形態のそれと異なる。第5実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。
バイアス生成回路20は、第1可変電流源CS1と、N型トランジスタ(第3トランジスタ)FET1Bと、第1演算増幅回路AMP1と、第1安定化回路21と、キャパシタ素子CB1、CB2と、抵抗素子RB1、RB2とを備えている。第2可変電流源CS2、第2安定化回路22、第2演算増幅回路AMP2は設けられておらず、FET1BおよびFET2Bは第1可変電流源CS1を共通に用いている。
FET1BおよびFET2Bは、第1可変電流源CS1とグランドGNDとの間に直列に接続されている。即ち、FET1BのソースはグランドGNDに接続されており、そのドレインはFET2Bのソースに接続されている。FET2Bのドレインは、第1可変電流源CS1に接続されている。
FET1Bのゲートは、安定化回路21を介して演算増幅回路AMP1の出力に接続され、かつ、抵抗素子RB1を介してFET1Aのゲートに接続されている。FET1B、FET1Aのゲートは共通化されており、FET1B、FET1Aは、カレントミラー回路を構成する。FET1Bは、演算増幅回路AMP1の制御を受ける。これにより、FET1Bには、第1可変電流源CS1から電流Ib1が供給される。このときにFET1Bのゲートの電圧がバイアス電圧VB1として生成され、FET1Aのゲートに印加される。FET1Aには、ゲート電圧としてバイアス電圧VB1が供給される。これにより、FET1Aは、電流Id1を流す。例えば、FET1Aのサイズが、FET1Bのサイズのn倍である場合、FET1Aは、FET1Bのn倍の電流を流すことができる。従って、Id1は、n×Ib1にほぼ等しくなる。このように、FET1Bは、FET1Aのレプリカとして機能する。
FET2Bのゲートは、抵抗素子RB2を介してFET2Aのゲートに接続されている。FET2B、FET2Aのゲートは共通化されている。ゲートが抵抗素子RB2を介してFET2Aのゲートに接続されている。FET2Bには、演算増幅回路AMP2を用いた負帰還回路が設けられていない。FET2Bには、FET1Bと同様に電流Ib1が流れる。このときにFET2Bのゲートの電圧がバイアス電圧VB2として生成され、FET2Aのゲートに印加される。FET2Aは、ゲート電圧としてバイアス電圧VB2が供給され電流Id2を流す。例えば、FET2Aのサイズが、FET2Bのサイズのn倍である場合、Id2=Id1=Ib1×n=Ib2×nのように、FET2Aに流れる電流は、FET2Bのn倍の電流となり、FET2Bのゲート−ソース間電圧Vgs2BとFET2Aのゲート−ソース間電圧Vgs2Aがほぼ等しくなる。このように、FET2Bは、FET2Aのレプリカとして機能する。
AMP1は、電源回路30から供給される参照電圧Vrefを基準として、電流Ib1を流したときのFET1Bのドレイン電圧(第2ノードN2の電圧)が参照電圧Vrefとほぼ等しくなるように、FET1Bのゲート電圧(バイアス電圧VB1)を制御する。
第1特性変更回路としての安定化回路21は、AMP1とFET1Bのゲートまたはドレイン(第2ノードN2)との間に接続されており、AMP1と、第1可変電流源CS1とFET2Bから構成する回路と、FET1Bのループゲイン特性または位相特性を変更する。安定化回路21の内部構成は、上記第1〜第4実施形態のいずれの構成であってもよい。
第5実施形態のバイアス生成回路20の他の構成は、第1実施形態のバイアス生成回路20の構成と同様でよい。
次に、第5実施形態による高周波LNA1の動作を説明する。
バイアス電圧VB1の生成は、第1実施形態のそれと同様である。従って、第2ノードN2には、電流Ib1が流れ、第2ノードN2の電圧は、参照電圧Vrefにほぼ等しくなる。このとき、AMP1は、FET1Bのソース−ドレイン電圧が参照電圧Vrefに等しくなるように、FET1Bのゲート電圧(即ち、バイアス電圧VB1)を制御する。
FET2Bのソース電圧は、参照電圧Vrefにほぼ等しい。FET2Bは、バイアス電流Ib1を流すことによって、ゲート−ソース間電圧Vgs2Bを生成する。これにより、Vref+Vgs2Bがバイアス電圧VB2としてFET2Aのゲートに印加される。
FET2AおよびFET2Bのゲートは共通に接続されているため、FET2Aには、FET1Aによって決まる電流Id2(Id2=Id1=n×Ib1)が流れている。また、FET2AのサイズがFET2Bのサイズのn倍にとすることで、FET2Aのゲート−ソース間電圧Vgs2Aは、FET2Bのゲート−ソース間電圧Vgs2Bにほぼ等しくなる。従って、FET2Aのソース電圧(即ち、第1ノードN1の電圧)は、Vref+Vgs2B−Vgs2Aとなり、FET2Bのソース電圧Vs2Bとともに参照電圧Vrefにほぼ等しくなる。即ち、FET2AおよびFET2Bによって第1ノードN1の電圧が参照電圧Vrefに設定される。
このように、FET1Aのドレイン電圧、FET2Aのソース電圧(即ち、第1ノードN1の電圧)が参照電圧Vrefになり、FET1Bのドレイン電圧(即ち、第2ノードN2の電圧)と等しくなる。これにより、上記ミラー比1:nに従った電流n×Ibが、高周波LNA1の供給電流Id1、Id2として正確に供給され得る。
第5実施形態によれば、FET1BおよびFET2Bが直列に接続され、可変電流源が共通化されている。このような高周波LNA1であっても、電流Ib1の変化に対して安定なバイアス電圧VB1、VB2を供給し、かつ、カレントミラー比を正確に維持することができる。即ち、第5実施形態は、第1実施形態と同様の効果を得ることができる。
また、第5実施形態による高周波LNA1は、AMP2および安定化回路22が省略されているので、構成において簡単になる。一方、第5実施形態による高周波LNA1は、比較的高い内部電源電圧Vdd_intが得られる場合に有効である。例えば、第5実施形態では、内部電源電圧Vdd_intに最低限必要な電圧は、第2ノードN2の電圧Vrefと、FET2Bのゲート−ソース間電圧Vgs2Bと、可変電流源CS1に掛かる電圧Vcs1との和になる。従って、もし、Vref=0.8V、Vgs2B=0.7V、Vcs1=0.2Vとすると、内部電源電圧Vdd_intは、1.7V以上である必要がある。一方、第1実施形態では、内部電源電圧Vdd_intは、第2ノードN2の電圧Vrefと、可変電流源CS1に掛かる電圧Vcs1との和で足りる。従って、もし、Vref=0.8V、Vcs1=0.2Vとすると、内部電源電圧Vdd_intは、1.0Vでよい。このように、高い電源電圧を供給できる場合には、第5実施形態を用い、低い電源電圧しか供給できない場合には、第1〜第4実施形態を用いればよい。
高い電源電圧を供給できる場合には、第5実施形態を用いることができので、高周波LNA1は、安定性を維持することができ、かつ、回路規模を小さくすることができる。
(第6実施形態)
図9は、第6実施形態による高周波LNAの構成例を示すブロック図である。第6実施形態による高周波LNA1は、第2電源回路31をさらに備えている点で第1実施形態と異なる。第2電源回路31は、外部電源電圧Vddから内部電源電圧Vdd_intとは異なる第2内部電源電圧Vdd_int2を生成する。第2電源回路31は、第2内部電源電圧Vdd_int2をカスコード増幅回路10へ供給する。第6実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。このように、カスコード増幅回路10とバイアス生成回路20との間で内部電源電圧を相違させても、本実施形態の効果は失われない。第6実施形態は、第2〜第5実施形態のいずれにも適用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 高周波LNA、10 カスコード増幅回路、20 バイアス生成回路、30 電源回路、FET1A,FET2A,FET1B,FET2B N型トランジスタ、L1,L2 インダクタ素子、R1,RB1,RB2 抵抗素子、C1,C2,C3 キャパシタ素子、CS1, CS2 可変電流源、AMP1,AMP2 演算増幅回路、21,22 安定化回路、CB1,CB2 キャパシタ素子

Claims (6)

  1. SOI(Silicon On Insulator)基板上に配置され、基準電位源と第1ノードとの間に接続されゲートが高周波入力端子に接続された第1トランジスタと、前記第1ノードと高周波出力端子との間に接続された第2トランジスタとを含む増幅回路と、
    前記SOI基板上に配置され、前記第1および第2トランジスタのそれぞれのゲートに接続されたバイアス生成回路と、
    前記SOI基板上に配置され、前記増幅回路および前記バイアス生成回路に電源電圧を供給する電源回路とを備え、
    前記バイアス生成回路は、
    前記電源電圧が供給される第1可変電流源と、
    前記第1可変電流源と前記基準電位源との間に接続され、ゲートが前記第1トランジスタのゲートに接続された第3トランジスタと、
    前記第1可変電流源と前記第3トランジスタとの間の第2ノードの電圧を参照電圧とほぼ等しくするように前記第3トランジスタのゲート電圧を制御する第1演算増幅回路と、 前記第3トランジスタのゲートまたは前記第2ノードに接続され、前記第1演算増幅回路と、前記第3トランジスタと、前記第1可変電流源とのループゲイン特性または位相特性を変更する第1特性変更回路と、
    前記基準電位源に接続された第2可変電流源と、
    前記電源回路と前記第2可変電流源との間に接続され、ゲートが前記第2トランジスタのゲートに接続された第4トランジスタと、
    前記第2可変電流源と前記第4トランジスタとの間の第3ノードの電圧を参照電圧とほぼ等しくするように前記第4トランジスタのゲート電圧を制御する第2演算増幅回路と、 前記第4トランジスタのゲートまたは前記第3ノードに接続され、前記第2演算増幅回路と、前記第4トランジスタと、前記第2可変電流源とのループゲイン特性または位相特性を変更する第2特性変更回路と、を備えた高周波半導体増幅回路。
  2. 前記第2特性変更回路は、第2キャパシタ素子を含み、
    前記第2キャパシタ素子は、前記第4トランジスタのゲートと前記第3ノードとの間に接続されている、請求項1に記載の高周波半導体増幅回路。
  3. 前記第2特性変更回路は、前記第4トランジスタのゲートと前記第3ノードとの間に直列に接続された第2抵抗素子および第2キャパシタ素子を含む、請求項1に記載の高周波半導体増幅回路。
  4. SOI(Silicon On Insulator)基板上に配置され、基準電位源と第1ノードとの間に接続されゲートが高周波入力端子に接続された第1トランジスタと、前記第1ノードと高周波出力端子との間に接続された第2トランジスタとを含む増幅回路と、
    前記SOI基板上に配置され、前記第1および第2トランジスタのそれぞれのゲートに接続されたバイアス生成回路と、
    前記SOI基板上に配置され、前記増幅回路および前記バイアス生成回路に電源電圧を供給する電源回路とを備え、
    前記バイアス生成回路は、
    前記電源電圧が供給される第1可変電流源と、
    前記第1可変電流源と前記基準電位源との間に接続され、ゲートが前記第1トランジスタのゲートに接続された第3トランジスタと、
    前記第1可変電流源と前記第3トランジスタとの間の第2ノードの電圧を参照電圧とほぼ等しくするように前記第3トランジスタのゲート電圧を制御する第1演算増幅回路と、 前記第3トランジスタのゲートまたは前記第2ノードに接続され、前記第1演算増幅回路と、前記第3トランジスタと、前記第1可変電流源とのループゲイン特性または位相特性を変更する第1特性変更回路と、を備え、
    前記第1特性変更回路は、第1抵抗素子および第1キャパシタ素子を含み、
    前記第1抵抗素子および前記第1キャパシタ素子は、前記第1演算増幅回路の入力と前記第2ノードとの間に並列接続されている高周波半導体増幅回路。
  5. 前記第1特性変更回路は、前記第1演算増幅回路の入力と前記電源回路または前記基準電位源との間に直列に接続された第2抵抗素子および第2キャパシタ素子を含む、請求項4に記載の高周波半導体増幅回路。
  6. SOI(Silicon On Insulator)基板上に配置され、基準電位源と第1ノードとの間に接続されゲートが高周波入力端子に接続された第1トランジスタと、前記第1ノードと高周波出力端子との間に接続された第2トランジスタとを含む増幅回路と、
    前記SOI基板上に配置され、前記第1および第2トランジスタのそれぞれのゲートに接続されたバイアス生成回路と、
    前記SOI基板上に配置され、前記増幅回路および前記バイアス生成回路に電源電圧を供給する電源回路とを備え、
    前記バイアス生成回路は、
    前記電源電圧が供給される第1可変電流源と、
    前記第1可変電流源と前記基準電位源との間に接続され、ゲートが前記第1トランジスタのゲートに接続された第3トランジスタと、
    前記第1可変電流源と前記第3トランジスタとの間の第2ノードの電圧を参照電圧とほぼ等しくするように前記第3トランジスタのゲート電圧を制御する第1演算増幅回路と、 前記第3トランジスタのゲートまたは前記第2ノードに接続され、前記第1演算増幅回路と、前記第3トランジスタと、前記第1可変電流源とのループゲイン特性または位相特性を変更する第1特性変更回路と、を備え、
    前記第1特性変更回路は、前記第1演算増幅回路の入力と前記電源回路または前記基準電位源との間に直列に接続された第2抵抗素子および第2キャパシタ素子を含む、高周波半導体増幅回路。
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